KR20000050404A - 저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기 - Google Patents

저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기 Download PDF

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Abstract

본 발명은 디지털 아날로그 변환기(digital to analog converter ; DAC)에 관한 것으로, 좀 더 구체적으로는 CMOS 디지털 아날로그 변환기에 관한 것이다. 본 발명에 의한 DAC는 크게 바이어스 전압을 발생하는 DAC 바이어스 회로와 DAC 전류원(current source) 회로로 나눌 수 있다. 상기와 같은 CMOS 전류 출력형 DAC에서 전류원 회로가 가장 중요한 블록이라고 볼 수 있다. 본 발명에서는 제 1 전류원 회로와 제 2 전류원 회로를 사용하는 DAC 전류원 회로를 구성함으로써 저전압에서 신호대잡음비(SNR)를 키우면서 출력 범위를 접지 전압에서 전원 전압 레벨까지(rail-to-rail) 향상시킬 수 있다.

Description

저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기{D/A CONVERTER FOR RAIL TO RAIL OUTPUT DYNAMIC RANGE IN LOW POWER SYSTEM}
본 발명은 디지털 아날로그 변환기(digital to analog converter ; DAC)에 관한 것으로, 좀 더 구체적으로는 CMOS 디지털 아날로그 변환기에 관한 것이다.
최근의 고해상도(high resolution), 고속의(high speed) 디지털 아날로그 변환기(digital to analog converter; DAC)를 구현하기 위해서 CMOS 전류출력형 타입을 많이 사용하고 있는 추세에 있다. 상기와 같은 타입의 DAC는 1991년 4월에 Yasuyuki Nakamura 등에 의하여 IEEE Journal of Solid-state Circuits, Vol. 26, No.4의 637쪽에 "A 10-b 70MS/s CMOS D/A Converter" 라는 제목으로 개시되어 있다. 상기와 같은 타입의 DAC가 많이 사용되는 이유는 CMOS 프로세스 기술의 발전과 더불어 시스템 온 칩(system on chip) 경향이 강해지고, 전력 효율(power efficiency)이 거의 100%에 이르기 때문에 손실(loss) 없이 선형성(linearity)을 잘 만족시킬 수 있기 때문이다. 상기와 같은 내용의 DAC는 1994년 2월에 Vorenkamp, P. 등에 의하여 ISSCC Digest of Technical Papers의 52-53쪽에 "A 1GSample/s, 10b Digital-to-Analog Converter" 라는 제목으로 개시되어 있다.
상기와 같은 CMOS 전류 출력형 DAC에서는 전류원(current source)이 가장 중요한 블록이라고 볼 수 있다. 일반적으로 상기 CMOS 전류 출력형 DAC에는 PMOS 전류원이나 NMOS 전류원이 사용된다. 그러나, 상기와 같이 PMOS 전류원, 또는 NMOS 전류원만을 사용하게 되면 출력 전류의 다이나믹 레인지(dynamic range)가 상당히 줄어들 수밖에 없다.
도 1은 종래의 PMOS 전류원만을 사용한 DAC의 출력 전압 범위를 나타내는 도면이고, 도 2는 종래의 NMOS 전류원만을 사용한 DAC의 출력 전압 범위를 나타내는 도면이다. 여기서, 빗금 친 부분은 각 경우에 해당하는 출력 범위이다.
도 1에 도시된 바와 같이 PMOS 전류원만을 사용할 경우, PMOS 전류원으로 사용되는 트랜지스터의 동작 영역이 MOS의 포화영역(saturation region)에서 사용되어야만 전류원으로서 역할을 할 수 있다. 따라서, 상기 PMOS 전류원 트랜지스터를 포화영역에 있게 하기 위해서는 출력 전압을 전원 전압(VDD)으로부터 일정 전압(VDS_P)을 확보해 주어야 한다. 그렇기 때문에 그만큼의 드레인-소스간의 전압(VDS_P)을 확보해 주고 나면 출력 범위가 줄어들게 된다. 즉, 출력 전압의 상한선에 제약을 받는다. 이 경우, DAC 뒤에 붙게되는 블록에서 큰 입력을 원할 경우, 출력 범위가 제한되는 문제가 발생한다. 상기와 같이 PMOS 전류원만을 사용하는 DAC의 한 예는 1998년 C-H. Lin 등에 의해 ISSCC98/SESSION14/ANALOG TECHNIQUES/PAPER FP 14.1에 실린 "A 10b 250MSamples/s CMOS DAC 1㎟"에 개시되어 있다.
그리고, 도 2에 도시된 바와 같이 NMOS 전류원만을 사용할 경우, 출력 전압을 접지 전압(GND)으로부터 일정 전압(VDS_N)을 확보해 주어야 한다. 그렇기 때문에 그만큼의 드레인-소스간의 전압(VDS_N)을 확보해 주고 나면 출력 범위가 줄어들게 된다. 즉, 출력 전압의 하한선에 제약을 받는다. 따라서, 이런 경우 출력 범위를 확보하기 위해 연산증폭기(OP-amp)를 사용하여 출력 범위를 키울 수 있다. 그러나, 상기 연산증폭기를 사용하면 신호가 커지긴 하지만, 상기 연산증폭기에도 제한이 생기게 되어 접지 전압(GND)에서 전원 전압(VDD) 레벨까지 풀 스윙(full swing) 하기 위한 응용에는 역시 제한이 따른다. 그리고, 증폭하기 전의 신호대잡음비(signal to noise ratio ; SNR)로 제한되는 문제가 있다. 상기와 같이 NMOS 전류원만을 사용하는 한 예는 Teo Y. Long 등에 의한 U.S.Pat. No. 5,164,725 "DIGITAL TO ANALOG CONVERTER WITH CURRENT SOURCES PAIRED FOR CANCELING ERROR SOURCES"에 개시되어 있다.
최근의 저전압 휴대용 배터리(battery)의 사용의 증가에 따라 IC의 전원을 낮추어 가는 경향에 비추어 볼 때 DAC의 출력은 줄어들 수밖에 없다. 그러나 종래기술에 의한 DAC는 전류원의 드레인-소스간의 전압을 확보해 주어야 하기 때문에 출력 범위가 더욱 줄어드는 문제가 있다. 따라서, 상기와 같이 저전압을 사용하는 경우에 신호대잡음비(SNR)를 키우면서 출력 범위를 접지 전압에서 전원 전압 레벨까지(rail-to-rail) 향상시킬 수 있는 D/A 변환기의 전류원 회로가 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 원하는 신호대잡음비를 유지하면서 저전압에서 출력을 향상시킨 D/A 변환기의 전류원 회로를 제공하는데 있다.
도 1은 종래의 PMOS 전류원만을 사용한 DAC의 출력 전압 범위를 나타내는 도면;
도 2는 종래의 NMOS 전류원만을 사용한 DAC의 출력 전압 범위를 나타내는 도면;
도 3은 본 발명에 의한 DAC의 출력 전압 범위를 나타내는 도면;
도 4는 본 발명에 의한 DAC의 조절된 출력 전압 범위를 나타내는 도면;
도 5는 본 발명에 의한 DAC 회로를 보여주는 블록도;
도 6은 본 발명에 의한 DAC 바이어스 회로를 보여주는 회로도;
도 7은 본 발명에 의한 DAC 전류원 회로를 보여주는 회로도; 그리고
도 8은 본 발명에 의한 DAC 전류원 회로의 출력 범위를 조정하기 위한 일례 보여주는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 바이어스 회로200 : DAC 전류원 회로
210 : 디코딩 로직260 : 제 1 전류원 회로
270 : 제 2 전류원 회로290 : 멀티플렉서
300 : D/A 변환기
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기는 같은 레벨의 제 1 내지 제 4 바이어스 전압을 발생하는 바이어스 회로와; 상기 제 1 및 제 2 바이어스 전압과 제 1 및 제 2 클럭 신호에 응답해서 제 1 출력 전압을 발생하는 제 1 전류원 회로와; 상기 제 3 및 제 4 바이어스 전압과 제 3 및 제 4 클럭 신호에 응답해서 제 2 출력 전압을 발생하는 제 2 전류원 회로와; 변환될 디지털 데이터가 입력될 때, 제 1 클럭 신호, 상기 제 1 클럭 신호에 상보되는 제 2 클럭 신호, 제 3 클럭 신호, 제 3 클럭 신호에 상보되는 제 4 클럭 신호, 그리고 출력전압을 선택하기 위한 출력 선택 신호를 발생하는 디코딩 로직; 상기 출력 선택 신호에 응답하여, 입력된 제 1 및 제 2 출력 전압 중 하나를 선택해서 출력하되, 전압 레벨이 전원 전압의 절반에 해당하는 전압을 기준전압으로 하여 상기 기준전압 보다 낮은 상기 디지털 데이터에 대한 아날로그 전압을 출력할 때에는 상기 제 1 출력 전압을 출력하고, 상기 기준전압 보다 높은 상기 디지털 데이터에 대한 아날로그 전압을 출력할 때에는 상기 제 2 출력 전압을 출력하는 멀티플렉서를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 전류원 회로는 각각의 게이트로 상기 제 1 및 제 2 바이어스 전압을 받아들이고, 전류통로가 직렬로 연결되어 있되 상기 전류통로의 한쪽 끝이 전원 전압과 연결되는 2개의 PMOS 트랜지스터로 이루어진 제 1 전류원과; 상기 제 1 클럭 신호를 받아들이는 게이트, 상기 제 1 전류원의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 PMOS 트랜지스터로 이루어진 제 1 스위치 트랜지스터와; 상기 제 2 클럭 신호를 받아들이는 게이트, 상기 제 1 전류의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 PMOS 트랜지스터로 이루어진 제 2 스위치 트랜지스터와; 상기 제 1 스위치 트랜지스터와 접지 전압 사이에 형성된 제 1 저항과; 상기 제 2 스위치 트랜지스터와 접지 전압 사이에 형성된 제 2 저항과; 상기 제 1 스위치 트랜지스터와 상기 제 1 저항을 연결하는 제 1 노드와; 상기 제 2 스위치 트랜지스터와 상기 제 2 저항을 연결하는 제 2 노드; 그리고 제 1 출력 전압으로서 상기 제 1 및 제 2 노드 사이의 전압을 출력하기 위한 제 1 전압 출력단을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 2 전류원 회로는 각각의 게이트로 상기 제 3 및 제 4 바이어스 전압을 받아들이고, 전류통로가 직렬로 연결되어 있되 상기 전류통로의 한쪽 끝이 접지 전압과 연결되는 2개의 NMOS 트랜지스터로 이루어진 제 2 전류원과; 상기 제 4 클럭 신호를 받아들이는 게이트, 상기 제 2 전류원의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 NMOS 트랜지스터로 이루어진 제 3 스위치 트랜지스터와; 상기 제 3 클럭 신호를 받아들이는 게이트, 상기 제 2 전류의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 NMOS 트랜지스터로 이루어진 제 4 스위치 트랜지스터와; 상기 제 3 스위치 트랜지스터와 상기 전원 전압 사이에 형성된 제 3 저항과; 상기 제 4 스위치 트랜지스터와 상기 전원 전압 사이에 형성된 제 4 저항과; 상기 제 3 스위치 트랜지스터와 상기 제 3 저항을 연결하는 제 3 노드와; 상기 제 4 스위치 트랜지스터와 상기 제 4 저항을 연결하는 제 4 노드; 그리고 제 2 출력 전압으로서 상기 제 3 및 제 4 노드 사이의 전압을 출력하기 위한 제 2 전압 출력단을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 출력 전압 범위는 상기 제 1 및 제 2 저항과 접지 전압 사이에, 그리고 상기 제 3 및 제 4 저항과 전원 전압 사이에 각각 저항을 연결함으로써 조절될 수 있는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 8 을 참조하여 상세히 설명한다.
도 3은 본 발명에 의한 DAC의 출력 전압 범위를 나타내는 도면이다. 여기서, 빗금 친 부분은 출력 전압의 범위이다.
도 5는 본 발명에 의한 DAC 회로를 보여주는 블록도이다.
먼저, 도 5를 참조하면, 본 발명에 의한 DAC(300)는 크게 바이어스 전압을 발생하는 DAC 바이어스 회로(100)와 DAC 전류원 회로(200)로 나눌 수 있다. 상기 DAC 전류원 회로의 제 1 전류원 회로(260)와 제 2 전류원 회로(270)는 각각 PMOS와 NMOS 전류원을 사용한다. 상기 제 1 전류원 회로(260)의 제 1 출력전압(Vout1)은 출력 전압의 상한선에는 제한을 받지만 낮은 전압의 출력에는 접지 전압(GND) 레벨까지 출력 가능하다(도 1 참조). 그리고 제 2 전류원 회로(270)의 제 2 출력전압(Vout2)은 출력 전압의 하한선에 제한을 받지만 높은 전압의 출력에는 전원 전압(VDD) 레벨까지 출력 가능하다(도 2 참조). 따라서, 본 발명에 의한 DAC(300)에서는 상기와 같은 제 1 및 제 2 출력전압(Vout1, Vout2) 중 하나를 선택적으로 출력함으로써, 도 3에 도시된 바와 같이 출력 범위가 접지 전압에서 전원 전압 레벨까지(rail-to-rail) 풀 스윙(full swing) 할 수 있도록 출력을 향상시킬 수 있다.
전술한 바와 같은 본 발명에 의한 DAC 회로의 보다 상세한 구성을 살펴보면 다음과 같다.
도 6은 본 발명에 의한 DAC 바이어스 회로를 보여주는 회로도이다. 그리고 도 7은 본 발명에 의한 DAC 전류원 회로를 보여주는 회로도이다.
도 6을 참조하면, 본 발명에 의한 DAC 바이어스 회로는 같은 레벨의 제 1 내지 제 4 바이어스 전압(VBP, VBC, VBM, VBN)을 출력한다. 도 6의 저항(R1)은 기준 전류를 생성하는 저항이고, 6개의 NMOS 트랜지스터(MN1∼MN6)는 캐스코드 전류 미러(cascode current mirror)를 형성하여 같은 양의 전류를 전달한다. 그리고 상기 기준 전류에 의해서 4개의 PMOS 트랜지스터들(MP1∼MP4)은 제 1 및 제 2 바이어스 전압(VBP, VBC)을 공급하고, 상기 NMOS 트랜지스터(MN1∼MN6)는 같은 레벨의 제 3 및 제 4 바이어스 전압(VBM, VBN)을 공급한다. 여기에서, 상기 저항(R1)은 외부 저항을 사용할 수도 있고, 내부 저항을 사용할 수도 있다. 만약 상기 저항(R1)을 외부 저항으로 사용한다면, 매칭(matching)을 위해서 도 7에 사용된 저항들(R2∼R5) 역시 외부 저항으로 사용해야한다. 마찬가지로 만약 상기 저항(R1)을 내부 저항으로 사용한다면, 도 7에 사용된 저항들(R2∼R5) 역시 내부 저항으로 사용해야한다.
도 7을 참조하면, 본 발명에 의한 DAC 전류원 회로(200)는 제 1 전류원 회로(260), 제 2 전류원 회로(270), 디코딩 로직(210), 그리고 멀티플렉서(290)를 포함한다.
상기 제 1 전류원 회로(260)는 2개의 PMOS 트랜지스터(MP1, MP2)로 이루어진 제 1 전류원(230), 제 1 및 제 2 스위치 트랜지스터(MP3, MP4)로 이루어진 제 1 스위치 회로(235), 상기 제 1 스위치 트랜지스터(MP3)와 접지 전압(GND) 사이에 형성된 제 1 저항(R2), 상기 제 2 스위치 트랜지스터(MP4)와 상기 접지 전압(GND) 사이에 형성된 제 2 저항(R3), 상기 제 1 스위치 트랜지스터(MP3)와 상기 제 1 저항(R2)을 연결하는 제 1 노드(N1), 상기 제 2 스위치 트랜지스터(MP4)와 상기 제 2 저항(R3)을 연결하는 제 2 노드(N2), 그리고 상기 제 1 및 제 2 노드(N1, N2) 사이의 전압(Vout1)을 상기 멀티플렉서(290)로 출력하기 위한 제 1 전압 출력단을 포함한다. 상기 바이어스 회로(100)의 제 1 및 제 2 바이어스 전압(VBP, VBC)은 상기 제 1 전류원 회로(260)의 두 PMOS 트랜지스터(MP1, MP2)의 게이트로 각각 인가된다. 이렇게 되면, 상기 바이어스 회로(100)의 기준전류와 같은 전류가 상기 두 PMOS 트랜지스터(MP1, MP2)에 흐르게 된다. 이 때 상기 디코딩 로직(210)은 DCA(300)의 입력을 받아 각 전류원의 스위치 트랜지스터들(MP3, MP4)의 온(on), 오프(off)를 제어하는 클럭(CK1, CKB1)을 발생시킨다. 상기 제 1 전류원 회로(260)에서 상기 클럭에 의해 제어된 전류들은 상기 제 1 및 제 2 저항(R2, R3)으로 흐르게 되어 상기 제 1 및 제 2 노드(N1, N2) 사이의 전압(Vout1)을 상기 멀티플렉서(290)로 출력한다. 특히, 제 1 전류원 회로(260)의 전류원(230)은 PMOS 트랜지스터들(MP1, MP2)로 구성된다. 따라서, 제 1 전류원 회로(260)의 제 1 출력 전압(Vout1)은 상기 PMOS 트랜지스터들(MP1, MP2)의 드레인-소오스 전압(VDS_P)의 확보에 의해 출력 전압의 상한선에 제약을 받는다(도 1 참조).
상기 제 2 전류원 회로(270)는 2개의 NMOS 트랜지스터(MN1, MN2)로 이루어진 제 2 전류원(240), 제 3 및 제 4 스위치 트랜지스터(MN3, MN4)로 이루어진 제 2 스위치 회로(245), 상기 제 3 스위치 트랜지스터(MN3)와 전원 전압(VDD) 사이에 형성된 제 3 저항(R4), 상기 제 4 스위치 트랜지스터(MN4)와 상기 전원 전압(VDD) 사이에 형성된 제 4 저항(R5), 상기 제 3 스위치 트랜지스터(MN3)와 상기 제 3 저항(R4)을 연결하는 제 3 노드(N3), 상기 제 4 스위치 트랜지스터(MN4)와 상기 제 4 저항(R5)을 연결하는 제 4 노드(N4), 그리고 상기 제 3 및 제 4 노드(N3, N4) 사이의 전압(Vout2)을 상기 멀티플렉서(290)로 출력하기 위한 제 2 전압 출력단을 포함한다. 상기 바이어스 회로(100)의 제 3 및 제 4 바이어스 전압(VBM, VBN)은 상기 제 2 전류원 회로(270)의 두 NMOS 트랜지스터(MN1, MN2)의 게이트로 각각 인가된다. 이렇게 되면, 상기 바이어스 회로(100)의 기준전류와 같은 전류가 상기 두 NMOS 트랜지스터(MN1, MN2)에 흐르게 된다. 상기 제 2 전류원 회로(270)는 상기 제 1 전류원 회로(260)와 같은 방법으로 상기 디코딩 로직(210)의 클럭 신호(CK2, CKB2)에 응답해서 상기 제 3 및 제 4 노드(N3, N4) 사이의 전압(Vout2)을 상기 멀티플렉서(290)로 출력한다. 특히, 상기 제 2 전류원 회로(270)는 NMOS 트랜지스터들(MN1, MN2)로 구성된 전류원(240)을 가지고 있다. 따라서, 제 2 전류원 회로(270)의 제 2 출력 전압(Vout2)은 상기 NMOS 트랜지스터들(MN1, MN2)의 드레인-소오스 전압(VDS_N)의 확보에 의해 출력 전압의 하한선에 제약을 받는다(도 2 참조).
상기 디코딩 로직(210)은 변환될 디지털 데이터가 입력될 때 상기와 같은 제 1 및 제 2 전류원(235, 245)의 스위치 트랜지스터들(MP3, MP4, MN3, MN4)을 제어하기 위한 클럭 신호들(CK1, CK1B, CK2, CK2B) 외에, 상기 제 1 출력 전압(Vout1)과 제 2 출력 전압(Vout2) 중 어느 것을 출력할 지를 구분하여 주는 출력 선택 신호를 발생한다.
상기 멀티플렉서(290)에서는 상기 출력 선택 신호에 응답하여 출력 전압(Vout)으로 제 1 출력 전압(Vout1)과 제 2 출력 전압(Vout2) 중 하나의 전압을 출력하는 역할을 수행한다. 이 때 두 전압(Vout1, Vout2) 중 하나를 선택하는 기준 전압은 전위가 전원 전압(VDD)의 절반에 해당하는 전압(VDD/2)으로, 상기 기준전압(VDD/2) 보다 낮은 디지털 데이터에 대한 아날로그 전압을 출력할 때에는 상기 제 1 출력 전압(Vout1)을 출력하고, 상기 기준전압(VDD/2) 보다 높은 디지털 데이터에 대한 아날로그 전압을 출력할 때에는 상기 제 2 출력 전압(Vout2)을 출력한다. 그 결과 본 발명에 의한 DAC의 출력(Vout) 범위는 도 3과 같이 접지 전압에서 전원 전압 레벨까지(rail-to-rail) 풀 스윙(full swing) 된다. 따라서, 저전압에서 상기 PMOS 또는 NMOS 전류원의 드레인-소오스 전압(VDS_P, VDS_N)의 확보에 의해서 출력전압의 폭이 제한되는 문제를 해결할 수 있고, 신호대잡음비를 원하는 수준으로 얻을 수 있다.
도 8은 본 발명에 의한 DAC 전류원 회로의 출력 범위를 조정하기 위한 일례 보여주는 회로도이다. 그리고 도 4는 상기 회로에 의해 조절된 DAC 출력 범위를 보여주는 도면이다. 여기서, 빗금 친 부분은 출력 전압의 범위이다.
본 발명에 의한 DAC(300)의 출력 범위는 상기와 같이 접지 전압(GND)에서 전원 전압(VDD) 레벨까지의 범위를 가질 수도 있고, 저항을 덧붙임으로써 임의로 출력 범위를 조절할 수도 있다. 상기 DAC 회로(300)의 출력 범위를 조절하기 위해서는 도 8에 도시된 바와 같이 상기 제 1 및 제 2 저항(R2, R3)과 접지 전압(GND) 사이에 제 5 저항(R6)을 구성할 수 있고, 상기 제 3 및 제 4 저항(R4, R5)과 전원 전압(VDD) 사이에 제 6 저항(R7)을 구성할 수 있다. 도 4를 참조하면, 상기 제 5 저항(R6)은 상기 DAC 출력 범위의 하한선을 조절하고, 상기 제 6 저항(R7)은 상기 DAC 출력 범위의 하한선을 조절하는 역할을 수행한다. 따라서, 본 발명에 의한 DAC(300)의 출력(Vout) 범위는 도 3과 같이 접지 전압에서 전원 전압 레벨까지(rail-to-rail) 풀 스윙(full swing) 될 수도 있고 도 4와 같이 사용자가 원하는 범위로 조절될 수도 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 원하는 신호대잡음비를 유지하면서 저전압에서 D/A 변환기의 출력 범위가 접지 전압에서 전원 전압 레벨까지(rail-to-rail) 풀 스윙(full swing) 할 수 있도록 출력을 향상시킬 수 있다.

Claims (4)

  1. 디지털 아날로그 변환기의 전류원 회로에서,
    같은 레벨의 제 1 내지 제 4 바이어스 전압을 발생하는 바이어스 회로와;
    상기 제 1 및 제 2 바이어스 전압과 제 1 및 제 2 클럭 신호에 응답해서 제 1 출력 전압을 발생하는 제 1 전류원 회로와;
    상기 제 3 및 제 4 바이어스 전압과 제 3 및 제 4 클럭 신호에 응답해서 제 2 출력 전압을 발생하는 제 2 전류원 회로와;
    변환될 디지털 데이터가 입력될 때, 제 1 클럭 신호, 상기 제 1 클럭 신호에 상보되는 제 2 클럭 신호, 제 3 클럭 신호, 제 3 클럭 신호에 상보되는 제 4 클럭 신호, 그리고 출력전압을 선택하기 위한 출력 선택 신호를 발생하는 디코딩 로직; 그리고
    상기 출력 선택 신호에 응답하여, 입력된 제 1 및 제 2 출력 전압 중 하나를 선택해서 출력하되, 전압 레벨이 전원 전압의 절반에 해당하는 전압을 기준전압으로 하여 상기 기준전압 보다 낮은 상기 디지털 데이터에 대한 아날로그 전압을 출력할 때에는 상기 제 1 출력 전압을 출력하고, 상기 기준전압 보다 높은 상기 디지털 데이터에 대한 아날로그 전압을 출력할 때에는 상기 제 2 출력 전압을 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 제 1 전류원 회로는,
    각각의 게이트로 상기 제 1 및 제 2 바이어스 전압을 받아들이고, 전류통로가 직렬로 연결되어 있되 상기 전류통로의 한쪽 끝이 전원 전압과 연결되는 2개의 PMOS 트랜지스터로 이루어진 제 1 전류원과;
    상기 제 1 클럭 신호를 받아들이는 게이트, 상기 제 1 전류원의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 PMOS 트랜지스터로 이루어진 제 1 스위치 트랜지스터와;
    상기 제 2 클럭 신호를 받아들이는 게이트, 상기 제 1 전류의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 PMOS 트랜지스터로 이루어진 제 2 스위치 트랜지스터와;
    상기 제 1 스위치 트랜지스터와 접지 전압 사이에 형성된 제 1 저항과;
    상기 제 2 스위치 트랜지스터와 상기 접지 전압 사이에 형성된 제 2 저항과;
    상기 제 1 스위치 트랜지스터와 상기 제 1 저항을 연결하는 제 1 노드와;
    상기 제 2 스위치 트랜지스터와 상기 제 2 저항을 연결하는 제 2 노드; 그리고
    제 1 출력 전압으로서 상기 제 1 및 제 2 노드 사이의 전압을 출력하기 위한 제 1 전압 출력단을 포함하는 것을 특징으로 하는 저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기.
  3. 제 1 항에 있어서,
    상기 제 2 전류원 회로는,
    각각의 게이트로 상기 제 3 및 제 4 바이어스 전압을 받아들이고, 전류통로가 직렬로 연결되어 있되 상기 전류통로의 한쪽 끝이 상기 접지 전압과 연결되는 2개의 NMOS 트랜지스터로 이루어진 제 2 전류원과;
    상기 제 4 클럭 신호를 받아들이는 게이트, 상기 제 2 전류원의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 NMOS 트랜지스터로 이루어진 제 3 스위치 트랜지스터와;
    상기 제 3 클럭 신호를 받아들이는 게이트, 상기 제 2 전류의 전류 통로와 연결된 소오스, 그리고 드레인을 가지는 NMOS 트랜지스터로 이루어진 제 4 스위치 트랜지스터와;
    상기 제 3 스위치 트랜지스터와 상기 전원 전압 사이에 형성된 제 3 저항과;
    상기 제 4 스위치 트랜지스터와 상기 전원 전압 사이에 형성된 제 4 저항과;
    상기 제 3 스위치 트랜지스터와 상기 제 3 저항을 연결하는 제 3 노드와;
    상기 제 4 스위치 트랜지스터와 상기 제 4 저항을 연결하는 제 4 노드; 그리고
    제 2 출력 전압으로서 상기 제 3 및 제 4 노드 사이의 전압을 출력하기 위한 제 2 전압 출력단을 포함하는 것을 특징으로 하는 저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기.
  4. 제 1 항에 있어서,
    상기 출력 전압 범위는 상기 제 1 및 제 2 저항과 접지 전압 사이에, 그리고 상기 제 3 및 제 4 저항과 전원 전압 사이에 각각 저항을 연결함으로써 조절될 수 있는 것을 특징으로 하는 저전압에서 출력범위를 향상시킨 디지털 아날로그 변환기.
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