KR100196632B1 - 전압 폴로워 증폭기 구조의 완전 차동 플래시 아날로그/디지탈 변환기 - Google Patents

Abstract

본 발명의 완전 플래시 ADC는 차동 입력신호를 받기 위해 입력 폴로워 차동 입력단을 포함한다. 차동 입력단의 출력은 비교기 어레이의 입력들에 교차 결합되는 노드들을 가지는 차동 저항성 사다리의 다리들에 결합된다. 차동 저항 사다리의 각 다리는 전류원에서 끝난다.

Description

전압 폴로워 증폭기 구조의 완전 차동 플래시 아날로그/디지탈 변환기

제1도는 본 발명의 바람직한 일실시예의 회로도이다.

제2도는 4개의 비교기들을 가지는 실시예의 회로도이다.

제3도는 종래 시스템의 회로도이다.

본 발명은 일반적인 아날로그/디지탈 변환기(ADC)들에 관한 것으로, 특히 비교기 어레이들을 활용하는 완전 차동 플래시(flash) ADC들에 관한 것이다.

표준 플래시 ADC들은 저항 스트링으로부터 유도된 기준 전압을 아날로그 입력전압과 비교한다. 이 구성은 요구된 비교기 어레이의 입력들에 대해서 본래 비대칭이고, 높은 아날로그 주파수에서 종래의 플래시 ADC들은 높은 비선형 입력 커패시턴스로 인해 성능이 저하된다.

완전 차동 플래시 ADC들은 잡지에 'A 10-b 75-MSPS Subranging A/D Converter with Integrated Sample and Hold' 라는 제목으로 Petschacheret al. 에 의해 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.25, NO.6, December 1990 발표된 논문지의 1339 페이지부터 1346 페이지에 기술되어 있다.

제3도는 그 논문지에 설명된 회로를 묘사한다. 그 회로는 차동기준 사다리(DRL: Differential Reference Ladder)를 포함하며, 이 DRL은 두 개의 동일한 저항 스트링 32R과 32L을 가진 공통 이미터 증폭기(30)를 구비한다. 각 저항 스트링은 하나의 컬렉터가 결합된 부하 저항들의 대응이며, 부하 저항과 비트 저항들을 각각 포함한다. 차동 증폭기는 제1 및 제2 npn트랜지스터들(Q3'과 Q4')을 구비하며, 각 트랜지스터는 차동 입력신호를 입력하기 위해 결합된 베이스와 이미터 저항들(38 및 40)에 각각 결합된 이미터를 가지고 있고, 각 저항의 저항값은 RE이고, 전체 ADC 이득을 만들고, 이미터 축퇴를 제공한다. 잘 알려진 바와 같이, 공통 이미터 결합된 트랜지스터들(Q3' 및 Q4')의 증폭이득은 -RC/RE이다. 여기서, RC는 각 부하 저항 스트링의 합성저항값이다.

각 트랜지스터들(Q1' 및 Q2')은 기준 전압과 결합된 베이스와 차동 증폭기(30)에 트랜지스터 Q3' 및 Q4'의 VBE 보상을 용이하게 하기 위해 저항 스트링들(32L 및 32R)에 결합된 이미터를 갖는다.

상술한 종래의 회로는 바람직한 많은 특성을 가지는 반면, 또한 심각한 문제도 가지고 있다. 특히, 이미터 축퇴를 제공하기 위해 요구되는 이미터 저항들은 공간을 필요로 하기 때문에 집적회로에서 회로가 복잡해지고 크기가 증가된다. 실제, DRL이 2N개의 저항들로 구성되어 있다면 그 때, 이미터 저항(RE)은 총 4N개의 저항 때문에 또 다른 2N개의 저항들이 필요하다.

게다가, 공통 이미터 차동 입력단은 입력신호의 동작 범위와 대역폭 및 출력신호의 선형성이 제한되어 있을 뿐만 아니라 최소 전력 공급 전압레벨도 제한되었다. VBE 보상을 용이하게 하기 위하여 요구되는 여분의 트랜지스터들로 인해 회로는 더 복잡하다.

본 발명의 목적은 이미터 또는 소스의 축퇴 저항 및 VBE 보상용 트랜지스터들이 필요 없도록 전압 폴로워 입력단을 활용하는 완전 차동 플래시 ADC를 제공하는 것으로, 또한 다른 성능상의 장점을 가지고 있다.

본 발명의 일태양에 의한 전압 폴로워 차동 입력단은 차동 입력을 받아서, 디지탈 값으로 변환하고, 제1 및 제2출력에서 차동 출력신호를 제공한다.

본 발명에 의한 차동 저항 사다리(DRL)에서는 차동 입력단의 제1 및 제2출력들이 제1 및 제2전류원들에 연결된다. 이 DRL은 제1 및 제2다리(leg)들을 가지며, 각 다리들은 다수의 노드들을 형성하는 저항성 요소들의 단자 수와 같은 (N+1)개의 직렬 연결된 저항요소 단자이다. 전류원은 일정한 전류 10이 각 다리를 통해 흐르도록 하여 일정한 전류값에 따라 인접한 노드들 사이에 일정한 전압 레벨 차가 발생하도록 한다.

DRL에 있는 각 다리의 노드들은 비교기 어레이의 입력에 교차결합된다. 그 어레이는 (N+2)개의 비교기들을 구비하며, 여기서 n번째 비교기(n은 0,1,2,3, ...,N, N+1)는 출력노드로부터 n노드 만큼 변위된 제1다리의 노드에 결합된 제1입력과, 제2다리의 입력노드로부터 n노드만큼 변위된 제2다리에 있는 노드에 결합된 제2입력을 가진다.

바이폴라로 구현된 전압 폴로워 입력 차동 단을 이용하기 때문에, 축퇴성 이미터 저항 및 VBE 보상 회로가 필요없다. 또한 이렇게 구성된 회로도는 입력신호의 동작범위와, 대력폭 및 출력신호의 선형성을 증가시키고, 요구되는 전력 공급 전압의 레벨을 줄인다.

본 발명의 다른 특성 및 장점은 다음과 같은 자세한 설명과 첨부한 도면들로부터 명확해 질 것이다.

제1도는 본 발명의 바람직한 일실시예의 회로도이다. 그 회로는 공통 컬렉터 증폭기 구조의 완전 차동 아날로그/디지탈 변환기(ADC)이다. 공통 컬렉터(이미터 폴로워) 차동 입력단(12)는 바이폴라 npn트랜지스터들(Q1 및 Q2)을 포함하는데, 각 트랜지스터는 공급전압(VCC)과 결합된 컬렉터와, 차동 입력신호의 일부(각각 INL 및 INR)를 받도록 결합된 베이스와 차동 저항 스트링(DRL)(14)의 한쪽 다리에 결합된 이미터를 가지고 있다.

DRL(14)은 왼쪽 다리(14L)와 오른쪽 다리(14R)를 가지고 있는데, 각 다리는 n이 0,1,2,..., N인 경우에, (N+1)개의 직렬 연결된 PBIT 저항들(16)(각각 R(n)L 및 R(n)R)을 가진다. 여기서 N은 짝수의 정수이다. RBIT 저항들(16)의 단자들은 n이 0,1,2, ..., N+2인 경우에 잇따른(N+2)개의 노드들(18)(T(n)R 및 T(n)L)을 형성한다. 각 다리는 Q1 또는 Q2의 이미터에 결합된 입력노드(T(N+1)) 및 출력노드(T(0))를 가진다. 비교기 어레이(20)는 DRL(14)에 있는 다리들의 노드들(18)사이에 교차 결합된 입력들을 가진다. 예를 들어 0번째 비교기(C0)는 출력노드(T(0)L)에 결합된 제1입력과 입력노드(T(N+1)R)에 결합된 제2입력을 가진다. 일반적으로 , 비교기(CN)는 출력노드(T(0))부터 n개의 노드 만큼 변위된 노드(T(n))에 결합되는 좌측 입력과 입력노드(T(N+1))부터 n 개의 노드 만큼 변위된 노드(T(N+1-n))에 결합되는 우측 입력을 가진다.

DRL의 각 다리는 전류원(24L 및 24R)에 결합되는 출력노드(T(0))를 가진다. 왼쪽의 전류원은 바이포라 npn트랜지스터(Q3)를 포함하는데, 이 트랜지스터는 DRL(14)에 있는 왼쪽 다리의 출력단자(T(0)L)에 결합되는 컬렉터와, 안정된 바이어스 전압(VB)을 받도록 결합된 베이스와 저항(26)(REL)에 결합되는 이미터를 가진다. 종래에 잘 알려진 바와같이 전류원(24)은 (VB-VBE)/REL과 같은 값(I0)을 가지는 일정한 전류를 싱크한다. 오른쪽 전류원은 비슷하게 구현되어 I0과 같은 전류를 발생한다. 기준 전류(I0)는 온도 보상 밴드갭 기준 전압(미도시)으로부터 유도된다. DRL(14)에서 사용되는 RBIT 저항과 비슷한 저항형에 이러한 기준 전압을 부과한다. 이렇게 하여 기준 전류는 PBIT의 변화에 적합하게 된다.

제1도에 도시된 회로의 동작을 지금부터 설명한다. 각 RBIT 저항(16)은 저항값(R)을 가지며 각 저항에서의 전압강하(이 전압은 DRL 다리의 인접한 노드들(18) 사이에 차동 전압(DV)과 같다)는 I0*R이 된다. 따라서 INL 및 INR에 입력되는 신호가 같을 때, 즉, 0-신호 상태, 노드(T(0))에서 전압값이 0볼트로 주어진다면 T(1)의 전압은 DV, T(2)는 2DV, T(n)는 nDV가 된다.

비교기에 입력되는 전압은 비교기의 오른쪽에 입력되는 전압과 왼쪽에 입력되는 전압 사이의 차이다. 0-신호 상태의 경우에 0번째 비교기(CO)로 (N+1)DV가 입력되고, 제1비교기(C1)로 (N-1)DV가 입력되고 제2비교기(C2)로 (N-3)DV가 입력된다.

0이 아닌 차동 신호가 입력될 때, 회로의 일반적인 동착 원리를 제2도를 참조하여 지금부터 설명한다. 제2도는 3RBIT 저항들(16)과, 4개의 비교기들은(20)을 가지는 회로를 묘사하며, 여기서, N=2이므로 (N+1)은 3이 된다. 제2도에 그려진 바와 같이, 0-신호 상태에서 DRL 노드들에 전압 레벨은 nDV와 같다. 비교기들(20)에서 입력신호들은 왼쪽 및 오른쪽 비교기 입력들에서 전압 레벨 사이의 차이다. 0-신호 상태의 경우에, 비교기들에 입력되는 신호들, 즉 왼쪽 및 오른쪽 비교기 입력들에서 전압 레벨 사이의 차는 다음과 같다.

C0으로 -3DV가 입력되고, C1으로 -1DV가 입력되고, C2으로 1DV가 입력되고, C3으로 3DV가 입력된다.

비교기의 출력은 입력 신호차가 양일 때, 고레벨(H 또는 논리 1)이고, 입력신호차가 음일 때 저레벨(L 또는 논리 0)이라면 0-신호 상태에서, 비교기들의 반은 고레벨을 출력하고, 비교기들의 나머지 반은 저레벨을 출력한다.

H에서 L로 전이하는 위치를 부호화하여, 차동 입력 전압값을 디지탈로 부호화하는 인코더(미도시)로 비교기들의 출력들이 공급된다.

INL에 전압 레벨을 dv만큼 증가시키고, INR에 크기를 dv만큼 감소시키는 신호가 입력되면, 잘 알려진 바와 같이, Q1 및 Q2의 이미터에 전압 레벨은 같은 양만큼 변한다. 그러나, DRL(14)의 다리를 통해 흐르는 전류는 전류원(24)에 연결되어 있기 때문에 변하지 않는다. 따라서, 비교기들에 입력 전압 레벨은 다음과 같다.

C0으로 -3DV + 2dv가 입력되고, C1으로 -1DV +2dv가 입력되고, CZ으로 1DV_2dv가 입력되고, C3으로 3DV +2dv가 입력된다.

C1의 입력신호는 dv가 DV/2일 때 , 양이 되고 C1의 출력은 L에서 H로 바뀐다. 신호가 반대방향으로 바뀌는 경우, C2의 출력은 dv가 -DV/2일 때 음이 되어, ADC의 LSB 감도는 DV와 같아진다. 만일, C1의 방향이 바뀔 때, dv가 DV/2라면 C0의 입력레벨은 -3DV +2(DV/2) =-2DV가 된다. 이때, dv의 크기가 더 증가하면 C0로 -2DV + 2dv가 입력 되므로, dv가 DV만큼 더 증가하면 C0으로 양의 레벨이 입력된다.

본 발명에서는 입력단에 공통 컬렉터(이미터 폴로워)를 사용하기 때문에, 제3도에 도시된 회로도보다 몇 가지 중요한 장점들이 있다. 특히, 이미터 축퇴와 부가적인 부하 저항들이 필요 없기 때문에 회로의 집적도를 높이고, 저항 매칭을 훨씬 쉽게 한다. 게다가, DRL(14)의 각 다리는 고정된 전류에서 동작하기 때문에 VBE 변조 보상회로, Q1' 및 Q2'는 필요하지 않다.

또한 몇 가지 다른 성능상의 장점들이 있다. 공통 컬렉터입력단(12)을 사용하기 때문에 입력신호 대역폭을 증가시키는 밀러 커패시턴스 궤환 효과가 없어진다. 게다가, 회로 구성과 단위 이득 구현으로 입력 신호의 범위가 넓어지고, 전력 공급 레벨 및 신호 왜곡이 낮아진다.

바람직한 일실시예를 참조하여 본 발명의 회로가 설명되었다. 다른 대안이나 대용이 당업자에게 쉬울 것이다. 예를 들면, 공통 컬렉터(이미터 폴로워)구성에서 결합되는 npn트랜지스트들을 활용하는 차동 입력단이 바람직한 일실시예에 그려져 있다. 그러나 본 발명의 기술분야에서 알려진 바와 같이, 본 발명의 장점을 실현하기 위해 소스 폴로워 차동 입력단을 활용하는 MOS, CMOS 및 GaAs 시스템이 사용된다. 게다가, 저항 요소들은 폴리 실리 사이드(polysilicide) 또는 금속으로 제조된 저항들이 될 수도 있고, 단자들에 전압 강하(IR)가 걸리도록 결합된 능동 소자들이 될 수도 있다. 또한 비선형 ADC를 구현하기 위해, DRL에 저항 요소들은 다른 저항값을 가질 수도 있다. 덧붙여서, 본 발명의 범위는 부가된 청구범위에 국한되지 않는다.

Claims (4)

1. 차동 입력신호를 받도록 결합된 제1 및 제2입력과, 차동 출력신호를 제공하는 제1 및 제2출력을 가지는 입력 폴로워 차동 입력단; 일정한 기준 전류를 제공하기 위한 제1 및 제2전류원들; 연속하는 (N+2)개의 (여기서, N은 소정의 정수) 노드들을 각각 가지는 제1 및 제2다리들을 가지고, 입력노드에서 시작해서 출력노드에서 끝나며, 제1 및 제2다리들의 입력노드는 차동 입력단의 제1 및 제2출력에 각각 결합되고, 제1 및 제2다리들의 출력노드는 제1 및 제2전류원에 각각 결합되며, 인접한 노드들 사이에서 차동 출력신호에 의해 결정되는 전압차 및 일정한 기준 전류를 제공하는 차동 저항 사디리(DRL); (N+2)개의 비교기들을 구비하고, n번째 비교기(n은 0, 1, 2,..., N, N+1)는 제1다리의 출력노드로부터 n노드 만큼 변위된 제1다리의 노드에 결합되는 제1입력과, 제2다리의 입력노드로부터 n노드 만큼 변위된 제2다리의 노드에 결합된 제2입력을 가지는 비교기 어레이를 구비하는 것을 특징으로 하는 아날로그/디지탈 변환기.
2. 제1항에 있어서, 상기 차동 입력단은 공급 전원에 결합되는 컬렉터와; 상기 차동 입력신호의 제1부분을 입력하도록 결합된 베이스와; 상기 차동 입력단의 상기 제1출력에 결합된 이미터를 가지는 제1바이폴라 트랜지스터; 공급 전원에 결합된 컬렉터와, 상기 차동 입력신호의 제2부분을 입력하도록 결합된 베이스와, 상기 차동 입력단의 제2출력에 결합된 이미터를 가지는 제2바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 아날로그/디지탈 변환기.
3. 제2항에 있어서, 상기 제1전류원은 상기 DRL에 있는 상기 제1다리의 상기 출력노드에 결합되는 컬렉터와, 바이어스 전압 레벨을 입력하도록 결합된 베이스, 및 이미터를 구비하는 제3바이폴라 트랜지스터; 상기 제3바이폴라 트랜지스터의 이미터를 접지시키는 프로그램밍 저항을 구비하는 것을 특징으로 하는 아날로그/디지탈 변환기.
4. 제1항에 있어서, 상기 차동 저항성 사다리의 상기 제1다리는 다수의 직렬 연결된 저항들을 구비하는 것을 특징으로 하는 아날로그/디지탈 변환기.