JPH08223041A - 電圧フォロア増幅器構造に基づく完全差動フラッシュアナログ・ディジタル変換器 - Google Patents
電圧フォロア増幅器構造に基づく完全差動フラッシュアナログ・ディジタル変換器Info
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- JPH08223041A JPH08223041A JP7298648A JP29864895A JPH08223041A JP H08223041 A JPH08223041 A JP H08223041A JP 7298648 A JP7298648 A JP 7298648A JP 29864895 A JP29864895 A JP 29864895A JP H08223041 A JPH08223041 A JP H08223041A
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Abstract
(57)【要約】
【課題】 エミッタ・デジェネレーションを与えるため
のエミッタ抵抗の必要性を除去して、集積回路で回路の
寸法と複雑度を増加させる抵抗をなくす。加えて、入力
信号のダイナミック・レンジと帯域、出力信号の線形
性、最小電源電圧レベルを制限する共通エミッタ差動入
力段を除去する。回路を複雑化するＶＢＥ補償を容易に
するための余分なトランジスタの必要性を除去する。 【解決手段】 差動フラッシュＡＤＣは差動入力信号を
受け取る入力フォロア差動入力段を含む。差動入力段の
出力は、節点を比較器アレイの入力に交差結合した差動
抵抗ラダーのレグに結合される。差動抵抗ラダーの各レ
グは電流源により終端される。
のエミッタ抵抗の必要性を除去して、集積回路で回路の
寸法と複雑度を増加させる抵抗をなくす。加えて、入力
信号のダイナミック・レンジと帯域、出力信号の線形
性、最小電源電圧レベルを制限する共通エミッタ差動入
力段を除去する。回路を複雑化するＶＢＥ補償を容易に
するための余分なトランジスタの必要性を除去する。 【解決手段】 差動フラッシュＡＤＣは差動入力信号を
受け取る入力フォロア差動入力段を含む。差動入力段の
出力は、節点を比較器アレイの入力に交差結合した差動
抵抗ラダーのレグに結合される。差動抵抗ラダーの各レ
グは電流源により終端される。
Description
【０００１】
【発明の属する技術分野】本発明は一般にアナログ・デ
ィジタル変換器（ＡＤＣ）に関し、特に比較器アレイを
使用した完全差動フラッシュＡＤＣに関する。
ィジタル変換器（ＡＤＣ）に関し、特に比較器アレイを
使用した完全差動フラッシュＡＤＣに関する。
【０００２】
【従来の技術】標準的なフラッシュＡＤＣはアナログ入
力電圧を抵抗列から得た基準電圧と比較する。このアー
キテクチャーは所要比較器アレイの入力に関して本質的
に非対称であり、高及び非線形入力キャパシタンスと共
に高アナログ周波数で従来のフラッシュＡＤＣの性能劣
化を生じる。
力電圧を抵抗列から得た基準電圧と比較する。このアー
キテクチャーは所要比較器アレイの入力に関して本質的
に非対称であり、高及び非線形入力キャパシタンスと共
に高アナログ周波数で従来のフラッシュＡＤＣの性能劣
化を生じる。
【０００３】完全差動フラッシュＡＤＣは固体素子回路
のＩＥＥＥ誌第２５巻第６号、１９９０年１２月１３３
９−１３４６頁のペッツチェーチャー他による「組み込
みサンプル保持を有する１０−ｂ ７５−ＭＳＰＳサブ
レンジＡ／Ｄ変換器」という名称の論文に記述されてい
る。
のＩＥＥＥ誌第２５巻第６号、１９９０年１２月１３３
９−１３４６頁のペッツチェーチャー他による「組み込
みサンプル保持を有する１０−ｂ ７５−ＭＳＰＳサブ
レンジＡ／Ｄ変換器」という名称の論文に記述されてい
る。
【０００４】図３は論文に記述されている回路を図示す
る。この回路は「差動基準ラダー」（ＤＲＬ）を含み、
このラダーは、単一のコレクタ結合負荷抵抗を置き換え
た各々が負荷抵抗とビット抵抗を含む２個の同一の抵抗
列３２Ｒと３２Ｌを有する共通エミッタ差動増幅器３０
を含む。差動増幅器は、ベースを差動入力信号を受け取
るように結合し、エミッタはエミッタ・デジェネレーシ
ョンを与え全体のＡＤＣ利得を設定するため各々が抵抗
ＲＥを有するエミッタ抵抗３８、４０に各々結合された
第１及び第２のｎｐｎトランジスタＱ３’とＱ４’を含
む。良く知られているように、Ｑ３’，Ｑ４’と３６の
共通エミッタ結合トランジスタは−ＲＣ／ＲＥの増幅器
利得を有し、ここでＲＣは各負荷抵抗列の抵抗値の和で
ある。
る。この回路は「差動基準ラダー」（ＤＲＬ）を含み、
このラダーは、単一のコレクタ結合負荷抵抗を置き換え
た各々が負荷抵抗とビット抵抗を含む２個の同一の抵抗
列３２Ｒと３２Ｌを有する共通エミッタ差動増幅器３０
を含む。差動増幅器は、ベースを差動入力信号を受け取
るように結合し、エミッタはエミッタ・デジェネレーシ
ョンを与え全体のＡＤＣ利得を設定するため各々が抵抗
ＲＥを有するエミッタ抵抗３８、４０に各々結合された
第１及び第２のｎｐｎトランジスタＱ３’とＱ４’を含
む。良く知られているように、Ｑ３’，Ｑ４’と３６の
共通エミッタ結合トランジスタは−ＲＣ／ＲＥの増幅器
利得を有し、ここでＲＣは各負荷抵抗列の抵抗値の和で
ある。
【０００５】トランジスタＱ１’，Ｑ２’はそのベース
を基準電圧に結合され、そのエミッタは各々抵抗列３２
Ｌ，３２Ｒに結合されて差動増幅器３０のトランジスタ
Ｑ３’，Ｑ４’のＶＢＥ補償を容易にする。
を基準電圧に結合され、そのエミッタは各々抵抗列３２
Ｌ，３２Ｒに結合されて差動増幅器３０のトランジスタ
Ｑ３’，Ｑ４’のＶＢＥ補償を容易にする。
【０００６】
【発明が解決しようとする課題】上述の回路は多くの所
要特性を有しているが、また重大な問題も有している。
特に、エミッタ・デジェネレーションを与えるためのエ
ミッタ抵抗の必要性は、抵抗がスペースを食うため集積
回路で回路の寸法と複雑度を増加させる。実際、ＤＲＬ
が２Ｎ個の抵抗から構成されている場合、エミッタ抵抗
ＲＥはさらに２Ｎ個の抵抗を必要とし、全体で４Ｎ個の
抵抗となる。
要特性を有しているが、また重大な問題も有している。
特に、エミッタ・デジェネレーションを与えるためのエ
ミッタ抵抗の必要性は、抵抗がスペースを食うため集積
回路で回路の寸法と複雑度を増加させる。実際、ＤＲＬ
が２Ｎ個の抵抗から構成されている場合、エミッタ抵抗
ＲＥはさらに２Ｎ個の抵抗を必要とし、全体で４Ｎ個の
抵抗となる。
【０００７】加えて、共通エミッタ差動入力段は入力信
号のダイナミック・レンジと帯域、出力信号の線形性、
最小電源電圧レベルを制限する。ＶＢＥ補償を容易にす
るための余分なトランジスタの必要性は更に回路を複雑
化する。
号のダイナミック・レンジと帯域、出力信号の線形性、
最小電源電圧レベルを制限する。ＶＢＥ補償を容易にす
るための余分なトランジスタの必要性は更に回路を複雑
化する。
【０００８】
【課題を解決するための手段】本発明は電圧フォロア入
力段を用いた完全な差動フラッシュＡＤＣで、エミッタ
またはソース・デジェネレーション抵抗とＶＢＥ補償ト
ランジスタの必要性を除去し、又他の性能利点を与え
る。
力段を用いた完全な差動フラッシュＡＤＣで、エミッタ
またはソース・デジェネレーション抵抗とＶＢＥ補償ト
ランジスタの必要性を除去し、又他の性能利点を与え
る。
【０００９】本発明の１面によると、電圧フォロア差動
入力段はディジタル値に変換すべき差動入力を受け取
り、第１及び第２出力に差動出力信号を与える。
入力段はディジタル値に変換すべき差動入力を受け取
り、第１及び第２出力に差動出力信号を与える。
【００１０】差動抵抗ラダー（ＤＲＬ）は差動入力段の
第１及び第２出力を第１及び第２電流源に接続する。Ｄ
ＲＬは第１及び第２レグを有し、各レグは同数（Ｎ＋
１）の直列接続抵抗要素を含み、抵抗要素の端子は複数
個の節点を形成する。各レグの入力節点は差動入力段の
一方の出力に端子を結合した抵抗要素で、出力節点は端
子を電流源に結合した抵抗要素である。電流源により一
定の電流Ｉ０が各レグを流れ、一定の電流値に応じて隣
接節点間で一定の電圧レベル差が発生する。
第１及び第２出力を第１及び第２電流源に接続する。Ｄ
ＲＬは第１及び第２レグを有し、各レグは同数（Ｎ＋
１）の直列接続抵抗要素を含み、抵抗要素の端子は複数
個の節点を形成する。各レグの入力節点は差動入力段の
一方の出力に端子を結合した抵抗要素で、出力節点は端
子を電流源に結合した抵抗要素である。電流源により一
定の電流Ｉ０が各レグを流れ、一定の電流値に応じて隣
接節点間で一定の電圧レベル差が発生する。
【００１１】ＤＲＬの各レグの節点は比較器アレイの入
力に交差結合される。アレイは（Ｎ＋２）個の比較器を
含み、ｎ番目の比較器、ｎ＝０、１、．．．、Ｎ、Ｎ＋
１、は第１レグの節点に結合した第１入力をｎ節点だけ
出力節点から変位させ、第２レグの節点に結合した第２
入力をｎ節点だけ第２レグの入力節点から変位させてい
る。
力に交差結合される。アレイは（Ｎ＋２）個の比較器を
含み、ｎ番目の比較器、ｎ＝０、１、．．．、Ｎ、Ｎ＋
１、は第１レグの節点に結合した第１入力をｎ節点だけ
出力節点から変位させ、第２レグの節点に結合した第２
入力をｎ節点だけ第２レグの入力節点から変位させてい
る。
【００１２】バイポーラ実装では、電圧フォロア入力差
動段の使用はデジェネレーション・エミッタ抵抗とＶＢ
Ｅ補償回路の必要性を除去する。この回路構成はまた入
力信号のダイナミックレンジと帯域、出力信号の線形性
を増大させ、必要な電源電圧レベルを減少させる。
動段の使用はデジェネレーション・エミッタ抵抗とＶＢ
Ｅ補償回路の必要性を除去する。この回路構成はまた入
力信号のダイナミックレンジと帯域、出力信号の線形性
を増大させ、必要な電源電圧レベルを減少させる。
【００１３】本発明の他の特徴と利点は以下の詳細な説
明と添付図面を見れば明らかとなる。
明と添付図面を見れば明らかとなる。
【００１４】
【発明の実施の形態】図１は本発明の望ましい実施例の
回路図である。この回路は共通コレクタ増幅器構造を基
にした完全差動アナログ・ディジタル変換器（ＡＤＣ）
１０である。共通コレクタ（エミッタ・フォロア）差動
入力段１２は、電源電圧（ＶＣＣ）に結合したコレク
タ、差動入力信号の一方の部分（各々ＩＮＬとＩＮＲ）
を受け取るように結合したベース及び差動抵抗列（ＤＲ
Ｌ）１４の一方のレグに結合したエミッタを各々有する
バイポーラｎｐｎトランジスタＱ１，Ｑ２を含む。
回路図である。この回路は共通コレクタ増幅器構造を基
にした完全差動アナログ・ディジタル変換器（ＡＤＣ）
１０である。共通コレクタ（エミッタ・フォロア）差動
入力段１２は、電源電圧（ＶＣＣ）に結合したコレク
タ、差動入力信号の一方の部分（各々ＩＮＬとＩＮＲ）
を受け取るように結合したベース及び差動抵抗列（ＤＲ
Ｌ）１４の一方のレグに結合したエミッタを各々有する
バイポーラｎｐｎトランジスタＱ１，Ｑ２を含む。
【００１５】ＤＲＬ１４は左レグ１４Ｌと右レグ１４Ｒ
を有し、その各々は（Ｎ＋１）個の（Ｎは偶数）直列接
続ＲＢＩＴ抵抗１６（各々Ｒ（ｎ）ＬとＲ（ｎ）Ｒ）、
ここでｎ＝０、１、２、．．．、Ｎ、を含む。ＲＢＩＴ
抵抗１６の端子は一連の（Ｎ＋２）節点１８（Ｔ（ｎ）
ＲとＴ（ｎ）Ｌ）、ここでｎ＝０、１、２、．．．、Ｎ
＋２、を形成する。各レグはＱ１又はＱ２のエミッタに
結合した入力節点Ｔ（Ｎ＋１）と出力節点Ｔ（０）を有
する。比較器２０のアレイはＤＲＬ１４のレグの節点１
８間で交差結合された入力を有する。例えば、０番目の
比較器Ｃ０は出力節点Ｔ（０）Ｌに結合した第１入力と
入力節点Ｔ（Ｎ＋１）Ｒに結合した第２入力を有する。
一般に、比較器Ｃｎは、その左入力を出力節点Ｔ（０）
からｎ節点だけ変位した節点Ｔ（ｎ）に結合し、その右
入力を入力節点Ｔ（Ｎ＋１）からｎ節点だけ変位した節
点Ｔ（Ｎ＋１−ｎ）に結合している。
を有し、その各々は（Ｎ＋１）個の（Ｎは偶数）直列接
続ＲＢＩＴ抵抗１６（各々Ｒ（ｎ）ＬとＲ（ｎ）Ｒ）、
ここでｎ＝０、１、２、．．．、Ｎ、を含む。ＲＢＩＴ
抵抗１６の端子は一連の（Ｎ＋２）節点１８（Ｔ（ｎ）
ＲとＴ（ｎ）Ｌ）、ここでｎ＝０、１、２、．．．、Ｎ
＋２、を形成する。各レグはＱ１又はＱ２のエミッタに
結合した入力節点Ｔ（Ｎ＋１）と出力節点Ｔ（０）を有
する。比較器２０のアレイはＤＲＬ１４のレグの節点１
８間で交差結合された入力を有する。例えば、０番目の
比較器Ｃ０は出力節点Ｔ（０）Ｌに結合した第１入力と
入力節点Ｔ（Ｎ＋１）Ｒに結合した第２入力を有する。
一般に、比較器Ｃｎは、その左入力を出力節点Ｔ（０）
からｎ節点だけ変位した節点Ｔ（ｎ）に結合し、その右
入力を入力節点Ｔ（Ｎ＋１）からｎ節点だけ変位した節
点Ｔ（Ｎ＋１−ｎ）に結合している。
【００１６】ＤＲＬの各レグは電流源２４Ｌ又は２４Ｒ
に結合した出力節点Ｔ（０）を有する。左電流源はバイ
ポーラｎｐｎトランジスタＱ３を含み、そのコレクタは
ＤＲＬ１４の左レグの出力端子Ｔ（０）Ｌに結合され、
そのベースは安定したバイアス電圧（ＶＢ）を受け取る
ように結合され、エミッタは抵抗２６（ＲＥＬ）に結合
される。当該技術において公知のように、電流源２４は
（ＶＢ−ＶＢＥ）／ＲＥＬに等しい値Ｉ０を有する一定
の電流をシンクする。右電流源も同様に構成され、同じ
電流をソースする。基準電流Ｉ０は温度補償されたバン
ドギャップ電圧基準（図示せず）から得られる。この電
圧基準はＤＲＬ１４に使用したＲＢＩＴ抵抗と同様の抵
抗型式を課す。このようにして基準電流はＲＢＩＴの変
動に適合する。
に結合した出力節点Ｔ（０）を有する。左電流源はバイ
ポーラｎｐｎトランジスタＱ３を含み、そのコレクタは
ＤＲＬ１４の左レグの出力端子Ｔ（０）Ｌに結合され、
そのベースは安定したバイアス電圧（ＶＢ）を受け取る
ように結合され、エミッタは抵抗２６（ＲＥＬ）に結合
される。当該技術において公知のように、電流源２４は
（ＶＢ−ＶＢＥ）／ＲＥＬに等しい値Ｉ０を有する一定
の電流をシンクする。右電流源も同様に構成され、同じ
電流をソースする。基準電流Ｉ０は温度補償されたバン
ドギャップ電圧基準（図示せず）から得られる。この電
圧基準はＤＲＬ１４に使用したＲＢＩＴ抵抗と同様の抵
抗型式を課す。このようにして基準電流はＲＢＩＴの変
動に適合する。
【００１７】図１に示した回路の動作を以下に説明す
る。ＲＢＩＴ抵抗１６の各々は同じ抵抗値（Ｒ）を有し
ているため各抵抗の電圧降下（ＤＲＬレグの隣接節点１
８間の差動電圧ＤＶに等しい）はＩ０＊Ｒに等しい。従
って、ＩＮＬとＩＮＲに等しい入力信号がある零信号状
態では、節点Ｔ（０）の電圧値に０ボルトの値を与えた
場合、Ｔ（１）の電圧は＝ＤＶ，Ｔ（２）では＝２Ｄ
Ｖ，Ｔ（ｎ）では＝ｎＤＶである。
る。ＲＢＩＴ抵抗１６の各々は同じ抵抗値（Ｒ）を有し
ているため各抵抗の電圧降下（ＤＲＬレグの隣接節点１
８間の差動電圧ＤＶに等しい）はＩ０＊Ｒに等しい。従
って、ＩＮＬとＩＮＲに等しい入力信号がある零信号状
態では、節点Ｔ（０）の電圧値に０ボルトの値を与えた
場合、Ｔ（１）の電圧は＝ＤＶ，Ｔ（２）では＝２Ｄ
Ｖ，Ｔ（ｎ）では＝ｎＤＶである。
【００１８】比較器への電圧入力は比較器の右入力と左
入力間の差である。零信号状態では、０番目の比較器Ｃ
０への入力は（Ｎ＋１）ＤＶで、第１比較器Ｃ１への入
力は（Ｎ−１）ＤＶで、第２比較器Ｃ２への入力は（Ｎ
−３）ＤＶである。
入力間の差である。零信号状態では、０番目の比較器Ｃ
０への入力は（Ｎ＋１）ＤＶで、第１比較器Ｃ１への入
力は（Ｎ−１）ＤＶで、第２比較器Ｃ２への入力は（Ｎ
−３）ＤＶである。
【００１９】非零差動信号を受け取った時の回路の動作
の一般的原理を、３ＲＢＩＴ抵抗１６を有し、Ｎ＝２
で、４個の比較器２０、（Ｎ＋１）＝３の回路を図示し
た図２を参照して以下に説明する。図２に図示するよう
に、零信号状態のＤＲＬの節点の電圧レベルはｎＤＶに
等しい。比較器２０の入力信号は左及び右比較器入力の
電圧レベル間の差である。零信号状態では、比較器への
入力、すなわち左及び右比較器入力の電圧レベル間の差
は：
の一般的原理を、３ＲＢＩＴ抵抗１６を有し、Ｎ＝２
で、４個の比較器２０、（Ｎ＋１）＝３の回路を図示し
た図２を参照して以下に説明する。図２に図示するよう
に、零信号状態のＤＲＬの節点の電圧レベルはｎＤＶに
等しい。比較器２０の入力信号は左及び右比較器入力の
電圧レベル間の差である。零信号状態では、比較器への
入力、すなわち左及び右比較器入力の電圧レベル間の差
は：
【数１】 Ｃ０（入力）＝−３ＤＶ Ｃ１（入力）＝−１ＤＶ Ｃ２（入力）＝ １ＤＶ Ｃ３（入力）＝ ３ＤＶ
【００２０】入力信号差が正の時に比較器の出力が高
（Ｈ又は論理「１」）の場合、そして入力信号差が負の
時に低（Ｌ又は論理「０」）の場合、零信号状態に対し
ては比較器の半分は高出力を有し半分は低出力を有して
いる。
（Ｈ又は論理「１」）の場合、そして入力信号差が負の
時に低（Ｌ又は論理「０」）の場合、零信号状態に対し
ては比較器の半分は高出力を有し半分は低出力を有して
いる。
【００２１】比較器出力は、ＨからＬへの転移の位置を
コード化して差動入力電圧の値をディジタル的にコード
化するエンコーダ（図示せず）に送られる。
コード化して差動入力電圧の値をディジタル的にコード
化するエンコーダ（図示せず）に送られる。
【００２２】ＩＮＬの電圧レベルをｄｖだけ増加させＩ
ＮＲの大きさをｄｖだけ減少させる信号を受信した場
合、良く知られているように、Ｑ１とＱ２のエミッタの
電圧レベルは同じ量だけ変化する。しかしながら、レグ
ＤＲＬを流れる電流は電流源２４への接続のため変化し
ない。従って、比較器への入力電圧レベルは：
ＮＲの大きさをｄｖだけ減少させる信号を受信した場
合、良く知られているように、Ｑ１とＱ２のエミッタの
電圧レベルは同じ量だけ変化する。しかしながら、レグ
ＤＲＬを流れる電流は電流源２４への接続のため変化し
ない。従って、比較器への入力電圧レベルは：
【数２】 Ｃ０（入力）＝−３ＤＶ＋２ｄｖ Ｃ１（入力）＝−１ＤＶ＋２ｄｖ Ｃ２（入力）＝ １ＤＶ＋２ｄｖ Ｃ３（入力）＝ ３ＤＶ＋２ｄｖ
【００２３】ｄｖ＝ＤＶ／２の時Ｃ１の入力信号は正と
なり、Ｃ１の出力はＬからＨへ切り替わる。反対方向の
信号振動には、ｄｖ＝−ＤＶ／２の時Ｃ２の出力は負と
なり、従ってＡＤＣのＬＳＢ感度はＤＶに等しい。Ｃ１
が切り替わった時にｄｖ＝ＤＶ／２の場合、Ｃ０の入力
レベルは：
なり、Ｃ１の出力はＬからＨへ切り替わる。反対方向の
信号振動には、ｄｖ＝−ＤＶ／２の時Ｃ２の出力は負と
なり、従ってＡＤＣのＬＳＢ感度はＤＶに等しい。Ｃ１
が切り替わった時にｄｖ＝ＤＶ／２の場合、Ｃ０の入力
レベルは：
【数３】 Ｃ０（入力）＝−３ＤＶ＋２（ＤＶ／２）＝−２ＤＶ ここでｄｖがさらに増加すると、Ｃ０の入力は：
【数４】Ｃ０（入力）＝−２ＤＶ＋２ｄｖ 従ってｄｖがさらにＤＶだけ増加するとＣ０への入力は
正となる。
正となる。
【００２４】
【発明の効果】本発明における共通コレクタ（エミッタ
・フォロア）入力段の使用は図３の回路に対していくつ
かの重要な利点を提供する。特に、エミッタ・デジェネ
レーション及び別の負荷抵抗の必要性の除去はＩＣ上の
回路を縮小し、抵抗整合をより容易にする。加えて、Ｄ
ＲＬ１４の各レグは一定の電流で動作しているため、Ｖ
ＢＥ変調補償回路Ｑ１’とＱ２’は必要ない。
・フォロア）入力段の使用は図３の回路に対していくつ
かの重要な利点を提供する。特に、エミッタ・デジェネ
レーション及び別の負荷抵抗の必要性の除去はＩＣ上の
回路を縮小し、抵抗整合をより容易にする。加えて、Ｄ
ＲＬ１４の各レグは一定の電流で動作しているため、Ｖ
ＢＥ変調補償回路Ｑ１’とＱ２’は必要ない。
【００２５】他にいくつかの性能の利点も生じる。共通
コレクタ入力段１２はミラー容量帰還の効果を除去して
入力信号帯域を増加させる。さらに、回路構成と単一利
得実装により入力信号域がより広くなり、所要電源レベ
ルと信号歪みが低くなった。
コレクタ入力段１２はミラー容量帰還の効果を除去して
入力信号帯域を増加させる。さらに、回路構成と単一利
得実装により入力信号域がより広くなり、所要電源レベ
ルと信号歪みが低くなった。
【００２６】本発明を望ましい実施例を参照して説明し
てきた。変更と置き換えは当業者には明らかである。例
えば、望ましい実施例では、共通コレクタ（エミッタ・
フォロア）構成で結合したｎｐｎトランジスタを利用し
た差動入力段を図示している。しかしながら、当該技術
において公知のように、ソース・フォロア差動入力段を
利用したＭＯＳ、ＣＭＯＳ又はＧａＡｓ系も本発明の利
点を実現できる。さらに、抵抗要素はポリシリサイド又
は金属上に製造した抵抗でも良いし、又は端子間でＩＲ
電圧効果を生じるよう結合した能動素子でも良い。ＤＲ
Ｌの抵抗要素はまた異なる抵抗値を有して非線形ＡＤＣ
を実装できる。従って、添付の特許請求の範囲により与
えられるものを除いて本発明を制限する意図はない。
てきた。変更と置き換えは当業者には明らかである。例
えば、望ましい実施例では、共通コレクタ（エミッタ・
フォロア）構成で結合したｎｐｎトランジスタを利用し
た差動入力段を図示している。しかしながら、当該技術
において公知のように、ソース・フォロア差動入力段を
利用したＭＯＳ、ＣＭＯＳ又はＧａＡｓ系も本発明の利
点を実現できる。さらに、抵抗要素はポリシリサイド又
は金属上に製造した抵抗でも良いし、又は端子間でＩＲ
電圧効果を生じるよう結合した能動素子でも良い。ＤＲ
Ｌの抵抗要素はまた異なる抵抗値を有して非線形ＡＤＣ
を実装できる。従って、添付の特許請求の範囲により与
えられるものを除いて本発明を制限する意図はない。
【図１】本発明の望ましい実施例の回路図。
【図２】４個の比較器を有する実施例の回路図。
【図３】従来技術の装置の回路図。
１０ ＡＤＣ １２ 共通コレクタ差動入力段 １４ 差動抵抗列 １６ 直列接続ＲＢＩＴ抵抗 ２０ 比較器アレイ ２４ 電流源
Claims (4)
- 【請求項１】 アナログ・ディジタル変換器において、 差動入力信号を受け取るように結合した第１及び第２入
力を有し、かつ、差動出力信号を与える第１及び第２出
力を有する入力フォロア差動入力部と、 一定の基準電流を与える第１及び第２の電流源と、 差動抵抗ラダー（ＤＲＬ）であって、第１及び第２レグ
を有し、前記各レグが一連の（Ｎ＋２）個の節点を有
し、ここでＮは所定の整数で、入力節点から開始して出
力節点で終了するように前記第１及び第２レグの入力節
点は前記差動入力部の第１及び第２出力に各々結合さ
れ、前記第１及び第２レグの出力節点は前記第１及び第
２電流源に各々結合され、差動出力信号と一定の基準電
流とにより決定される隣接節点間の電圧差を与え、 （Ｎ＋２）個の比較器を含む比較器アレイであって、こ
こでｎ＝０、１、２、．．．、Ｎ、Ｎ＋１で、ｎ番目の
比較器は、前記第１レグの前記出力節点からｎ節点だけ
変位されて前記第１レグの節点に結合した第１入力と、
前記第２レグの前記入力節点からｎ節点だけ変位されて
前記第２レグの節点に結合した第２入力を有するアナロ
グ・ディジタル変換器。 - 【請求項２】 特許請求の範囲第１項記載のアナログ・
ディジタル変換器において、前記差動入力部は、 コレクタを電源電圧に結合し、ベースを差動入力信号の
第１部分を受け取るように結合し、エミッタを差動入力
部の第１出力に結合した第１のバイポーラ・トランジス
タと、 コレクタを電源電圧に結合し、ベースを差動入力信号の
第２部分を受け取るように結合し、エミッタを差動入力
部の第２出力に結合した第２のトランジスタと、を有す
るアナログ・ディジタル変換器。 - 【請求項３】 特許請求の範囲第２項記載のアナログ・
ディジタル変換器において、前記第１の電流源は、 コレクタを前記差動抵抗ラダーの前記第１レグの出力節
点に結合し、ベースをバイアス電圧レベルを受け取るよ
うに結合し、さらにエミッタを有する第３のトランジス
タと、 前記第３のトランジスタのエミッタを接地するプログラ
ム抵抗と、を有するアナログ・ディジタル変換器。 - 【請求項４】 特許請求の範囲第１項記載のアナログ・
ディジタル変換器において、前記差動抵抗ラダーの前記
第１レグは、複数個の直列接続の抵抗を有するアナログ
・ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/380,778 US5589831A (en) | 1995-01-30 | 1995-01-30 | Fully differential flash ADC based on the voltage follower amplifier structure |
| US380778 | 1995-01-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223041A true JPH08223041A (ja) | 1996-08-30 |
Family
ID=23502403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7298648A Pending JPH08223041A (ja) | 1995-01-30 | 1995-11-16 | 電圧フォロア増幅器構造に基づく完全差動フラッシュアナログ・ディジタル変換器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5589831A (ja) |
| EP (1) | EP0724335A1 (ja) |
| JP (1) | JPH08223041A (ja) |
| KR (1) | KR100196632B1 (ja) |
| CN (1) | CN1062695C (ja) |
| RU (1) | RU2157048C2 (ja) |
| TW (1) | TW279288B (ja) |
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- 1995-10-26 CN CN95119015A patent/CN1062695C/zh not_active Expired - Fee Related
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| KR960030556A (ko) | 1996-08-17 |
| CN1130322A (zh) | 1996-09-04 |
| RU2157048C2 (ru) | 2000-09-27 |
| US5589831A (en) | 1996-12-31 |
| CN1062695C (zh) | 2001-02-28 |
| KR100196632B1 (ko) | 1999-06-15 |
| EP0724335A1 (en) | 1996-07-31 |
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