JP2916869B2 - 比較器及び比較装置 - Google Patents
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- 238000006880 cross-coupling reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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Description
較装置、特に、完全差動型(差動入力、差動基準及び差
動出力)の比較器、この比較器をアナログ・デジタル変
換器(ADC)に用いるための比較装置に関する。
10(シングル・エンドの入力、基準及び出力)の回路
記号及び回路図を示す。三角形の回路記号は、ノード1
における正入力端と、ノード2における負入力端と、ノ
ード3における出力端とを示している。これら正入力端
及び負入力端のいずれも、入力信号用及び基準用に使用
できる。一般に、正入力端は、シングル・エンド入力端
として作用し、負入力端は基準電圧源に接続し、その結
果が非反転出力となる。この回路記号には、「COM
P」というラベルを付ける。回路図において、図示する
従来の比較器は、1対のエミッタ結合NPNバイポーラ
・トランジスタQS及びQRを具えている。トランジス
タQSのベースは、「SIG」とラベルを付けたノード
1の正入力端であり、アナログ信号入力を受ける。トラ
ンジスタQRのベースは、「REF」とラベルを付けた
ノード2の負入力端であり、基準入力電圧を受ける。こ
れらトランジスタは、定電流源IEEによりバイアスさ
れており、この定電流源は負電圧供給源VEEに結合し
ている。トランジスタQSのコレクタは、正電圧供給源
VCCに結合しており、トランジスタQRのコレクタ
は、負荷抵抗器RLを介して正電圧供給源VCCに結合
している。この抵抗器RLが比較器出力電圧を発生す
る。トランジスタQRのコレクタ及び負荷抵抗器RLの
共通接続点がノード3となる。このノード3には、「O
UT」のラベルが付けられ、比較器電圧出力信号を発生
する。「SIG」、「REF」及び「OUT」が総てシ
ングル・エンド電圧である点に留意されたい。また、ト
ランジスタQS及びQRのベースにおける入力電流は、
比較器のロジック状態に応じて決まる差動状態(一方が
ほぼゼロで、他方がIEE/βにほぼ等しく、βはトラ
ンジスタの電流利得)である。
較器を用いた「フラッシュ型」(比較型)ADC用の比
較器群による比較装置及び直列抵抗器ストリングを示
す。比較器群は、ノード16にて入力信号SIGを受け
る。また、比較器群の動作レンジは、例えば、−4〜+
4ボルトの特定レンジである。抵抗器R1〜R9による
直列接続された抵抗器群の内部ノードに、比較器の基準
電圧が発生する。この抵抗器群の第1抵抗器R1は、ノ
ード14にて低基準電圧REFNを受ける。この低基準
電圧は、入力信号の下限である−4ボルトに対応する。
同様に、抵抗器群の最終抵抗器R9は、ノード12に
て、高基準電圧REFPを受ける。この高基準電圧は、
入力信号の上限である+4ボルトに対応する。抵抗器群
の内部ノード20〜27に、入力信号レンジにわたって
等間隔の一連の基準電圧が発生する。これら抵抗器の値
は、図示の如き相対値である。すなわち、抵抗器R2〜
R8の相対値は1であり、第1抵抗器R1及び最終抵抗
器R9の相対値は1/2である。よって、ノード20〜
27の基準電圧のレンジは、ノード20の−3.5ボル
トからノード27の+3.5ボルトまでであり、これら
値は1ボルトずつ等間隔である。これら抵抗器の絶対値
は、消費電力、入力バイアス電流及び精度に関する規格
に応じて選択する。
5」〜「C+3.5」とラベルが付けられた8個の比較
器は、抵抗器群及び入力信号ノードに接続されている。
各比較器の正入力端は、入力信号ノード16に結合して
いる。また、各比較器の負入力端は、対応する基準電圧
を受けるように接続している。例えば、比較器C+0.
5の負入力端は、ノード24に結合しており、このノー
ドに0.5ボルトの基準電圧が発生する。これら比較器
の出力端は、出力ノードD0〜D7にサーモメータ・ス
ケール・データ(サーモメータ・コード:温度計のよう
に、下から特定値が所定数だけ連続する形式のデータで
あり、例えば、D7〜D0が、00000011や、0
0000111や、00111111などのようになる
データをいう)を発生する。ノードD0のデジタル・デ
ータは、最下位ビットであり、入力信号が−3.5ボル
トよりも大きいとロジック1になり、この入力信号が−
3.5ボルトよりも小さいとロジック0になる。ノード
D7のデジタル・データは、最上位ビットであり、入力
信号が3.5ボルトよりも大きいとロジック1になり、
この入力信号が3.5ボルトよりも小さいとロジック0
になる。
エンド比較器10を、図6に示す比較器群に用いると、
精度が損なわれる。比較器の入力バイアス電流による抵
抗器群の負荷により、入力信号レンジにわたって基準電
圧を高精度且つ直線的に配分することに影響する。その
結果、「ドループ(うなだれ:droop )」として知られ
ている放物線応答が生じる。抵抗器群の負荷の他に、シ
ングル・エンド設計の比較器は、同相信号に対する感度
が高く、ひずみが増え、入力信号レベルの関数である非
直線遅延が生じる。
ADCの比較器群や他のアプリケーションに利用できる
ように設計された完全差動形式の比較器が望まれてい
る。
型ADCや他のアプリケーションで利用できる完全差動
形式の比較器及び比較装置を提供することである。
較器により生じる回路性能の異常を補正することにあ
る。
易に実現できる差動比較器の提供にある。
較器と一緒に用いるADC用抵抗器群と同じものを、完
全差動型比較器と共に利用することにある。
動型比較器(本明細書において、単に差動比較器又は比
較器と呼ぶこともある)は、差動信号入力端と、差動基
準入力端と、差動信号出力端とを具えている。差動比較
器には、同じ構成の第1及び第2利得段を用いる。各利
得段は、第1シングル・エンド入力端と、第2シングル
・エンド入力端と、差動電流出力端とを具えている。第
1及び第2利得段の第1シングル・エンド入力信号が、
差動比較器の差動信号入力となる。第1及び第2利得段
の第2シングル・エンド入力信号が、差動比較器の差動
基準入力信号となる。また、第1及び第2利得段の差動
電流出力端は、交差結合をして、差動比較器の差動信号
出力を発生する。この差動比較器は、フラッシュ型AD
Cの前段にある従来の抵抗器群と共に利用できる。ここ
で、新規な点としては、望ましくない負荷の影響と共
に、従来のシングル・エンド比較器に関連した他の問題
を防止できる点である。
利点は、添付図を参照した以下の説明より理解できよ
う。
回路図とを示す。なお、回路記号では、「DCOMP」
というラベルを付けている。比較器30は、差動信号入
力端(回路ノード1及び3)と、差動基準入力端(回路
ノード2及び4)と、差動信号出力端(回路ノード5及
び6)とを具えている。回路記号は、2個のシングル・
エンド比較器用の従来の記号を組み合わせたものであ
り、2個の正入力端、2個の負入力端、非反転出力端及
び反転出力端を示している。
に示す。比較器30は、トランジスタQSP及びQRP
と、定電流源IEEとを有する第1利得段を具えてい
る。この第1利得段は、正シングル・エンド入力端
(「SIGP」とラベルを付けた回路ノード1)と、負
シングル・エンド入力端(「REFP」とラベルを付け
た回路ノード2)と、差動出力端(トランジスタQSP
及びQRPのコレクタから供給された電流が、負荷抵抗
器RLN及びRLPにより回路ノード5及び6にて差動
電圧に変換される)とを具えている。第2利得段は、ト
ランジスタQSN及びQRNと、同一の定電流源IEE
とを具えている。この第2利得段は、正シングル・エン
ド入力端(「REFN」とラベルを付けた回路ノード
4)と、負シングル・エンド入力端(「SIGN」とラ
ベルを付けた回路ノード3)と、差動出力端(トランジ
スタQSN及びQRNのコレクタから供給された電流
が、共有負荷抵抗器RLN及びRLPにより回路ノード
5及び6にて差動電圧に変換される)とを具えている。
回路ノード5及び6のシングル・エンド電圧は、差動出
力電圧を形成する。これら出力端に「OUTP」及び
「OUTN」のラベルを夫々付ける。
ノード1及び3)のシングル・エンド入力を組み合わせ
て、「アナログ信号入力」とラベルを付けた差動信号入
力とする。第1及び第2利得段からの「右側」(回路ノ
ード2及び4)のシングル・エンド入力を組み合わせ
て、「基準入力」とラベルを付けた差動基準入力とす
る。第1及び第2利得段の差動電流出力を交差結合し
て、差動電流出力を形成する。なお、「交差結合」と
は、図1に示すように、トランジスタQSPのコレクタ
とトランジスタQSNのコレクタとを結合すると共に、
トランジスタQRPのコレクタとトランジスタQRNの
コレクタとを結合することである。差動電流出力を、回
路ノード5及び6にて、差動電圧出力に変換する。これ
に「比較器出力」のラベルを付ける。
は、同じ値の電流源IEEによりバイアスされたエミッ
タ結合NPNバイポーラ・トランジスタの差動対であ
る。所望のアプリケーションに応じて、他の形式のトラ
ンジスタ、例えば、PNPバイポーラ・トランジスタ
や、MOS素子を用いることもできる。第1及び第2利
得段の各トランジスタが「一致」していること、即ち、
各トランジスタが集積回路上で同じ大きさで同様に配置
され、熱傾斜が等しいことが望ましい。
又は基準入力同士に同相電圧がないと仮定して、完全差
動型比較器30の動作を説明する。数式で示すと次のよ
うになる。 V(SIGP)+V(SIGN)=V(REFP)+V(REFN) (1) 利得段の正及び負のシングル・エンド入力信号も互いに
等しいと、4個のコレクタの総ての出力電流が等しくな
り、差動電圧出力(及び差動出力電流)がゼロ・ボルト
になる。このゼロ・ボルト状態を次の2つの式で示す。 V(SIGP)=V(REFP) (2) V(SIGN)=V(REFN) (3)
力の2つの成分から離れるように差動的に変化するにつ
れ、2個の利得段は、等しい出力電流を発生する。これ
ら出力電流は、交差結合され、互いに加算されて、総合
的な出力電流を発生する。同相電圧がない場合、完全差
動型比較器30は、シングル・エンド比較器10と同じ
に動作する。しかし、同じノイズ・マージンならば、よ
り小さい振動の入力信号を利用できる。
て、比較器30の性能を更に解析し、同相電圧の除去に
ついて示す。同相電圧を差動入力電圧の夫々に付加する
と次のようになる。 V(SIGP)=V(REFP)+VCM V(SIGN)=V(REFN)+VCM (4)
の差動入力端(ノード1、2びノード3、4)に同じ電
圧を受ける。そして、同じであるが不平衡の出力電流が
各利得段に発生する。しかし、出力電流は交差結合する
ので、これら電流が組み合わされ、差動電圧に変換され
ると、正味の出力信号がゼロになる。(勿論、差動出力
電流もゼロである。)よって、差動入力及び差動基準間
の同相の差が除去される。同相電圧VCMが増加するに
つれて、比較器30の両方の利得段の差動利得が低下
し、正味の差動利得も低下する。最終的には、両方の利
得段が制限を行い、差動入力から差動出力への差動利得
がゼロになる。この動作点が、同相除去の上限となる。
よって、最大の同相規格が、比較器30に対するアクセ
ス可能な最大入力信号レンジを決める。
の関数である比較器での遅延が減少する。大振幅の高周
波入力信号で動作するシングル・エンド比較器10にお
いては、比較器での遅延は、入力信号の形、振幅及び周
波数に応じて変化する。その結果、ADCアプリケーシ
ョンにおいて、高調波歪みが生じ、有効ビットが失われ
る。この遅延形態の大部分は、比較器のバイポーラ・ト
ランジスタのベース・エミッタ間寄生容量及びベース・
コレクタ間寄生容量を流れる非線形同相電流によるもの
である。差動比較器30は、高速遅延歪みを大幅に減ら
す。設計が対称的なため、これら寄生容量を流れる電流
の偶数高調波を含んだ1次除去が行われる。各利得段で
の信号の振動は、同じノイズ・マージンに対して半分に
減らせるので、同じ方法では除去されない奇数高調波が
減少する。
比較器群(比較器C−3.5〜C+3.5)及び直列接
続された抵抗器群(抵抗器R1〜R9)を示している。
(比較器の数はN個(N:任意の正の整数)でよく、本
実施例では、N=8である。)なお、比較器群の入力信
号、基準信号及び出力信号の総てが差動である点に留意
されたい。SIGPで示される正信号入力成分は回路ノ
ード16Aに供給され、SIGNで示される負信号入力
成分は回路ノード16Bに供給され、REFP及びRE
Nで示される正及び負基準入力は回路ノード12及び1
4に供給される。この比較器群は、8個の差動比較器を
含んでいるが、ADCに必要な精度に応じて、任意の数
の差動比較器を利用できる。各差動比較器の差動信号入
力端(ノード1及び3)は、正信号入力SIGP及び負
信号入力SIGNを夫々受けるように結合され、差動比
較器の差動信号出力端には、正及び負信号入力端の差動
アナログ信号のレベルに対応するデジタル化された差動
出力(D0及び/D0〜D7及び/D7)が発生する。
この差動出力信号は、上述のサーモメータ・コードとな
る。直列接続された抵抗器(R1〜R9)の数は、差動
比較器の数よりも1個だけ多い。第1抵抗器R1を負基
準入力REFNに結合し、最終抵抗器R9を正基準入力
REFPに結合する。直列接続された抵抗器の内部ノー
ドの数は、差動比較器の数よりも1個少ない。これら内
部ノードを所定のパターンで、差動比較器の差動基準入
力端に結合する。第1差動比較器C−3.5の差動基準
入力端は、第1内部ノード20及び最終内部ノード27
に結合し、第2差動比較器C−2.5の差動基準入力端
は、第2内部ノード21及び最終から2番目の内部ノー
ド26に結合する。最終差動比較器C+3.5の差動基
準入力端が最終内部ノード27及び第1内部ノード20
に結合するまで、この構成を繰り返す。比較器郡内の第
1差動比較器及び最終差動比較器は、同じノードに結合
しているが、極性が逆になっている点に留意されたい。
く、わずか1組の抵抗器群が必要なことに留意された
い。また、内部基準電圧用の抵抗器の数及び内部ノード
・タップの数は等しいが、比較器入力端の数の倍であ
る。これは、2個の比較器入力端が、1つの内部基準電
圧を用いるためである。例えば、ノード22は、比較器
C−1.5に対しては負基準入力であるが、比較器C+
1.5に対しては正基準入力である。
負荷は、入力信号に関係なく、直流にて一定である。負
荷により発生するいかなるドループも、これら差動比較
器により効果的にキャンセルできる。各差動比較器は、
正及び負の基準入力端に対して対称で、はしご(抵抗器
群)をタップする。よって、ドループは、基準入力端で
の同相電圧とみなせ、充分に除去できる。
抗器タップ、正及び負信号ノードに容量電流を流す。こ
の差動回路が対称であるため、これら電流は1次でキャ
ンセルされる。また、入力信号及び抵抗器はしごタップ
を緩衝することにより、更に改良が可能である。図3に
おいて、回路40は、入力緩衝部42及び差動比較器4
4を含んでいる。緩衝部42は、定電流源によりバイア
スされ、エミッタ・フォロワ構成のトランジスタQ1〜
Q4を含んでいる。緩衝部の夫々の信号路に単一のNP
Nバイポーラ・トランジスタを用いているが、MOSト
ランジスタ又はマルチ・トランジスタ構造などの他の形
式のアクティブ素子を緩衝回路として利用できる。ノー
ド46〜52の入力信号を、緩衝して、対応する入力ノ
ード46’〜52’である差動比較器44の入力端に結
合する。入力緩衝部42は、入力バイアス電流を除去し
ない。利用するトランジスタの電流利得及びバイアス電
流の値により、入力バイアス電流が、差動比較器44の
入力バイアス電流とほぼ同じにできる。入力緩衝部42
により、比較器のスイッチング動作への入力バイアス電
流の感度をにぶくする。比較器44の論理状態に関係な
く、ノード46〜52での入力バイアス電流は、ほぼ一
定である。よって、抵抗器群への電流負荷もほぼ一定に
なり、実際の同相エラー電圧を発生する。このエラー電
圧は、上述の如くキャンセルされる。
る。この回路図は、図1の回路図と本質的には同じであ
るが、カスコード段及び別の利得段が追加されている。
また、差動比較器の利得段及びカスコード段は、利得及
び高周波特性を制御する負帰還(degeneration )抵抗
器を具えている。また、付加的な利得及び出力ラッチ段
も含んでいる。図4の比較器は、図3に示す入力緩衝段
を含むように、簡単に変更したものである。
し説明したが、本発明の要旨を逸脱することなく種々の
変更変形が可能なことが明らかであろう。例えば、回路
図では、バイポーラ・トランジスタを基本とした回路を
示したが、等価的なFETを基本とした回路で構成して
もよい。さらに、本発明の完全差動型比較器のアプリケ
ーションは、ADCに限定されるものではなく、同相除
去が必要な場合に利用できる。また、対称的な設計の任
意のアプリケーションにおいても、性能を改善できる。
ド比較器で問題であった同相信号に対する感度、ひず
み、非直線遅延を改善できる。また、本発明による差動
比較器をフラッシュ型ADCに用いた場合などにも、基
準電圧用の抵抗器群から比較器へ入力バイアス電流が流
れる際に生じる抵抗器群の負荷の影響を改善できる。
び回路図である。
ADC用の抵抗器群及び比較器群を示すブロック図であ
る。
力緩衝段の回路図である。
ある。
す図及び回路図である。
ラッシュ型ADC用の抵抗器群及び比較器群を示すブロ
ック図である。
Claims (2)
- 【請求項1】 差動信号入力端と、 差動基準入力端と、 差動信号出力端と、 第1シングル・エンド入力端、第2シングル・エンド入
力端及び差動出力端を有する第1利得段と、 第1シングル・エンド入力端、第2シングル・エンド入
力端及び差動出力端を有する第2利得段とを具え、 上記第1及び第2利得段の上記第1シングル・エンド入
力端が上記差動信号入力端を形成し、 上記第1及び第2利得段の上記第2シングル・エンド入
力端が上記差動基準入力端を形成し、 上記第1及び第2利得段の上記差動出力端を交差結合せ
て上記差動信号出力端を形成し、上記第1利得段の上記
差動出力端からの差動信号を上記第2利得段の上記差動
出力端からの差動信号と上記交差結合により組み合わせ
て上記差動信号出力端に差動出力信号を発生することを
特徴とする差動比較器。 - 【請求項2】 アナログ・デジタル変換器に用いる複数
の比較器から成る比較装置であって、 正信号入力端と、 負信号入力端と、 正基準入力端と、 負基準入力端と、 差動信号入力端と、差動基準入力端と、差動信号出力端
と、第1シングル・エンド入力端、第2シングル・エン
ド入力端及び差動出力端を有する第1利得段と、第1シ
ングル・エンド入力端、第2シングル・エンド入力端及
び差動出力端を有する第2利得段とを有し、上記第1及
び第2利得段の上記第1シングル・エンド入力端が上記
差動信号入力端を形成し、上記第1及び第2利得段の上
記第2シングル・エンド入力端が上記差動基準入力端を
形成し、上記第1及び第2利得段の上記差動出力端を交
差結合して上記差動信号出力端を形成し、上記第1利得
段 の上記差動出力端からの差動信号を上記第2利得段の
上記差動出力端からの差動信号と上記交差結合により組
み合わせて上記差動信号出力端に差動出力信号を発生す
るN個(Nは正の整数)の差動比較器と、 第1抵抗器が上記正基準入力端に結合し、最終抵抗器が
上記負基準入力端に結合したN+1個の直列接続された
抵抗器とを具え、 上記差動比較器の上記差動信号入力端を上記正信号入力
端及び負信号入力端に結合し、上記差動比較器の差動信
号出力端が上記正信号入力端及び負信号入力端のアナロ
グ信号に対応するデジタル化された出力信号を発生し、 上記直列接続された抵抗器が所定パターンで上記差動比
較器の上記差動基準入力端に結合されたN−1個の内部
ノードを有することを特徴とする比較装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/046313 | 1993-04-15 | ||
US08/046,313 US5416484A (en) | 1993-04-15 | 1993-04-15 | Differential comparator and analog-to-digital converter comparator bank using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06303041A JPH06303041A (ja) | 1994-10-28 |
JP2916869B2 true JP2916869B2 (ja) | 1999-07-05 |
Family
ID=21942777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6098170A Expired - Lifetime JP2916869B2 (ja) | 1993-04-15 | 1994-04-12 | 比較器及び比較装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5416484A (ja) |
JP (1) | JP2916869B2 (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69430328D1 (de) * | 1993-06-17 | 2002-05-08 | Sony Corp | Analog Digital-Umsetzer |
JPH0750584A (ja) * | 1993-08-06 | 1995-02-21 | Mitsubishi Electric Corp | A/d変換器 |
US5793556A (en) * | 1994-10-19 | 1998-08-11 | International Business Machines Corporation | High speed PES demodulator |
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US6300804B1 (en) | 2000-02-09 | 2001-10-09 | Teradyne, Inc. | Differential comparator with dispersion reduction circuitry |
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US6583652B1 (en) | 2001-06-01 | 2003-06-24 | Lattice Semiconductor Corporation | Highly linear programmable transconductor with large input-signal range |
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WO2010029486A1 (en) * | 2008-09-10 | 2010-03-18 | Nxp B.V. | Electronic circuit |
US8878712B2 (en) | 2013-03-14 | 2014-11-04 | Analog Devices Technology | Flash ADC shuffling |
CN107196658B (zh) * | 2016-03-14 | 2020-11-13 | 创意电子股份有限公司 | 模拟数字转换器与数据转换方法 |
US9917594B1 (en) | 2016-09-06 | 2018-03-13 | Texas Instruments Incorporated | Inbuilt threshold comparator |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE3713376A1 (de) * | 1987-04-21 | 1988-11-10 | Sgs Halbleiterbauelemente Gmbh | Komparator mit erweitertem eingangsgleichtaktspannungsbereich |
EP0360884A1 (de) * | 1988-09-26 | 1990-04-04 | Siemens Aktiengesellschaft | CMOS-Differentialkomparator mit Offsetspannung |
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ATE155299T1 (de) * | 1990-02-14 | 1997-07-15 | Siemens Ag | Analog-digital-umsetzer nach dem erweiterten parallelverfahren |
US5065045A (en) * | 1990-10-04 | 1991-11-12 | Atmel Corporation | Multistage offset-cancelled voltage comparator |
JPH0522136A (ja) * | 1990-11-16 | 1993-01-29 | Hitachi Ltd | アナログ/デイジタル変換器 |
JPH04314210A (ja) * | 1991-04-12 | 1992-11-05 | Toshiba Corp | A/d変換器 |
-
1993
- 1993-04-15 US US08/046,313 patent/US5416484A/en not_active Expired - Lifetime
-
1994
- 1994-04-12 JP JP6098170A patent/JP2916869B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06303041A (ja) | 1994-10-28 |
US5416484A (en) | 1995-05-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 10 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 14 |
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EXPY | Cancellation because of completion of term |