JPH01278127A

JPH01278127A - 並列型ａ／ｄ変換回路

Info

Publication number: JPH01278127A
Application number: JP10886788A
Authority: JP
Inventors: Masahiro Funahashi; 舟橋　政弘
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-29
Filing date: 1988-04-29
Publication date: 1989-11-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はバイポーラ集積回路で構成された並列型Ａ／Ｄ
変換回路に関し、特に、コンパレータ回路手段の入出力
特性におけるヒステリシスを有効に抑制し得るように構
成した並列型Ａ／Ｄ変換回路に関する。

［従来の技術］画像及び通信用のＡ／Ｄ変換回路には、現在、高速変換
動作が可能なバイポーラ集積回路で構成された並列型Ａ
／Ｄ変換回路が広く使用されている。この並列型Ａ／Ｄ
変換回路では、入力信号と基準電圧とを比較するための
コンパレータ回路が分解能に応じて多数個並列に接続さ
れている。また、各コンパレータ回路の基準電圧には分
解能に応じた量子化レベルが夫々設定されている。

第３図は、従来の並列型Ａ／Ｄ変換回路を構成するコン
パレータ回路の回路図である。初段には負荷抵抗Ｒ８１
，Ｒ，２及びトランジスタＱｌ、Ｑ２により構成された
差動増幅器が配設されており、これらのトランジスタＱ
ｌ、Ｑ２の夫々のベースにはアナログ入力信号■電及び
量子化された基準電圧ｖｎが入力されている。なお、通
常、抵抗Ｒ３１，Ｒ３２には同一規格の抵抗素子が使用
されている。即ち、抵抗Ｒ３１，Ｒ３２の抵抗値を夫々
’３１＋ｒ３□とすれば、ｒ３１”ｒ３２となっている
。また、２段目には、差動増幅器の出力を一時的に保持
するトランジスタＱ３．Ｑ４により構成されたラッチが
設けられている。

そして、トランジスタＱ１．Ｑ２及びトランジスタＱ３
．Ｑ４の夫々の共通のエミッタ端子は、トランジスタＱ
５．Ｑ６の夫々のコレクタに接続されている。これらの
トランジスタＱ５．Ｑ６は差動増幅器及びラッチを交互
に動作させるために、互いに逆相のクロック信号φ、Ｔ
に夫々同期してオン、オフ動作をするスイッチング用ト
ランジスタである。

更に、トランジスタＱ５．Ｑ６の共通のエミッタ端子は
、このコンパレータ回路に定電流１１を供給する定電流
源回路１１に接続されている。なお、Ｖｃｃは電源電圧
、Ｖ　Ｃ１、Ｖ　Ｃ２は夫々トランジスタＱｌ、Ｑ２の
コレクタ電位、またＯＵＴ、０「〒はこのコンパレータ
回路のデジタル出力信号である。

次に、上述した構成を有するコンパレータの動作につい
て説明する。

アナログ入力信号ｖ菖及び基準電圧ＶＰＬが差動増幅器
のトランジスタＱｌ、Ｑ２の夫々のベースに供給され、
また互いに逆相のクロ・ンク信号φ、Ｔがスイッチング
用のトランジスタＱ５及びＣ６の夫々のベースに供給さ
れている。

クロック信号φ、Ｔが夫々論理的に゛ノ１イ゛及び゛ロ
ー°′であるとき、トランジスタＱ５．Ｑ６が夫々オン
及びオフして差動増幅器が動作することにより、アナロ
グ入力信号Ｖｌと基準電圧ＶｆＬとのレベル差が増幅さ
れる。

次に、クロック信号φ、正において、φが論理的に“ハ
イ′”から“ロー°′に遷移すると同時にＴが論理的に
゛ロー”から“ハイ”に遷移すると、トランジスタＱ５
　、Ｑａの動作状態が切替ってトランジスタＱｓ、Ｑａ
が夫々オフ及びオンとなる。

このとき、トランジスタＱ３．Ｑ４により構成されんラ
ッチが動作し始め、それまで差動増幅器で増幅されたト
ランジスタＱ１．Ｑ２の各コレクタ電位Ｖ　ｃｌ　、　
Ｖ　０２の電位差が拡大される。

即ち、コレクタ電位Ｖ　Ｃ１、Ｖ　Ｃ２において、一方
が電源電位ＶＣＣに近い電位に、またもう一方が（Ｖｃ
ｃ　　１１ｒ３ｔ＞　　［又は（Ｖｃｃ　　ｉｔ　ｒｓ
２）　：但し、通常はｒ　ｓｓ＝　ｒ　３２］となるま
で増幅される。

これにより、基準電圧■λに比してアナログ入力信号Ｖ
ｌが高レベルにあるか低レベルにあるかが判定される。

そして、この判定結果がトランジスタＱ３．Ｑ４の動作
状態に応じてラッチに保持される。

例えば、アナログ入力信号ｖ璽が基準電圧■λに比して
高レベルにあれば、ｖｃ１＝ｖｃｃｔ　Ｉ　Ｘｒ３１＋
　ｖＣ２岬ｖＣＣとなるので、ラッチにおいてトランジ
スタＱ３．Ｑ４が夫々オン、オフし、これにより、上記
判定結果として情報°“ハイ”がラッチに保持される。

そして、この状態で、論理的に“′ハイ”及び“ロー′
°に夫々対応するデジタル信号ＯＵＴ、σπ下が夫々次
段の論理回路（エンコーダ；図示せず）に出力される。

各コンパレータ回路において、上述のような動作がクロ
ック信号φ、Ｔに同期して逐次行われることにより、推
移するアナログ入力信号Ｖ＋のレベルに応じて論理的に
信号０ＵＴ＝“ハイ”及び信号０ＵＴ＝“ロー”又は信
号０ＵＴ＝”０−”及び信号び■了＝“ハイ”の組合わ
せのデジタル信号が論理回路に逐次出力される。そして
、論理回路は各コンパレータ回路から出力されるデジタ
ル信号を受け、クロック信号に同期して２進化出力を逐
次出力する。

ここにおいて、コンパレータから出力されるデジタル信
号ＯＵＴ、ＯＵＴの振幅は次段の論理回路における信号
の振幅と等しくなるように設定されている。通常、この
振幅値は波高値で約４００ｍＶであり、このために、ノ
イズに対して十分な電圧余裕を有している。

［発明が解決しようとする課題］しかしながら、上述した従来の並列型Ａ／Ｄ変換回路に
は、以下に述べるような問題点がある。

即ち、従来の並列型Ａ／Ｄ変換回路を構成するコンパレ
ータ回路において、アナログ入力信号に対してＡ／Ｄ変
換できる周波数帯域を広くとるために、クロック信号φ
、Ｔの周波数を高くすると、クロック信号Ｔが論理的に
パローパのときでも、トランジスタＱ６が完全にオフで
きなくなる。このために、トランジスタＱ３．Ｑ４によ
り構成されるラッチにごく微小な電流が定常的に流れる
。

従って、トランジスタＱ３．Ｑ４がトランジスタＱｌ、
Ｑ２により構成される差動増幅器にわずかな正帰還を与
えることになり、この結果、コンパレータの入出力特性
にヒステリシスが生ずる。

第３図及び第４図を参照して、上記コンパレータの入出
力特性におけるヒステリシスについて詳細に説明する。

なお、以下に述べる３通りの場合、クロック信号φ、Ｔ
は、最初、論理的に夫々“′ハイパ及び″“ロー′°で
あるとする。

先ず、アナログ入力信号■Ｉのレベルが基準電圧ＶＲよ
り十分低い場合、差動増幅器においてトランジスタＱ１
はオフし、またトランジスタＱ２はオンしている。この
ために、トランジスタＱ１のコレクタ電位ＶＣＩは゛ハ
イ”に、またトランジスタＱ２のコレクタ電位Ｖｃ２は
′″ローになっている。この場合、上述のように、トラ
ンジスタＱ６が完全にオフしていないので、ラッチでは
トランジスタＱ４がオンし、またトランジスタＱ３がオ
フしている。このために、トランジスタＱ４にごく微小
な電流が流れるので、トランジスタＱ２のコレクタ電位
ＶＣ２はトランジスタＱ６が完全にオフしている場合に
比して低くなっている。

従って、この状態でクロック信号φ、Ｔの論理が夫々゛
′ロー′°及び″ハイ″に反転してラッチが作動しても
、トランジスタＱ３．Ｑ４が夫々オフ及びオンとなり、
ラッチには情報゛ロー″が保持される。この場合、デジ
タル信号ＯＵＴのレベルは略（Ｖ　Ｃ０−１ｔｒｓ＋）
に等しいく第４図にａで示す）。

次に、アナログ入力信号Ｖ１が次第に上昇して基準電圧
ＶＲに等しくなった場合を考える。この場合、差動増幅
器のトランジスタＱｌ、Ｑ２には略等しい電流が流れる
が、トランジスタＱ６が完全にオフしないことに起因し
て抵抗Ｒ３□にはトランジスタＱ４を介する電流も流れ
ている。このために、トランジスタＱ１のコレクタ電位
Ｖｃ１よりトランジスタＱ２のコレクタ電位■ｃ２の方
が若干低くなっている。

従って、この状態でクロック信号φ、Ｔの論理が反転し
て、夫々“′ロー′′及び“′ハイ″に遷移してラッチ
が作動しても、情報としては′″ロー″保持される。こ
のために、アナログ入力信号ｖ１のレベルが基準電圧■
λのレベルと等しいにも拘らずデジタル信号ＯＵＴのレ
ベルは依然として略（Ｖｃｃ　　ｉ＋　ｒｓｉ）となっ
ている（第４図にｂで示す）。

次いで、アナログ入力信号Ｖｌが基準電圧ｖｈよりΔ■
１だけわずかに高くなった場合には、トランジスタＱ１
を流れる電流が増加するため、■。１のレベルはＶＯ２
より低くなる。

従って、クロック信号φ、Ｔの論理が反転してラッチが
作動すると、トランジスタＱ３．Ｑ４の動作状態は、上
述した夫々の場合とは逆に、夫々オン及びオフとなる。

このため、アナログ入力信号■！のレベルが基準電圧■
ＲよりもΔ■１だけ高くなって初めてラッチには情報“
ハイ”が保持され、デジタル信号ＯＵＴのレベルがＶＣ
Ｃと略々等しくなる（第４図にＣにて示す）。

以上述べたように、コンパレータの入出力特性において
、アナログ入力信号が低レベルから高レベルへと変化し
ていく場合、上記へＶ１分のヒステリシスが生じる。

また、上述した場合とは逆に、アナログ入力信号Ｖ１が
高レベルから低レベルへと変化する場合、基準電圧■夏
よりΔＶ２だけ低くなった時に、ラッチから出力される
デジタル信号ＯＵＴの論理が“′ハイ″から“ロー″に
転する。

従って、コンパレータ回路の入出力特性においては、第
４図に示すように、アナログ入力信号■ｌの低レベルか
ら高レベルへの変化（実線）及び高レベルから低レベル
への変化（破線）に対して、合計Δ■＝ΔＶ１＋ΔＶ２
のヒステリシスが生じる。このようなヒステリシスは、
例えば、アナログ入力信号■１が低ルベルから高レベル
に変化する場合には、上述したように、タロツク信号Ｔ
が論理゛ロー°°のときに、ラッチを構成する−方のト
ランジスタＱ４を流れる微小電流と差動振幅器の負荷抵
抗Ｒ３２による電位降下とにより生じるものである。

以上述べたように、従来の並列型Ａ／Ｄ変換回路におい
ては、クロック信号の周波数が高くなると、コンパレー
タの入出力特性にヒステリシスが生じる。そして、この
ヒステリシスはＡ／Ｄ変換回路の直線性誤差に影響を及
ぼす。特に、Ａ／Ｄ変換回路の分解能を上げるために、
量子化レベルを極めて多数設定しようとすると、最小分
解電圧が指数関数的に小さくなる。このような場合、上
述したヒステリシスは、Ａ／Ｄ変換の直線性精度に一層
悪影響を及ぼす。

本発明はかかる問題点に鑑みてなされたものであって、
コンパレータ回路の入出力特性におけるヒステリシスを
効果的に抑制し、高精度でＡ／Ｄ変換を行うことができ
る並列型Ａ／Ｄ変換回路を提供することを目的とする。

［課題を解決するための手段］本発明に係る並列型Ａ／Ｄ変換回路は、バイポーラ集積
回路で構成された並列型Ａ／Ｄ変換回路において、アナ
ログ信号と所定の基準電圧とを入力しその比較結果を後
段に配設された論理回路の信号より小さい振幅を有する
信号として出力するコンパレータ回路手段と、前記コン
パレータ回路手段の出力信号を入力して前記論理回路の
信号と実質的に等しい振幅を有する信号を前記論理回路
手段に出力するラッチ回路手段とを備えたことを特徴と
する。

［作用］以上のように構成された本発明によれば、コンパレータ
回路手段から出力される信号の振幅を、後段の論理回路
の信号より小さくしているので、アナログ入力信号に対
してＡ／Ｄ変換できる周波数帯域を広くとるためにクロ
ック信号の周波数を高くしても、コンパレータ回路手段
の入出力特性におけるヒステリシスを抑制することがで
きる。

このため、コンパレータ回路手段がちは、入力されるア
ナログ信号と基準電圧とを高精度で比較した信号を出力
信号として得ることができる。また、Ａ／Ｄ変換におけ
る直線性精度に与える悪影響を有効に回避することがで
きる。

更に、コンパレータ回路手段の後段にラッチ回路手段を
配設するようにしているので、入力されたコンパレータ
回路手段からの出方信号は、このラッチ回路手段を介し
て後段の論理回路の信号と実質的に等しい振幅で出力さ
れる。このため、この出力信号は論理回路及びクロック
信号等からくるノイズに対して十分な電圧余裕を有する
ので、後段の論理回路に確実に伝達される。

従って、本発明によれば、コンパレータ回路手段の入出
力特性におけるヒステリシスを有効に抑制し、精度よ＜
Ａ／Ｄ変換を行うことができる並列型Ａ／Ｄ変換回路を
実現することができる。

［実施例］以下、添付の図面を参照して、本発明の実施例について
具体的に説明する。・第１図は本実施例回路のブロワ°り図であ゛る。入力段
に設けられているコンパレータ回路群１は、並列接続の
ｎ個のコンパレータ回路Ｃ□、ｃ２゜Ｃ３＋　”・＋　
Ｃ１１−２；　ｃｎ−１１ｃ、から構成されている。こ
れらのｎ個のコンパレータ回路Ｃ１゜Ｃ２＋・・・、Ｃ
ｆｌの一方の入力端子にはアナログ入力信号Ｖｌが夫々
入力され、また、他方の入力端子には基準電圧■Ｒ１＋
　ＶＲ２＋　”Ｒ３＋　”’　＋　”Ｒ（ｆｌ−２１＋
ＶＲ（ｎ−１）＋　ＶＲｎが夫々入力されている。

また−１これらのｎ個の基準電圧ＶＲ１＋　■Ｒ２＋・
・・。

ＶＲｌｌには、フルスケール電圧（最大電圧Ｖ　１１−
最小電圧ＶＬ）を（ｎ−１）等分して得られた最小分解
電圧を刻みとして設けられたｎ段階の量子化レベルＶ　
Ｌｌ＋　Ｖ　Ｌ２＋　Ｖ　Ｌ３＋　”’　＋　Ｖ　Ｌ（
ｎ−２）＋ＶＬ（１１−１１，Ｖｔｆｌカ夫’？　設定
すｔ’Ｌ”Ｃイル、　但Ｌ、Ｖｏ　＝Ｖｔｔ＞　Ｖｔ２
＞　Ｖｔ３＞　・”＞　ＶＬ＋ｎ−１）＞　Ｖｔｎ＝Ｖ
してある。

そして、コンパレータ回路群１の後段には、ｎ個のコン
パレータ回路Ｃ１＋　ｃ２＋・・・ＩｃＩＩがら出力さ
れるアナログ入力信号ｖ１と各基準電圧ＶＲｔ（ｉ＝１
．２．−、ｎ）の比較結果としてのｎ個のデジタル出力
信号（論理“′ハイ”又は゛′ロー”）を夫々の入力と
するｎ個の増幅機能付きうッチ回路Ｌ１．Ｌ２　、Ｌ３
、−、Ｌｎ−２、Ｌ、−ｔ　。

Ｌ、から構成されるラッチ回路群２が配設されている。

更に、ラッチ回路群２の後段には、増幅機能付きのラッ
チ回路り、、Ｌ２．・・・＋　Ｌｌｌで夫々増幅・保持
されたデジタル出力信号を入力とするエンコーダ（論理
回路）３が配設されている。更にまた、エンコーダ３の
後段には、エンコーダ３から出力される２進化出力を入
力とする出力バッファ４が配設されている。

次に、以上のような構成を有する本実施例回路の動作に
ついて説明する。

コンパレータ回路ｃ、、Ｃ２，ｃ、、・・・。

Ｃｎ−２＋　Ｃｎ−１＋　Ｃｎはアナログ入力信号Ｖ１
と基準電圧■Ｒ１，ｖＲ２，ＶＲ３＋・・・ＩＶＲ（。

−２）。

ＶＲ（ｎ−１１＋　ＶＲｎとのレベルを夫々比較する。

そして、■１のレベル以下の基準電圧を入力するとコン
パレータ回路は論理“ハイ“′に対応するデジタル信号
を出力し、ＶＩのレベルを上回る基準電圧を入力とする
コンパレータ回路は論理゛ロー′°に対応するデジタル
信号を出力する。

ここで、コンパレータ回路Ｃ，，Ｃ２，・・・。

Ｃｎから出力される論理゛ハイ″又は゛ローパに対応す
るデジタル信号の振幅は、各コンパレータ回路における
入出力特性のヒステリシスを抑制するために、従来の回
路のものに比して小さくなっている。即ち、本実施例の
コンパレータ回路の出力信号の振幅は、後段のエンコー
ダ３における信号の振幅より小さくなっている。

そして、増幅機能付きラッチ回路り、、Ｌ２゜Ｌｇ　、
　・・・、　Ｌｎ−２’＋　Ｌｎ−ｔ　＋　Ｌｎはコン
パレータ回路Ｃ１＋　ｃ２．・・・、Ｃｎから夫々出力
される論理゛′ハイ”′又は゛ロー″に対応するデジタ
ル信号を受けて、これらの信号を夫々増幅及び保持し、
後段のエンコーダ３における信号と実質的に等しい振幅
を有するデジタル信号を夫々エンコーダ３に出力する。

エンコーダ３は増幅機能付きラッチ回路Ｌ］。

Ｌ２＋・・・＋Ｌｎから夫々出力されるｎ個のデジタル
信号を受けて、アナログ入力信号■Ｉのレベルに対応す
る所定のビットの２進化信号を形成し、この信号を次段
の出カバ・ンファ４に出力する。

第２図は上述したコンパレータ回路群１及びラッチ回路
群２における任意の１組のコンノくレータ回路及び増幅
機能付きラッチ回路の回路図である。

なお、本実施例のコンパレータ回路において、第３図に
示した従来のコンパレータ回路との同一物には同一符号
を付してその説明を省略する。

コンパレータ回路１０において、１１は初段の第１の増
幅器であり、また、１２は２段目の第１のラッチである
。本実施例回路では、第１の差動増幅器１１の負荷抵抗
Ｒ，ｌ、　Ｒ１２は、その抵抗値ｒ　＋＋、　ｒ１２（
ｒ　１ｓ＝ｒ　１□）が第３図に示した従来回路におけ
る負荷抵抗’Ｒ３１，Ｒ３□の抵抗値ｒ５．。

ｒ３２（ｒｓ１＝ｒｓｚ）に比して小さく、例えば、そ
の１／２に設定されている。このように負荷抵抗Ｒ１□
、Ｒ１□の抵抗値ｒｌｌ＋ｒｌ□を小さくすることによ
り、後述するように、アナログ入力信号’Ｖ＋に対して
Ａ／Ｄ変換できる周波数帯域を広くとるためにクロック
信号φ、７の周波数を高くしなときに、コンパレータ回
路１０の入出力特性にヒステリシスが発生することを有
効に抑制することができる。

コンパレータ回路１０の後段には増幅器機能付きラッチ
回路２０が配設されている。そして、その初段には、第
１のラッチ１２の出力信号を増幅するために、負荷抵抗
Ｒ１３，Ｒ１４及びトランジスタＱ７．Ｑ８により構成
された第２の差動増幅器２１が設けられている。負荷抵
抗Ｒ１３＋　Ｒ１４の抵抗値ｒ　１３１　ｒ　１４　（
ｒ　１３＝　ｒ　１４）は、この差動増幅器２１の出力
信号の振幅を後段のエンコーダ３における信号の振幅と
実質的に等しくするために、第１の差動増幅器１１の負
荷抵抗Ｒ１，、Ｒ１□の抵抗値ｒ　１１＋　ｒ　１□に
比して大きく、例えば、２倍に設定されている。また、
２段目には、第２の差動増幅器２１の出力を一時的に保
持するトランジスタＱ９　＋　ＱＩＯにより構成された
第２のラッチ２２が設けられている。

そして、トランジスタＱ７．Ｑ８及びトランジスタＱ　
９１　Ｑ　ｔｏの夫々の共通のエミッタ端子は、トラン
ジスタＱ１１１Ｑ１２の夫々のコレクタＧこ接続されて
いる。これらのトランジスタＱ　１ｔ　、　Ｑ　１ｚ！
！、第２の差動増幅器２１及び第２のう・ツチ２２を交
互に動作させるために、互いに逆相のクロ・ンク信号φ
、Ｔに夫々同期してオン、オフ動作をするスイッチング
用トランジスタである。

更に、トランジスタＱ１１１Ｑ１２の共通のエミ・ツタ
端子は、この回路２０に定電流１２を供給する定電流源
回路Ｉ２に接続されている。ＯＵＴ、ＯＵＴは第２のラ
ッチ２２から出力されるデジタル信号で、その振幅はエ
ンコーダ３の信号の振幅と実質的に等しい。

次に、上述のような構成を有するコンパレータ回路１０
及び増幅機能付きラッチ回路２０の動作について説明す
る。

クロック信号φ、五が夫々論理的に“ノ１イ°゛及び“
ロー”であるとき、トランジスタＱ５．Ｑ６が夫々オン
及びオフして、第１の差動増幅器１１が動作することに
より、アナログ信号ｖ１と基準電圧ＶＩとのレベル差が
増幅される。アナログ入力信号■夏のレベルが基準電圧
ＶＲより低い場合には、トランジスタＱ１のコレクタ電
位■。１はトランジスタＱ２コレクタ電位■ｃ２に比し
て高くなっている。

ここで、アナログ入力信号■Ｉに対するＡ／Ｄ変換の周
波数帯域を広くとるために、クロック信号φ、Ｔの周波
数が高く設定されている場合について考える。この場合
、クロック信号Ｔが論理的に“ローパであっても、トラ
ンジスタＱ６を完全にオフさせるということができなく
なり、トランジスタＱ４には微小な電流が流れる。この
ために、トランジスタＱ４のコレクタ電位ＶＣ２はクロ
ック信号の周波数が低い場合よりもその電位が低くなる
。しかし、従来の回路に比して負荷抵抗Ｒ１２は抵抗値
ｒ１２が小さいので、上記電位の低下の度合いは本実施
例回路では軽減されている。

前述のように、コンパレータ回路の入出力特性における
ヒステリシスは、例えば、アナログ入力信号■璽のレベ
ルが低レベルから高レベルに変化する場合には、トラン
ジスタＱ４に流れる微小電流と負荷抵抗Ｒ１２による電
圧降下に起因して生じる０本実施例回路では、負荷抵抗
Ｒ１２の抵抗値ｒ１２を小さく設定しであるので、上述
のようなヒステリシスを有効に抑制することができる。

従って、クロック信号φ、■の論理が切替って、φ及び
Ｔが夫々“ローパ及び“ハイ”に遷移し、トランジスタ
Ｑ６の駆動により第１のラッチ１２が動作する場合、こ
の第１のラッチ１２は、アナログ入力信号Ｖ重と基準電
圧■Ｒとのレベルを高精度で比較し、その比較結果に対
応する論理情報を確実に保持することができる。そして
、第１のラッチ１２はその保持した゛ハイ”又は“ロー
”に応じたデジタル信号を後段の増幅機能付きラッチ回
路２０の第２の差動増幅器２１出力する。

ここで、コンパレータ回路１０では、第１の差動増幅器
１１の負荷抵抗Ｒ，１，Ｒ，２の抵抗値ｒ１１゜ｒ１２
を小さく設定している分、第１のラッチ１２から出力さ
れるデジタル信号の振幅は小さくなっている。抵抗Ｒ１
１＋　Ｒ１２の抵抗値’　１１＋　１’　１２が従来回
路の負荷抵抗Ｒ，，，Ｒ３２の抵抗値ｒ３１＋ｒ”３２
の１／２であれば、上記出力信号の振幅は波高値で１／
２の約２００１１１ｖトなる。

コンパレータ回路１０からの出力信号の振幅が上述した
程度では、後段のエンコーダ３及びクロック信号からく
るノイズに対して電圧余裕を十分にとることができない
、このような不都合を回避するために、増幅機能付きラ
ッチ回路２０の初段に設けられている第２の差動増幅器
２１において、負荷抵抗Ｒ１３＋　Ｒ１４の抵抗値ｒ”
　１３＋　ｒ　ｔ４（ｒｔｓ＝ｒ１４）を大きく設定し
ている。この抵抗値ｒ１３゜ｒ１４は、例えば、第１の
差動増幅器１１の負荷抵抗Ｒ，，，Ｒ，２の抵抗値ｒ　
ｌｉｔ　’　１２の２倍となっている。

第２の差動増幅器２１の増幅されたデジタル信号はクロ
ック信号φ、正の論理が再度切替って、夫々“ハイ°′
及び“ロー゛′となり、トランジスタＱ１２の駆動によ
り第２のラッチ２２が動作することによりこれに保持さ
れる。しかる後に、デジタル信号ＯＵＴ、　Ｃ■τとし
て後段のエンコーダ３１に出力される。

このデジタル信号ＯＵＴ、ＯＵＴの振幅はエンコーダ３
１における信号の振幅に実質的に等しく、例えば、波高
値で約４００ｍＶである。

このように、コンパレータ回路１０の後段に増幅機能付
きラッチ回路２０を配設しているので、後段のエンコー
ダ３からくるノイズがコンパレータ回路１０に直接加わ
ることを回避することができると共に、コンパレータ回
路１０から出力される振幅が小さいデジタル信号を所望
するように増幅して後段に確実に伝達することができる
。

［発明の効果］以上、説明したように、本発明によれば、コンパレータ
回路手段から振幅レベルを低くした信号を出力すると共
に、出力信号における振幅レベルの低下を次段のラッチ
回路手段で補償するようにしているので、コンパレータ
回路手段の入出力特性におけるビステリシスを抑制する
ことができると共に、ラッチ回路手段からノイズに対し
て十分な電圧余裕を有する出力信号を得ることができる
。

従って、広周波数帯域のアナログ信号に対してＡ／Ｄ変
換における直線性精度を高く維持することができ、この
ため、高精度でＡ／Ｄ変換することができる。

【図面の簡単な説明】

第１図は本発明の実施例回路の構成を示すブロック図、
第２図は第１図に示した本発明の実施例回路におけるコ
ンパレータ回路及び増幅機能付きラッチ回路を示す回路
図、第３図は従来例におけるコンパレータ回路を示す回
路図、第４図は第３図に示したコンパレータ回路の入出
力特性におけるヒステリシスを示すグラフ図である。１；コンパレータ回路群、２；ラッチ回路群、３；エン
コーダ（論理回路）、４；出力バッファ、１０、Ｃ，乃
至Ｃｎ　；コンパレータ回路、１１；第１の差動増幅器
、１２；第１のラッチ、２ｏ；Ｌｌ乃至Ｌｆｉ　；増幅
機能付きラッチ回路、２１；第２の差動増幅回路、２２
：第２のラッチ、■！；アナログ入力信号、■□、ＶＲ
Ｉ乃至■□；基準電圧、φ、Ｔ：クロック信号、Ｒ１□
乃至Ｒ，４，Ｒ３１＋Ｒ３２：負荷抵抗、ＯＵＴ、０ｔ
ＪＴ、デジタル出力信号

Claims

【特許請求の範囲】

（１）バイポーラ集積回路で構成された並列型Ａ／Ｄ変
換回路において、アナログ信号と所定の基準電圧とを入
力しその比較結果を後段に配設された論理回路の信号よ
り小さい振幅を有する信号として出力するコンパレータ
回路手段と、前記コンパレータ回路手段の出力信号を入
力して前記論理回路の信号と実質的に等しい振幅を有す
る信号を前記論理回路手段に出力するラッチ回路手段と
を備えたことを特徴とする並列型Ａ／Ｄ変換回路。