JPH06188737A - アナログデイジタル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、アナログデイジタル変換回路におい
て、素子数が少なく、かつＳＮ比が高いアナログデイジ
タル変換回路を実現する。 【構成】基準電位の電圧勾配に対して異なる電圧勾配に
よつて分圧された分圧アナログ信号を差動増幅手段に入
力して比較すると共に、差動増幅手段より出力される同
相出力信号及び逆相出力信号のうち互いに同一の基準電
位に対する同相出力信号及び逆相出力信号を比較し、か
つ互いに隣合う基準電位に対する同相出力信号及び逆相
出力信号を比較する。これによりアナログデイジタル変
換回路に入力される入力アナログ信号の振幅は基準電位
のフルレンジに対して小さくて良くなるためＳＮ比を向
上でき、さらに基準電位を２分する仮想基準電位に対す
る比較結果も得ることができるため分解能に比してチツ
プ面積を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１３及び図１４） 発明が解決しようとする課題 課題を解決するための手段（図４及び図１０） 作用（図３及び図９） 実施例（図１〜図１２） （１）第１の実施例（図１〜図４） （１−１）抵抗分割によるフルスケール拡大の原理（図
１） （１−２）相補出力を用いた比較出力補間の原理（図２
及び図３） （１−３）実施例の全体構成（図４） （１−４）実施例の動作及び効果 （２）第２の実施例（図５〜図１０） （２−１）相補出力電流の分流による比較出力補間の原
理（図５〜図９） （２−２）実施例の全体構成（図１０） （２−３）実施例の動作及び効果 （３）他の実施例（図１１及び図１２） 発明の効果

【０００２】

【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特に並列（フラツシユ）型のアナログデイ
ジタル変換回路に適用して好適なものである。

【０００３】

【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路（以下Ａ−Ｄ変換回路という）
を用いてデイジタル信号に変換している。ところでこれ
らＡ−Ｄ変換回路の場合、使用分野及び要求される精度
や速度に応じて種々の変換方式が提案されており、特に
高速動作が要求される分野では並列型のＡ−Ｄ変換回路
が用いられている。

【０００４】ここで並列型Ａ−Ｄ変換回路は入力信号Ｖ
INをコンパレータに対して並列に入力し、その比較出力
の論理値が反転する電位を求めて２値データに変換する
ものであり、例えば８ビツト分解能を有する並列型Ａ−
Ｄ変換回路１は図１３に示すように構成されている。

【０００５】すなわち並列型Ａ−Ｄ変換回路１は２５６
個の基準抵抗Ｒ1 〜Ｒ256 を直列接続し、その両端に基
準電圧ＶＲＴ及びＶＲＢを供給することにより各基準抵
抗Ｒ1 〜Ｒ256 に２５５個の参照電圧を発生させる。そ
してこれら各参照電圧が与えられるコンパレータＣＯＭ
Ｐ（Ｃ1 〜Ｃ255 ）にアナログ入力信号ＶINを入力し、
各参照電圧との大小関係を比較するようになされている
（図１４）。

【０００６】その後Ａ−Ｄ変換回路１は、コンパレータ
回路Ｃ1 〜Ｃ255 の比較出力をアンド回路ＡＮＤ1 〜Ａ
ＮＤ255 によつて構成される微分回路２を介してエンコ
ーダ３に供給し、入力信号ＶINを８ビツトのデイジタル
データに変換するようになされている。

【０００７】

【発明が解決しようとする課題】ところが並列型のＡ−
Ｄ変換回路は高速動作を目的としたＡ−Ｄ変換回路であ
るためコンパレータの数が極めて多くなり、例えば８ビ
ツト分解能のＡ−Ｄ変換回路を並列型の変換方式によつ
て構成しようとすると約１万個もの回路素子が必要であ
つた。このためチツプ面積が大きくならざるを得なかつ
た。

【０００８】また特に高速動作を目的とするＡ−Ｄ変換
回路では動作電流を大きくすることが多いが、素子数が
多いために集積回路全体の消費電力が大きくなり数
〔Ｗ〕も必要であつた。このため消費電力が小さく、回
路面積の小さい並列型のＡ−Ｄ変換回路の実現が望まれ
ている。

【０００９】本発明は以上の点を考慮してなされたもの
で、素子数が少なくかつＳＮ比が高いアナログデイジタ
ル変換回路を提案しようとするものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、複数の抵抗手段Ｒi の直列接続よ
りなり、直列接続された複数の抵抗手段Ｒi の両端に印
加される基準電圧（ＶREFT−ＶREFB）を複数の基準電位
ＶREFiに分圧する基準抵抗列Ｒと、複数の抵抗手段ｒi
の直列接続よりなり、直列接続された複数の抵抗手段ｒ
i の一端に印加される入力アナログ信号ＶINと他端に印
加される一定電位ＶREFBとの電位差を当該複数の抵抗手
段ｒi によつて分圧し、複数の基準電位ＶREFiの電圧勾
配に対して異なる電圧勾配によつて減衰する複数の分圧
アナログ信号ＶINi に分圧する分圧抵抗列ｒと、複数の
分圧アナログ信号ＶINi と各分圧アナログ信号ＶINi に
対応する複数の基準電位ＶREFiをそれぞれ比較し、同相
出力信号及び逆相出力信号をそれぞれ出力する複数の差
動増幅手段ＡＭＰi と、互いに同一の基準電位に対する
同相出力信号と逆相出力信号を複数の基準電位ＶREFiに
ついてそれぞれ比較し、各基準電位ＶREFiに対する分圧
アナログ信号ＶINi の比較出力を出力する複数の第１の
比較手段Ｌi と、互いに異なる基準電位に対する同相出
力信号と逆相出力信号を複数の基準電位ＶREFiのうち互
いに隣合う基準電位についてそれぞれ比較し、各基準電
位ＶREFi間を２分する仮想基準電位に対する分圧アナロ
グ信号ＶINi の比較出力を出力する複数の第２の比較手
段Ｌilと、第１及び第２の比較手段Ｌi 及びＬilより入
力される比較出力に基づいて入力アナログ信号ＶINを所
定分解能のデイジタルデータに変換する符号化手段１
１、１２とを設ける。

【００１１】また本発明においては、複数の抵抗手段Ｒ
i の直列接続よりなり、直列接続された複数の抵抗手段
Ｒi の両端に印加される基準電圧（ＶREFT−ＶREFB）を
複数の基準電位ＶREFiに分圧する基準抵抗列Ｒと、複数
の抵抗手段ｒi の直列接続よりなり、直列接続された複
数の抵抗手段ｒi の一端に印加される入力アナログ信号
ＶINと他端に印加される一定電位ＶREFBとの電位差を当
該複数の抵抗手段ｒiによつて分圧し、複数の基準電位
ＶREFiの電圧勾配に対して異なる電圧勾配によつて減衰
する複数の分圧アナログ信号ＶINi に分圧する分圧抵抗
列ｒと、複数の分圧アナログ信号ＶINi と各分圧アナロ
グ信号ＶINi に対応する複数の基準電位ＶREFiをそれぞ
れ比較し、同相出力電流及び逆相出力電流をそれぞれ出
力する複数の差動増幅手段ＡＭＰi と、複数の基準電位
ＶREFiに対する同相出力電流及び逆相出力電流をそれぞ
れ複数の分流同相出力電流及び分流逆相出力電流に分流
する電流分流手段（Ｑ１２、Ｑ１３、Ｑ１３Ｎ、Ｑ１２
Ｎ、……）と、互いに隣合う基準電位に対して生成され
た複数の分流同相出力電流を所定の割合で加算して合成
同相出力電流ＩＧを生成し、又は互いに異なる基準電位
に対して生成された複数の分流逆相出力電流を所定の割
合で加算して合成逆相出力電流ＩＨを生成する電流合成
手段と、互いに同一の基準電位に対する分流同相出力電
流ＩＡと分流逆相出力電流ＩＢを複数の基準電位ＶREFi
についてそれぞれ比較し、各基準電位に対する分圧アナ
ログ信号ＶINi の比較出力を出力する複数の第１の比較
手段と、互いに異なる基準電位に対する分流同相出力信
号ＩＣと分流逆相出力信号ＩＢを複数の基準電位ＶREFi
のうち互いに隣合う基準電位についてそれぞれ比較し、
各基準電位間を２分する仮想基準電位Ｖ２に対する分圧
アナログ信号ＶINi の比較出力を出力する複数の第２の
比較手段と、複数の合成同相出力電流ＩＧと分流逆相出
力電流ＩＢ、ＩＤをそれぞれ比較し、又は複数の合成逆
相出力電流ＩＨと分流同相出力電流ＩＣ、ＩＥをそれぞ
れ比較し、各基準電位間を複数に等分する仮想基準電位
Ｖ１、Ｖ３に対する分圧アナログ信号ＶINi の比較出力
を出力する複数の第３の比較手段と、第１、第２及び第
３の比較手段より入力される比較出力に基づいて入力ア
ナログ信号ＶINi を所定分解能のデイジタルデータに変
換する符号化手段とを設ける。

【００１２】

【作用】基準電位ＶREFiの電圧勾配に対して異なる電圧
勾配によつて分圧された分圧アナログ信号ＶINi を差動
増幅手段ＡＭＰi に入力して比較すると共に、差動増幅
手段ＡＭＰi より出力される同相出力信号及び逆相出力
信号のうち互いに同一の基準電位に対する同相出力信号
及び逆相出力信号を比較し、かつ互いに隣合う基準電位
に対する同相出力信号及び逆相出力信号を比較すること
により、アナログデイジタル変換回路に入力される入力
アナログ信号ＶINの振幅を基準電位ＶREFiのフルレンジ
（ＶREFT−ＶREFB）に対して小さくできると共に、基準
電位ＶREFi間を２分する仮想基準電位に対する比較結果
を得ることができる。これにより入力アナログ信号ＶIN
をアナログデイジタル変換回路に供給する駆動回路の利
得を小さくでき、その結果ＳＮ比を向上することができ
る。また基準電位を２分する仮想基準電位に対する比較
出力も得ることができるためその分差動増幅手段の分解
能に比してチツプ面積を小さくすることができる。

【００１３】また基準電位ＶREFiの電圧勾配に対して異
なる電圧勾配によつて分圧された分圧アナログ信号ＶIN
i を差動増幅手段ＡＭＰi に入力して比較すると共に、
差動増幅段ＡＭＰi より出力される同相出力電流及び逆
相出力電流を一旦分流し、その後、分流された電流を所
定の割合で足し合わせた合成同相出力電流ＩＧと分流逆
相出力電流ＩＢ、ＩＤとを比較し、又は分流された電流
を所定の割合で足し合わせた合成逆相出力電流ＩＨと分
流同相出力電流ＩＣ、ＩＥを比較することにより、アナ
ログデイジタル変換回路に入力される入力アナログ信号
ＶINの振幅を基準電位ＶREFiのフルレンジ（ＶREFT−Ｖ
REFB）に対して小さくできると共に、基準電位間を複数
に等分する仮想基準電位に対する比較結果を得ることが
できる。これにより入力アナログ信号ＶINをアナログデ
イジタル変換回路に供給する駆動回路の利得を小さくで
き、その結果ＳＮ比を向上することができる。また基準
電位間を複数に等分する仮想基準電位に対する比較出力
も得ることができるためその分差動増幅手段の分解能に
比してチツプ面積を一段と小さくすることができる

【００１４】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１５】（１）第１の実施例 （１−１）抵抗分割によるフルスケール拡大の原理 参照電位ＶREFiの電圧勾配に対して異なる電圧勾配によ
つて入力アナログ信号ＶINを減衰し、減衰された減衰ア
ナログ信号と参照電位ＶREFiを比較することにより入力
アナログ信号ＶINのフルスケールを参照電位ＶREFiのフ
ルスケールまで拡大する。

【００１６】ここでは入力アナログ信号ＶINの電圧勾配
を参照電位の電圧勾配に対して２分の１に設定し、入力
アナログ信号ＶINのフルスケールを参照電位ＶREFiのフ
ルスケールまで２倍に拡大する場合について８ビツト分
解能を有するＡ−Ｄ変換回路を例にとつて説明する。

【００１７】図１において横軸はコンパレータの段数を
示し、縦軸に各コンパレータに入力される参照電位ＶRE
Fi及び減衰アナログ信号ＶINi の電位を示している。こ
こで２５５個のコンパレータ群の両端に位置するコンパ
レータＣ１及びＣ２５５には基準電位の最大電位ＶREFT
及び最小電位ＶREFBがそれぞれ与えられており、中間に
位置するコンパレータＣ２〜Ｃ２５４には最大電位ＶRE
FT及び最小電位ＶREFBを結ぶ実線上に一定電圧ごと並ぶ
２５３個の参照電位ＶREFiが与えられている。

【００１８】一方、入力アナログ信号ＶINは直列接続さ
れた２５６個の分圧抵抗のそれぞれによつて参照電位の
電圧勾配（図１において実線で示す）に対して半分の電
圧勾配（図１において点線で示す）で減少されて各コン
パレータＣ１〜Ｃ２５５に与えられる。このため１番目
のコンパレータＣ１に入力される減衰アナログ信号と２
５５番目のコンパレータＣ２５５に入力される減衰アナ
ログ信号には参照電位のフルスケール（すなわちＶREFT
−ＶREFB）に対して２分の１の電位差が生じることにな
る。

【００１９】従つて入力アナログ信号ＶINを参照電位の
最大値ＶREFTからフルスケールの中央値まで変化させれ
ば、すなわち参照電位のフルスケールの上半分を入力ア
ナログ信号のフルスケールとすれば、入力アナログ信号
ＶINに対して定まる一連の減衰アナログ信号と参照電位
ＶREFiとの電位の大小関係が反転するコンパレータの位
置は１番目のコンパレータＣ１から２５５番目のコンパ
レータＣ２５５まで移動する。

【００２０】これにより減衰アナログ信号の電位と参照
電位の大小関係が逆転するコンパレータＣi の位置を求
めれば入力アナログ信号ＶINをデイジタルデータに変換
することができる。このとき入力アナログ信号ＶINのフ
ルスケールは参照電位ＶREFiのフルスケールに対して２
分の１で良いため、入力アナログ信号ＶINの駆動段にか
かる負荷は小さくなり、ＳＮ比を向上できる。

【００２１】（１−２）相補出力を用いた比較出力補間
の原理 またコンパレータにおける初段の差動対の正相出力とそ
の隣りに設けられたコンパレータにおける初段の差動対
の逆相出力とを比較することにより、各参照電位を２分
する仮想電位に対する入力アナログ信号ＶINの比較出力
を得る。

【００２２】ここでは参照電位ＶREF1及びＶREF2の中間
電位である仮想電位ＶVIRTに対する入力アナログ信号Ｖ
INの比較出力を得る場合について説明する（図２）。差
動増幅器ＡＭＰ１及びＡＭＰ２は、それぞれＡ−Ｄ変換
回路を構成するコンパレータの初段の差動対をなし、一
方の入力端に入力される参照電位ＶREF1及びＶREF2と他
方の入力端に入力される入力アナログ信号ＶINを差動増
幅している。

【００２３】Ａ−Ｄ変換回路は、差動増幅器ＡＭＰ１に
おける正相出力Ｓ１と逆相出力ＩＳ１をラツチゲート１
に与えることにより比較出力を論理「Ｈ」又は論理
「Ｌ」のいずれかにラツチする一方、差動増幅器ＡＭＰ
２における正相出力Ｓ２と逆相出力ＩＳ２をラツチゲー
ト２に与えることにより比較出力を論理「Ｈ」又は論理
「Ｌ」のいずれかにラツチする（図３（Ｂ））。

【００２４】これにより参照電位ＶREF1及びＶREF2に対
する入力アナログ信号ＶINの大小を求めている。これに
加えてＡ−Ｄ変換回路は、差動増幅器ＡＭＰ１の逆相出
力ＩＳ１と差動増幅器ＡＭＰ２の正相出力Ｓ２をラツチ
ゲート３に与えることにより２つの信号の大小関係から
比較出力を論理「Ｈ」又は論理「Ｌ」のいずれかにラツ
チしてデコーダ４に出力している。

【００２５】このラツチゲート３の出力が反転するのは
図３（Ｂ）からも分かるようにラツチゲート１の出力が
反転する電位（すなわち参照電位ＶREF1）とラツチゲー
ト２の出力が反転する電位（すなわち参照電位ＶREF2）
の電位の中間の電位である。このことは図３（Ａ）に示
すように、ラツチゲート３の出力によつて参照電位ＶRE
F1及びＶREF2を２分する仮想電位ＶVERTに対する入力ア
ナログ信号ＶINの比較出力を得ることができることを意
味する。

【００２６】これにより参照電位が与えられるコンパレ
ータの初段の差動対の数は分解能より要求されるコンパ
レータの数に対して２分の１に間引くことができ、分解
能より決まるコンパレータを全て集積する場合に比して
回路面積を小型にすることができる。

【００２７】（１−３）実施例の全体構成 図４において、１０は全体としてＮビツト分解能を有す
る全並列型のＡ−Ｄ変換回路１０を示し、上述の２つの
原理を用いて入力アナログ信号ＶINをデイジタルデータ
に変換するようになされている。

【００２８】すなわちＡ−Ｄ変換回路１０は、コンパレ
ータの初段の差動対をなす差動増幅器ＡＭＰi （ｉ＝
０、１、２……ｎ）に入力信号ＶINを減衰して入力する
と共に、各差動増幅器ＡＭＰi （ｉ＝０、１、２……
ｎ）より出力される一対の差動出力と互いに隣接する差
動増幅器ＡＭＰi 及びＡＭＰi+1 （ｉ＝０、１、２……
ｎ−１）の正相出力及び逆相出力をラツチゲートＬi
（ｉ＝０、１、２……ｎ）及びＬi1（ｉ＝０、１、２…
…ｎ−１）に入力するようになされている。

【００２９】ここでＡ−Ｄ変換回路１０は、一定の電圧
勾配により低下する参照電位ＶREFi（ｉ＝０、１、２…
…ｎ）を２つの基準電位ＶREFT及びＶREFB間に接続され
たｎ個の基準抵抗Ｒi （ｉ＝０、１、２……ｎ）によつ
て発生するようになされており、この基準抵抗列Ｒには
一定電流を供給する電流源Ｉ１が接続されている。

【００３０】また入力信号ＶINを参照電位ＶREFiに対し
て異なる電圧勾配により減衰した減衰信号ＶINi （ｉ＝
０、１、２……ｎ）は２つの基準電位ＶREFT及びＶREFB
間に接続されたｎ個の分圧抵抗ｒi （ｉ＝０、１、２…
…ｎ）によつて発生するようになされており、この分圧
抵抗ｒi の抵抗値は基準抵抗Ｒi の抵抗値に対して２分
の１に設定されるようになされている。

【００３１】このとき分圧抵抗列ｒに一定電流を供給す
る電流源Ｉ２の電流値は基準抵抗列Ｒに接続される電流
源Ｉ１と同じ電流値に設定されている。これによりＡ−
Ｄ変換回路１０は、入力信号ＶINの振幅を等価的に２倍
に拡大できるようになつている。

【００３２】さらにＡ−Ｄ変換回路１０は、分圧抵抗列
ｒと基準抵抗列Ｒのそれぞれによつて発生された減衰信
号ＶINi と参照電位ＶREFiを差動増幅器ＡＭＰi に供給
し、各参照電位ＶREFiに対応する減衰信号ＶINi の差動
出力をラツチゲートＬi （ｉ＝０、１、２……ｎ）に与
えるようになされている。

【００３３】このときＡ−Ｄ変換回路１０は、隣合う２
つの差動増幅器ＡＭＰのうち参照電位が高い差動増幅器
ＡＭＰi の逆相出力と参照電位が低い差動増幅器ＡＭＰ
i+1の正相出力とをラツチゲートＬi の間に配置された
ラツチゲートＬi1（ｉ＝０、１、２……ｎ−１）に与え
るようになされている。

【００３４】これによりＡ−Ｄ変換回路１０は、減衰信
号ＶINi の参照電位に対する大小関係がどの参照電位の
間で反転し、さらにそのときの減衰信号ＶINi の電位は
参照電位をほぼ２分する仮想電位ＶVERTi （ｉ＝０、
１、２……ｎ−１）よりも上か下かを特定できる。この
ためＡ−Ｄ変換回路１０は、２ｎ＋１個のコンパレータ
が見かけ上存在するように動作する。

【００３５】Ａ−Ｄ変換回路１０は、各ラツチゲートＬ
のラツチ出力をデコーダ１１に入力すると、減衰信号Ｖ
INi の電位が参照電位ＶREFi又は仮想電位ＶVERTi に対
して最初に大きくなる電位に応じた値を出力回路１２に
出力し、出力回路１２より入力信号ＶINに応じたデイジ
タルデータを出力するようになされている。

【００３６】（１−４）実施例の動作及び効果 以上の構成において、Ａ−Ｄ変換回路１０に入力される
入力信号ＶINの電位がフルスケールの４分の３の電位に
対してわずかに大きい場合について変換動作を説明す
る。この電位は入力信号ＶINのフルスケールに対してほ
ぼ中央の電位であり、ｎ＋１個ある差動増幅器ＡＭＰの
うち中央位置の差動増幅器ＡＭＰを境に差動出力の大小
関係が反転する。

【００３７】この差動出力の関係が反転する境界位置の
参照電位をＶREFmとすると、デコーダ１１に与えられる
ラツチゲートＬ(m-1)1のラツチ出力は、減衰信号ＶINm
が互いに隣合う参照電位ＶREFm及びＶREF(m-1)のほぼ中
間に位置する仮想電位ＶVIRT(mー1) に対して高いか否か
に応じて論理値が反転する。

【００３８】従つてこのラツチゲートＬ(m-1)1のラツチ
出力を境に論理値が反転する場合には、減衰信号ＶINm
の電位はこの２つの参照電位のうち下位の参照電位ＶRE
Fmに相対的に近いことが分かる。またラツチゲートＬ(m
-1)1のラツチ出力を境に論理値が反転しない場合には、
減衰信号ＶINm の電位はこの２つの参照電位のうち上位
の参照電位ＶREF(m-1)に相対的に近い電位であることを
確定することができる。

【００３９】このようにＡ−Ｄ変換回路１０は実際には
存在しない仮想電位ＶVIRTi を参照電圧とする分解能で
入力信号ＶINをデイジタルデータに変換することができ
るため精度は一段と高くなる。

【００４０】以上の構成によれば、Ａ−Ｄ変換回路１０
は入力信号ＶINを分圧抵抗列ｒを介して減衰し、減衰さ
れた減衰信号ＶINi を差動増幅器ＡＭＰに入力して参照
電位ＶREFiと比較しているため等価的に入力信号ＶINの
振幅を２倍に拡大できる。これにより入力信号ＶINの振
幅は小さくても良くなりＳＮ比を向上することができ
る。

【００４１】またＡ−Ｄ変換回路１０は隣合う２つの差
動増幅器ＡＭＰの差動出力のうち互いに逆相の差動出力
をラツチゲートに入力してラツチすることにより、分解
能に対して素子数を大幅に減少させることができる。

【００４２】（２）第２の実施例 （２−１）相補出力電流の分流による比較出力補間の原
理 第１の実施例においては差動増幅器の差動出力をそのま
ま利用し、隣合う差動増幅器の差動出力（電圧）のうち
逆相関係にあるもの同士を比較することによつて参照電
位を２分割する仮想電位と減衰信号との比較出力を求め
たが、この実施例の場合には差動増幅器の差動電流を分
流することによつて４分割、６分割……を実現する。

【００４３】この実施例の場合、２つの参照電位間にあ
る複数の仮想電位と減衰信号ＶINiとの比較出力は、減
衰信号ＶINi 及び参照電位ＶREFiが入力される差動増幅
器ＡＭＰi の同相出力と減衰信号ＶINi 及び隣の参照電
位ＶREFi+1（＝ＶREF1＋ΔＶ）が入力される差動増幅器
ＡＭＰi+1 の同相出力を所定の割合で加え合わせた合成
電流といずれか一方の逆相出力とを比較することにより
求める。

【００４４】この原理を図５に示す２組の差動対２１及
び２２を用いて説明する。ここで差動対２１はトランジ
スタＱ１及びＱ２によつて構成され、ベースに減衰信号
ＶINi 及び参照電位ＶREF2を入力する。また差動対２２
はトランジスタＱ３及びＱ４によつて構成され、ベース
に減衰信号ＶINi 及び参照電位ＶREF1を入力するように
なされている。

【００４５】このときトランジスタＱ１、Ｑ２及びＱ
３、Ｑ４にそれぞれ流れるコレクタ電流をＩＡ、ＩＢ及
びＩＣ、ＩＤとすると、図６に示すように各コレクタ電
流ＩＡ、ＩＢ及びＩＣ、ＩＤの電流値はそれぞれ参照電
位ＶREF2及びＶREF1を境に反転する。

【００４６】従つてコレクタ電流ＩＡ及びＩＢが流れる
負荷抵抗Ｒ１及びＲ２とトランジスタＱ１及びＱ２の接
続中点に現れる出力電圧ＶＡ及びＶＢを比較器によつて
比較することにより参照電位ＶREF2に対する減衰信号Ｖ
INi の比較出力を得ることができる。

【００４７】またコレクタ電流ＩＣ及びＩＤが流れる負
荷抵抗Ｒ３及びＲ４とトランジスタＱ３及びＱ４の接続
中点に現れる出力電圧ＶＣ及びＶＤを比較器によつて比
較することにより参照電位ＶREF1に対する減衰信号ＶIN
i の比較出力を得ることができる。

【００４８】同様にコレクタ電流ＩＡ及びＩＤは参照電
位ＶREF2と参照電位ＶREF1（＝ＶREF2＋ΔＶ）との中間
電位（ＶREF2＋ΔＶ／２）を境に反転し、またコレクタ
電流ＩＢ及びＩＣは参照電位ＶREF2と参照電位ＶREF1と
の中間電位（ＶREF2＋ΔＶ／２）を境に反転するため出
力電圧ＶＡ及びＶＤあるいは出力電圧ＶＢ及びＶＣを比
較器を用いて比較すれば仮想電位（ＶREF2＋ΔＶ／２）
に対する減衰信号ＶINi の比較出力を得ることができ
る。

【００４９】この関係を用いて参照電位ＶREF2と参照電
位ＶREF1（＝ＶREF2＋ΔＶ）を４分割する仮想電位に対
する減衰信号ＶINi の比較出力を得ることを考える。こ
こではコレクタ電流ＩＡ、ＩＢ及びＩＣの３つの電流を
用いる。

【００５０】このとき差電圧とコレクタ電流との間には
差電圧が小さい範囲ではコレクタ電流が直線的に増減す
る特性があるため差動対２１及び２２の同相出力である
コレクタ電流ＩＡ及びＩＢは図７に示すようにほぼ平行
となり、差動対２１の逆相出力であるコレクタ電流ＩＣ
はほぼ直線と見なせる範囲において交差する。

【００５１】そこでコレクタ電流ＩＡとＩＣをそれぞれ
２分の１の割合によつて足し合わせた合成コレクタ電流
ＩＥ（すなわちＩＡ／２＋ＩＢ／２）を発生することが
できれば、この合成コレクタ電流ＩＥは両コレクタ電流
ＩＡ及びＩＣから等しく、かつ両コレクタ電流ＩＡ及び
ＩＢに平行な直線と表されるためコレクタ電流ＩＢと合
成コレクタ電流ＩＥは参照電位ＶREF2及びＶREF1を４分
割する仮想電位Ｖ１（＝ＶREF2＋ΔＶ／４）を境に反転
する。

【００５２】従つてコレクタ電流ＩＢにより生じる出力
電圧ＶＢと合成コレクタ電流ＩＥにより生じる出力電圧
ＶＥとを比較すれば仮想電位Ｖ１（＝ＶREF2＋ΔＶ／
４）に対する減衰信号ＶINi の比較出力を得ることがで
きる。

【００５３】同様の関係は、コレクタ電流ＩＡ、ＩＢ及
びＩＤの３つの電流についても成り立つため、コレクタ
電流ＩＢとＩＤをそれぞれ２分の１の割合によつて足し
合わせた合成コレクタ電流ＩＦ（すなわちＩＢ／２＋Ｉ
Ｄ／２）を発生し、コレクタ電流ＩＣにより生じる出力
電圧ＶＣと合成コレクタ電流ＩＦにより生じる出力電圧
ＶＦとを比較すれば仮想電位Ｖ３（＝ＶREF2＋３・ΔＶ
／４）に対する減衰信号ＶINi の比較出力を得ることが
できる（図８）。

【００５４】ところでこの合成コレクタ電流ＩＦとコレ
クタ電流ＩＣの比較により得られる仮想電位Ｖ３に対す
る減衰信号ＶINi の比較出力は、仮想電位Ｖ１に対する
減衰信号ＶINi の比較に用いた合成した合成コレクタ電
流ＩＥを用いても求めることができる。

【００５５】すなわち合成コレクタ電流ＩＥにより生じ
る出力電圧とコレクタ電流ＩＤにより生じる出力電圧を
比較すれば、図９に示すように、仮想電位Ｖ３に対する
減衰信号ＶINi の比較出力を得ることができる。

【００５６】従つてこの実施例においては、隣合う２つ
の差動対のうち一方の同相出力ＩＡ、ＩＣ（又はＩＢ、
ＩＤ）を２分の１の割合で合成した合成コレクタ電流Ｉ
Ｅ（又はＩＦ）とこの合成コレクタ電流ＩＥ（又はＩ
Ｆ）に対して逆相の関係にあるコレクタ電流ＩＢ、ＩＤ
（又ＩＡ、ＩＣ）とをそれぞれ比較することを原理とし
て参照電位ＶREF2及びＶREF1を４等分する仮想電位Ｖ
１、Ｖ２、Ｖ３に対する減衰信号ＶINi の比較出力を補
間する。

【００５７】（２−２）実施例の全体構成 この実施例の場合、Ａ−Ｄ変換回路３０は減衰信号ＶIN
i を分圧抵抗列ｒによつて減衰して差動増幅器ＡＭＰに
与え、参照電位との比較結果である差動電流を分流して
複数の電圧値を求めた後、これらをラツチゲート及びデ
コーダを介してデイジタルデータに変換する。図１０に
この原理を用いたＡ−Ｄ変換回路の４分割補間型比較回
路の基本構成を示す。

【００５８】この比較回路では参照電位ＶREF1、ＶREF2
及びＶREF3と減衰信号ＶINi との比較出力であるコレク
タ電流を１：２の電流比で分流し、その後、組み合わせ
て加算する。これにより各基準電位ＶREF1、ＶREF2及び
ＶREF3を４等分する仮想電位に対する減衰信号ＶINi の
比較出力を得るようになされている。

【００５９】コンパレータを構成する差動増幅器ＡＭＰ
２、ＡＭＰ１及びＡＭＰ０はそれぞれ同様の構成を有し
ており、差動対を構成する一方のトランジスタＱ１０、
Ｑ２０及びＱ３０に減衰信号ＶINi を入力し、他方のト
ランジスタＱ１１、Ｑ２１、Ｑ３１に参照電位ＶREF2、
ＶREF1及びＶREF0を供給する。そして各基準電位に対す
る減衰信号ＶINi の信号レベルに応じたコレクタ電流を
各差動対に引き込むようになされている。

【００６０】ここで差動対をなすトランジスタ（Ｑ１
０、Ｑ１１）、（Ｑ２０、Ｑ２１）及び（Ｑ３０、Ｑ３
１）のコレクタにはエミツタ面積の比が１：２に設定さ
れたベース接地の分流用トランジスタ（Ｑ１２、Ｑ１
３、Ｑ１３Ｎ、Ｑ１２Ｎ）、（Ｑ２２、Ｑ２３、Ｑ２２
Ｎ、Ｑ２３Ｎ）及び（Ｑ３２、Ｑ３３、Ｑ３３Ｎ、Ｑ３
２Ｎ）がそれぞれカスコード接続されており、エミツタ
面積比に応じて比較コレクタ電流を分流するようになさ
れている。

【００６１】また各差動対は隣接する差動対のうちコレ
クタ電流を３分の１に分流する分流用のトランジスタ
（Ｑ１２、Ｑ２２）、（Ｑ２３Ｎ、Ｑ３３Ｎ）のコレク
タをそれぞれ共通接続するようになされており、互いに
同相関係にある２組の分流コレクタ電流を合成して出力
電圧を得るようになされている。

【００６２】 これによりトラ
ンジスタＱ１３及びＱ２３に流れる分流コレクタ電流を
ＩＡ及びＩＣとすると、トランジスタＱ１２とＱ２２の
共通コレクタに接続される負荷抵抗Ｒ１０には分流コレ
クタ電流ＩＡ及びＩＣをそれぞれ２分の１の割合で組み
合わせてなる合成コレクタ電流ＩＧ（＝ＩＡ／２＋ＩＣ
／２）が流れる。

【００６３】また同様にトランジスタＱ２２Ｎ及びＱ３
２Ｎに流れる分流コレクタ電流をＩＤ及びＩＦとする
と、トランジスタＱ２３ＮとＱ３３Ｎの共通コレクタに
接続される負荷抵抗Ｒ２１には分流コレクタ電流ＩＤ及
びＩＦをそれぞれ２分の１の割合で組み合わせてなる合
成コレクタ電流ＩＨ（＝ＩＤ／２＋ＩＦ／２）が流れる
ことになる。

【００６４】因に各分流用のトランジスタ（Ｑ１２、Ｑ
１３、Ｑ１２Ｎ）、（Ｑ２２、Ｑ２３、Ｑ２２Ｎ）……
には同一の抵抗値を有する負荷抵抗（Ｒ１２、Ｒ１３、
Ｒ１２Ｎ）、（Ｒ２２、Ｒ２３、Ｒ２２Ｎ）……が接続
されているため、各負荷抵抗にはトランジスタのエミツ
タ面積の比に応じて分流された分流コレクタ電流及び合
成コレクタ電流の電流値に応じた出力電圧が得られる。

【００６５】この実施例の場合、参照電位ＶREF2及びＶ
REF1間の電位を４分割する仮想電位に対する比較出力は
各負荷抵抗の出力電圧を比較することにより得られる。
すなわち参照電位ＶREF2及びＶREF1に対する減衰信号Ｖ
INi の比較出力は、それぞれ負荷抵抗Ｒ１３と負荷抵抗
Ｒ１２Ｎの出力電圧の比較により、また負荷抵抗Ｒ２３
と負荷抵抗Ｒ２２Ｎの出力電圧を比較によりを得ること
ができる。

【００６６】また２つの参照電位ＶREF2及びＶREF1を２
分する仮想電位Ｖ２（＝ＶREF2＋ΔＶ／２）に対する減
衰信号ＶINi の比較出力は、負荷抵抗Ｒ１２Ｎ及びＲ２
３の出力電圧を比較することにより得ることができる。

【００６７】また参照電位ＶREF2と中間電位Ｖ２を２分
する（すなわち参照電位ＶREF2及びＶREF1間を４分割す
る）仮想電位Ｖ１（＝ＶREF2＋ΔＶ／４）に対する減衰
信号ＶINi の比較出力は、合成コレクタ電流ＩＧが流れ
る負荷抵抗Ｒ１２と分流コレクタ電流ＩＢが流れる負荷
抵抗Ｒ１３の出力電圧を比較することにより得ることが
できる。

【００６８】同様に参照電位ＶREF1と中間電位Ｖ２を２
分する（すなわち参照電位ＶREF2及びＶREF1間を４分割
する）仮想電位Ｖ３（＝ＶREF2＋３・ΔＶ／４）に対す
る減衰信号ＶINi の比較出力は、合成コレクタ電流ＩＧ
が流れる負荷抵抗Ｒ１２と分流コレクタ電流ＩＤが流れ
る負荷抵抗Ｒ２２Ｎの出力電圧を比較することにより得
ることができるようになされている。

【００６９】このように参照電位ＶREF2とＶREF1間を４
分割する仮想電位Ｖ１及びＶ３に対する減衰信号ＶINi
の比較出力は、減衰信号ＶINi に対して同相の合成コレ
クタ電流ＩＧとこれに対して逆相の関係にあるコレクタ
電流ＩＢ及びＩＤの比較により求めることができる。

【００７０】これに対して参照電位ＶREF2とＶREF1に隣
接する参照電位ＶREF1とＶREF0間を４分割する仮想電位
Ｖ１１及びＶ１３に対する減衰信号ＶINi の比較出力
は、減衰信号ＶINi に対して逆相の合成コレクタ電流Ｉ
Ｈとこれに対して逆相の関係にあるコレクタ電流ＩＣ及
びＩＥの比較により求めることができるようになされて
いる（図１１）。

【００７１】（２−３）実施例の動作及び効果 以上の構成において、Ａ−Ｄ変換回路３０に入力される
入力信号ＶINの電位が最大電位ＶREFTに対してわずかに
小さい場合について変換動作を説明する。このとき入力
信号ＶINは抵抗分割によるフルスケール拡大の原理によ
つて拡大され、差動増幅器ＡＭＰに入力される減衰信号
ＶINi と各参照電位との大小関係は参照電位ＶREF3を境
に反転するものとする。

【００７２】これにより減衰信号ＶINi は参照電位ＶRE
F3からＶREF2の間のいずれかの電位であることが分か
る。さらに減衰信号ＶINi が２つの参照電位ＶREF3から
ＶREF2を内分する４つの仮想電位Ｖ１１、Ｖ１２及びＶ
１３のいずれを境界として大小関係が反転するかは負荷
抵抗に生じる出力電圧の比較から得ることができる。

【００７３】例えば分流コレクタ電流ＩＡが流れる負荷
抵抗Ｒ１３と分流コレクタ電流ＩＢが流れる負荷抵抗Ｒ
１２Ｎの出力電圧の比較出力を境に比較出力の論理値が
反転する場合には、減衰信号ＶINi が参照電位ＶREF3に
対してわずかに大きい電位であり仮想電位Ｖ１１（図１
１における交点Ｐ１２）よりも小さい電位であることが
分かる。

【００７４】また分流コレクタ電流ＩＣが流れる負荷抵
抗Ｒ２３と分流コレクタ電流ＩＨが流れる負荷抵抗Ｒ２
３Ｎの出力電圧の比較出力を境に比較出力の論理値が反
転する場合には、減衰信号ＶINi が仮想電位Ｖ１１より
大きくかつ仮想電位Ｖ１２（図１１における交点Ｐ１
３）よりも小さい電位であることが分かる。

【００７５】同様に、減衰信号ＶINi の電位が仮想電位
Ｖ１３から仮想電位Ｖ１４（図１１における交点Ｐ１
４）の間にあることも仮想電位Ｖ１４から参照電位ＶRE
F2（図１１における交点Ｐ１５）の間にあることも判別
できる。このようにＡ−Ｄ変換回路３０は、実際に発生
される参照電位ＶREF に対して４倍の分解能によつて入
力信号ＶINをデイジタルデータに変換することができ
る。

【００７６】以上の構成によれば、Ａ−Ｄ変換回路１０
は入力信号ＶINを分圧抵抗列ｒを介して減衰し、減衰さ
れた減衰信号ＶINi を差動増幅器ＡＭＰに入力して参照
電位ＶREFiと比較しているため等価的に入力信号ＶINの
振幅を２倍に拡大できる。これにより入力信号ＶINの振
幅は小さくても良くなりＳＮ比を向上することができ
る。

【００７７】またＡ−Ｄ変換回路１０は差動電流を所定
の比に分流し、分流された電流を再合成した合成コレク
タ電流によつて生じた出力電圧を比較することにより、
分解能に対して素子数を大幅に減少させることができ
る。

【００７８】この結果、Ａ−Ｄ変換回路を内蔵する半導
体集積回路の消費電力は従来に比して削減され、チツプ
面積も小さくすることができる。

【００７９】また１０ビツト以上のフラツシユＡ−Ｄ変
換回路の実現も容易となり、高品位テレビジヨン受像器
に用いられる高精度デイジタルデイスプレイ用の信号処
理回路に好適である。

【００８０】（３）他の実施例 なお上述の実施例においては、分圧抵抗によつて減衰さ
れる入力信号ＶINの電圧勾配を各コンパレータに与えら
れる参照電圧の電圧勾配に対して２分の１に設定する場
合について述べたが、本発明はこれに限らず、分圧抵抗
による電圧勾配を参照電圧の電圧勾配に対して２分の１
より大きい値に設定する場合にも小さい値に設定する場
合にも広く適用し得る。

【００８１】また上述の実施例においては、分圧抵抗及
び基準抵抗の抵抗比を１対２とし、各抵抗列には同一の
一定電流Ｉを引き込む定電流源１１を接続する場合につ
いて述べたが、本発明はこれに限らず、分圧抵抗及び基
準抵抗の抵抗値は同一の値とし、各抵抗列に接続される
定電流源に流れる一定電流の比を１対２に設定しても良
い。

【００８２】さらに上述の実施例においては、差動増幅
器ＡＭＰの差動出力を電流の分流を用いて補間する回路
を図１０に示すように構成する場合について述べたが、
本発明はこれに限らず、図１２に示すようにトランジス
タＱ２２、Ｑ２３及びＱ２３Ｎ、Ｑ２２Ｎによつて分流
された分流コレクタ電流のうちトランジスタＱ２２及び
Ｑ２３Ｎのコレクタ電流をともに下位の差動増幅器によ
るコレクタ電流に合成するようにしても良い。

【００８３】さらに上述の実施例においては、差動増幅
器の差動出力を補間し、参照電位間を２分割又は４分割
した仮想電位に対する比較出力を求める場合について述
べたが、本発明はこれに限らず、参照電位を６分割、８
分割……する比較出力を求める場合にも広く適用し得
る。

【００８４】さらに上述の実施例においては、並列型の
Ａ−Ｄ変換回路について述べたが、本発明はこれに限ら
ず、直並列のＡ−Ｄ変換回路における最下位のアナログ
デイジタル変換処理部等、他のＡ−Ｄ変換回路に用いて
も同様の効果を得ることができる。

【００８５】

【発明の効果】上述のように本発明によれば、アナログ
デイジタル変換回路に入力する入力アナログ信号フルレ
ンジを基準電位のフルレンジに対して小さくでき、かつ
基準抵抗列によつて発生される基準電位を等分する仮想
基準電位に対する入力アナログ信号の比較出力を得るこ
とができる。これにより最下位桁の電位を小さくするこ
となくＳＮ比や解像度を向上させることができ、また解
像度に比して回路面積を小型にすることができる。

【図面の簡単な説明】

【図１】参照電位に対する減衰信号の軌跡を示す特性曲
線図である。

【図２】２分割補間の原理の説明に供するた基本回路を
示す接続図である。

【図３】相補出力を用いた２分割補間の原理を示す特性
曲線図である。

【図４】本発明によるアナログデイジタル変換回路の一
実施例を示すブロツク図である。

【図５】多分割補間の原理の説明に供する基本回路を示
す接続図である。

【図６】差動対に流れるコレクタ電流と入力信号との関
係を示す特性曲線図である。

【図７】合成コレクタ電流と分流コレクタ電流との関係
を示す特性曲線図である。

【図８】合成コレクタ電流と分流コレクタ電流との関係
を示す特性曲線図である。

【図９】合成コレクタ電流と分流コレクタ電流との関係
を示す特性曲線図である。

【図１０】本発明によるアナログデイジタル変換回路の
一実施例を示す接続図である。

【図１１】その動作の説明に供する特性曲線図である。

【図１２】他の実施例の説明に供する接続図である。

【図１３】従来の並列型Ａ−Ｄ変換回路を示す接続図で
ある。

【図１４】その動作の説明に供する特性曲線図である。

【符号の説明】

１０、３０……Ａ−Ｄ変換回路、１１……デコーダ、１
２……出力回路、ＡＭＰ……差動増幅器、Ｌ……ラツチ
ゲート、Ｉ１、Ｉ２……電流源、Ｒ……基準抵抗列、ｒ
……分圧抵抗列。

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数の抵抗手段の直列接続よりなり、直列
   接続された上記複数の抵抗手段の両端に印加される基準
   電圧を複数の基準電位に分圧する基準抵抗列と、 複数の抵抗手段の直列接続よりなり、直列接続された上
   記複数の抵抗手段の一端に印加される入力アナログ信号
   と他端に印加される一定電位との電位差を当該複数の抵
   抗手段によつて分圧し、上記複数の基準電位の電圧勾配
   に対して異なる電圧勾配によつて減衰する複数の分圧ア
   ナログ信号に分圧する分圧抵抗列と、 上記複数の分圧アナログ信号と各分圧アナログ信号に対
   応する上記複数の基準電位をそれぞれ比較し、同相出力
   信号及び逆相出力信号をそれぞれ出力する複数の差動増
   幅手段と、 互いに同一の基準電位に対する同相出力信号と逆相出力
   信号を上記複数の基準電位についてそれぞれ比較し、各
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力する複数の第１の比較手段と、 互いに異なる基準電位に対する同相出力信号と逆相出力
   信号を上記複数の基準電位のうち互いに隣合う基準電位
   についてそれぞれ比較し、各基準電位間を２分する仮想
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力する複数の第２の比較手段と、 上記第１及び第２の比較手段より入力される比較出力に
   基づいて上記入力アナログ信号を所定分解能のデイジタ
   ルデータに変換する符号化手段とを具えることを特徴と
   するアナログデイジタル変換回路。
2. 【請求項２】入力アナログ信号よりデイジタルデータへ
   の変換動作を所定ビツトづつ複数回に分けて実行する直
   並列型のアナログデイジタル変換回路において、 当該変換動作に用いられる最下位の比較部は、 複数の抵抗手段の直列接続よりなり、直列接続された上
   記複数の抵抗手段の両端に印加される基準電圧を複数の
   基準電位に分圧する基準抵抗列と、 複数の抵抗手段の直列接続よりなり、直列接続された上
   記複数の抵抗手段の一端に印加される入力アナログ信号
   と他端に印加される一定電位との電位差を当該複数の抵
   抗手段によつて分圧し、上記複数の基準電位の電圧勾配
   に対して異なる電圧勾配によつて減衰する複数の分圧ア
   ナログ信号に分圧する分圧抵抗列と、 上記複数の分圧アナログ信号と各分圧アナログ信号に対
   応する上記複数の基準電位をそれぞれ比較し、同相出力
   信号及び逆相出力信号をそれぞれ出力する複数の差動増
   幅手段と、 互いに同一の基準電位に対する同相出力信号と逆相出力
   信号を上記複数の基準電位についてそれぞれ比較し、各
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力する複数の第１の比較手段と、 互いに異なる基準電位に対する同相出力信号と逆相出力
   信号を上記複数の基準電位のうち互いに隣合う基準電位
   についてそれぞれ比較し、各基準電位間を２分する仮想
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力する複数の第２の比較手段と、 上記第１及び第２の比較手段より入力される比較出力に
   基づいて上記入力アナログ信号を所定分解能のデイジタ
   ルデータに変換する符号化手段とを具えることを特徴と
   する直並列型のアナログデイジタル変換回路。
3. 【請求項３】複数の抵抗手段の直列接続よりなり、直列
   接続された上記複数の抵抗手段の両端に印加される基準
   電圧を複数の基準電位に分圧する基準抵抗列と、 複数の抵抗手段の直列接続よりなり、直列接続された上
   記複数の抵抗手段の一端に印加される入力アナログ信号
   と他端に印加される一定電位との電位差を当該複数の抵
   抗手段によつて分圧し、上記複数の基準電位の電圧勾配
   に対して異なる電圧勾配によつて減衰する複数の分圧ア
   ナログ信号に分圧する分圧抵抗列と、 上記複数の分圧アナログ信号と各分圧アナログ信号に対
   応する上記複数の基準電位をそれぞれ比較し、同相出力
   電流及び逆相出力電流をそれぞれ出力する複数の差動増
   幅手段と、 上記複数の基準電位に対する同相出力電流及び逆相出力
   電流をそれぞれ複数の分流同相出力電流及び分流逆相出
   力電流に分流する電流分流手段と、 互いに隣合う基準電位に対して生成された複数の分流同
   相出力電流を所定の割合で加算して合成同相出力電流を
   生成し、又は互いに異なる基準電位に対して生成された
   複数の分流逆相出力電流を所定の割合で加算して合成逆
   相出力電流を生成する電流合成手段と、 互いに同一の基準電位に対する分流同相出力電流と分流
   逆相出力電流を上記複数の基準電位についてそれぞれ比
   較し、各基準電位に対する上記分圧アナログ信号の比較
   出力を出力する複数の第１の比較手段と、 互いに異なる基準電位に対する分流同相出力信号と分流
   逆相出力信号を上記複数の基準電位のうち互いに隣合う
   基準電位についてそれぞれ比較し、各基準電位間を２分
   する仮想基準電位に対する上記分圧アナログ信号の比較
   出力を出力する複数の第２の比較手段と、 上記複数の合成同相出力電流と上記分流逆相出力電流を
   それぞれ比較し、又は上記複数の合成逆相出力電流と上
   記分流同相出力電流をそれぞれ比較し、各基準電位間を
   複数に等分する仮想基準電位に対する上記分圧アナログ
   信号の比較出力を出力する複数の第３の比較手段と、 上記第１、第２及び第３の比較手段より入力される比較
   出力に基づいて上記入力アナログ信号を所定分解能のデ
   イジタルデータに変換する符号化手段とを具えることを
   特徴とするアナログデイジタル変換回路。
4. 【請求項４】入力アナログ信号よりデイジタルデータへ
   の変換動作を所定ビツトづつ複数回に分けて実行する直
   並列型のアナログデイジタル変換回路において、 当該変換動作に用いられる最下位の比較部は、 複数の抵抗手段の直列接続よりなり、直列接続された上
   記複数の抵抗手段の両端に印加される基準電圧を複数の
   基準電位に分圧する基準抵抗列と、 複数の抵抗手段の直列接続よりなり、直列接続された上
   記複数の抵抗手段の一端に印加される入力アナログ信号
   と他端に印加される一定電位との電位差を当該複数の抵
   抗手段によつて分圧し、上記複数の基準電位の電圧勾配
   に対して異なる電圧勾配によつて減衰する複数の分圧ア
   ナログ信号に分圧する分圧抵抗列と、 上記複数の分圧アナログ信号と各分圧アナログ信号に対
   応する上記複数の基準電位をそれぞれ比較し、同相出力
   電流及び逆相出力電流をそれぞれ出力する複数の差動増
   幅手段と、 上記複数の基準電位に対する同相出力電流及び逆相出力
   電流をそれぞれ複数の分流同相出力電流及び分流逆相出
   力電流に分流する電流分流手段と、 互いに隣合う基準電位に対して生成された複数の分流同
   相出力電流を所定の割合で加算して合成同相出力電流を
   生成し、又は互いに異なる基準電位に対して生成された
   複数の分流逆相出力電流を所定の割合で加算して合成逆
   相出力電流を生成する電流合成手段と、 互いに同一の基準電位に対する分流同相出力電流と分流
   逆相出力電流を上記複数の基準電位についてそれぞれ比
   較し、各基準電位に対する上記分圧アナログ信号の比較
   出力を出力する複数の第１の比較手段と、 互いに異なる基準電位に対する分流同相出力信号と分流
   逆相出力信号を上記複数の基準電位のうち互いに隣合う
   基準電位についてそれぞれ比較し、各基準電位間を２分
   する仮想基準電位に対する上記分圧アナログ信号の比較
   出力を出力する複数の第２の比較手段と、 上記複数の合成同相出力電流と上記分流逆相出力電流を
   それぞれ比較し、又は上記複数の合成逆相出力電流と上
   記分流同相出力電流をそれぞれ比較し、各基準電位間を
   複数に等分する仮想基準電位に対する上記分圧アナログ
   信号の比較出力を出力する複数の第３の比較手段と、 上記第１、第２及び第３の比較手段より入力される比較
   出力に基づいて上記入力アナログ信号を所定分解能のデ
   イジタルデータに変換する符号化手段とを具えることを
   特徴とする直並列型のアナログデイジタル変換回路。
5. 【請求項５】上記複数の分圧アナログ信号の電圧勾配
   は、上記複数の基準電位の電圧勾配に対して２分の１に
   設定されることを特徴とする請求項１又は請求項３に記
   載のアナログデイジタル変換回路。
6. 【請求項６】上記複数の分圧アナログ信号の電圧勾配
   は、上記複数の基準電位の電圧勾配に対して２分の１に
   設定されることを特徴とする請求項２又は請求項４に記
   載の直並列型のアナログデイジタル変換回路。
7. 【請求項７】上記分流手段は、上記同相出力電流をそれ
   ぞれ１対２の電流比を有する第１及び第２の分流同相出
   力電流に分流すると共に、上記逆相出力電流をそれぞれ
   １対２の電流比を有する第１及び第２の分流逆相出力電
   流に分流し、 上記電流合成手段は、互いに隣合う基準電位について当
   該隣合う基準電位の第１の分流同相出力電流をそれぞれ
   加算して合成同相出力電流を生成すると共に、互いに隣
   合う基準電位について当該隣合う基準電位の第１の分流
   逆相出力電流をそれぞれ加算して合成逆相出力電流を生
   成し、 上記第１の比較手段は、互いに同一の基準電位に対する
   上記第２の分流同相出力電流と上記第２の分流逆相出力
   電流を上記複数の基準電位についてそれぞれ比較し、各
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力し、 上記第２の比較手段は、互いに異なる基準電位に対する
   上記第２の分流同相出力信号と上記第２の分流逆相出力
   信号を上記複数の基準電位のうち互いに隣合う基準電位
   についてそれぞれ比較し、各基準電位間を２分する仮想
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力し、 上記第３の比較手段は、隣合う基準電位に対する一対の
   上記第２の分流逆相出力電流と上記合成同相出力電流と
   をそれぞれ比較し、又は隣合う基準信号に対する一対の
   上記第２の分流同相出力電流と上記合成逆相出力電流と
   をそれぞれ比較し、各基準電位間を４等分する仮想基準
   電位に対する上記分圧アナログ信号の比較出力を出力す
   ることを特徴とする請求項３に記載のアナログデイジタ
   ル変換回路。
8. 【請求項８】上記分流手段は、上記同相出力電流をそれ
   ぞれ１対２の電流比を有する第１及び第２の分流同相出
   力電流に分流すると共に、上記逆相出力電流をそれぞれ
   １対２の電流比を有する第１及び第２の分流逆相出力電
   流に分流し、 上記電流合成手段は、互いに隣合う基準電位について当
   該隣合う基準電位の第１の分流同相出力電流をそれぞれ
   加算して合成同相出力電流を生成すると共に、互いに隣
   合う基準電位について当該隣合う基準電位の第１の分流
   逆相出力電流をそれぞれ加算して合成逆相出力電流を生
   成し、 上記第１の比較手段は、互いに同一の基準電位に対する
   上記第２の分流同相出力電流と上記第２の分流逆相出力
   電流を上記複数の基準電位についてそれぞれ比較し、各
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力し、 上記第２の比較手段は、互いに異なる基準電位に対する
   上記第２の分流同相出力信号と上記第２の分流逆相出力
   信号を上記複数の基準電位のうち互いに隣合う基準電位
   についてそれぞれ比較し、各基準電位間を２分する仮想
   基準電位に対する上記分圧アナログ信号の比較出力を出
   力し、 上記第３の比較手段は、隣合う基準電位に対する一対の
   上記第２の分流逆相出力電流と上記合成同相出力電流と
   をそれぞれ比較し、又は隣合う基準信号に対する一対の
   上記第２の分流同相出力電流と上記合成逆相出力電流と
   をそれぞれ比較し、各基準電位間を４等分する仮想基準
   電位に対する上記分圧アナログ信号の比較出力を出力す
   ることを特徴とする請求項４に記載の直並列型のアナロ
   グデイジタル変換回路。