JPH06204874A - アナログデイジタル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、アナログデイジタル変換回路におい
て、簡略な構成の上位比較部を有する直並列型アナログ
デイジタル変換回路を実現する。 【構成】上位比較部においてアナログ信号と第１の参照
電圧レベルを比較し、その比較出力のうち互いに異なる
参照電圧レベルに対して求められた同相出力信号と逆相
出力信号を比較して実際に発生される第１の参照電圧レ
ベルの中間電圧に対する比較出力を補間によつて求めて
下位比較部に供給される第２の参照電圧レベルを切り換
える。その後、直列接続された複数の抵抗手段によつて
抵抗分割されたアナログ信号と第１の参照電圧レベルと
比較することにより上位比較部を小さくし、直並列型ア
ナログデイジタル変換回路の回路面積を分解能に比して
一段と小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１０） 発明が解決しようとする課題 課題を解決するための手段（図８） 作用 実施例（図１〜図９） （１）第１の実施例（図１〜図８） （１−１）抵抗分割によるフルスケール拡大の原理（図
１） （１−２）相補出力を用いた比較出力の２分割補間の原
理（図２及び図３） （１−３）相補出力を用いた比較出力の４分割補間の原
理（図４〜図７） （１−４）直並列型Ａ−Ｄ変換回路による変換処理（図
８） （２）他の実施例（図９） 発明の効果

【０００２】

【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特に直並列型のアナログデイジタル変換回
路に適用して好適なものである。

【０００３】

【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路（以下Ａ−Ｄ変換回路という）
を用いてデイジタルデータに変換するのが一般的であ
り、適用分野や要求される精度、速度等に応じて種々の
変換方式が考えられている。

【０００４】なかでも高速動作や高い精度が要求される
場合には、並列（フラツシユ）型のＡ−Ｄ変換回路や直
並列（サブレンジング）型のＡ−Ｄ変換回路が一般に用
いられており、特に直並列型Ａ−Ｄ変換回路の場合には
並列型のＡ−Ｄ変換回路に比して素子数を大幅に少なく
することができるという利点を有している。

【０００５】ここでは説明を簡単にするため、上位及び
下位の分解能をそれぞれ２ビツトとする４ビツト直並列
型Ａ−Ｄ変換回路１について説明する（図１０）。この
直並列型Ａ−Ｄ変換回路１は、基準電圧（ＶREFT及びＶ
REFB）間に直列接続された１６個の抵抗によつて基準電
圧を４つの電圧範囲に分割する３組の参照電圧Ｖ１、Ｖ
２及びＶ３を発生し、上位コンパレータ群２によつて入
力信号ＶINが３組の参照電圧に比して大きいか否かを最
初に比較するもので、各参照電圧に対する正相比較出力
と逆相比較出力をアンド回路３に供給することによつて
上位出力データＤ１、Ｄ２を生成するようになされてい
る。

【０００６】直並列型Ａ−Ｄ変換回路１は、この電圧範
囲に対応する下位コンパレータの電流源にバイアス電圧
を供給して下位コンパレータ群Ｃ１〜Ｃ１２の中から３
組の下位コンパレータを選択し、選択された３組の下位
コンパレータにおいて各電圧範囲を４等分する３組の参
照電圧と入力信号ＶINをそれぞれ比較するようになされ
ている。そして共通負荷抵抗より取り出される比較出力
を共通比較器４Ａ、４Ｂ、４Ｃに供給し、その正相比較
出力と逆相比較出力をバツフアアンプを介してアンド回
路４に供給することによつて下位出力データＤ３、Ｄ４
を生成するようになされている。

【０００７】

【発明が解決しようとする課題】ところで上位及び下位
のコンパレータの数は図１０からも分かるように、上位
及び下位の分解能（すなわちｍビツト及びｎビツト）に
よつて定まり、それぞれ２のｍ乗−１個及び２のｎ乗−
１個必要である。特に上位のコンパレータは上下の基準
電位を大分類するのに使用されるため下位のコンパレー
タの数に対して一般に少なくて良い。

【０００８】しかしこの上位のコンパレータは一定の回
路面積を配線上要するため、配線が容易で、またコンパ
レータの数の少ないものが回路面積も小さくために望ま
れている。

【０００９】本発明は以上の点を考慮してなされたもの
で、従来に比して素子数の少ない、また配線に有利な上
位コンパレータを有する直並列型のアナログデイジタル
変換回路を提案しようとするものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、アナログ信号ＶINよりデイジタル
データへの変換動作を上位ビツトと下位ビツトの２ステ
ツプに分けて実行する直並列型のアナログデイジタル変
換回路において、アナログ信号ＶINと複数の第１の参照
電圧レベルＶREFT、ＶREFBを比較して上位ビツトを求め
る上位比較部１１、１３は、複数の第１の参照電圧レベ
ルＶREFT、ＶREFBのそれぞれについて、当該第１の参照
電圧レベルとアナログ信号ＶINを比較して一対の同相出
力信号及び逆相出力信号を求め、それぞれ求められた複
数の同相出力信号及び逆相出力信号のうち、互いに異な
る参照電圧レベルに対して求められた同相出力信号と逆
相出力信号を比較して複数の第１の参照電圧レベルＶRE
FT、ＶREFBをそれぞれ２分する仮想参照電圧レベルＶ２
に対する比較出力を求め、複数の第１の参照電圧レベル
ＶREFT、ＶREFBに加えて仮想参照電圧レベルＶ２に対す
る比較出力によつてアナログ信号ＶINを上位ビツトに変
換し、上位比較部１１、１３の比較結果に基づいて設定
された複数の第２の参照電圧レベルＶREFi〜ＶREFi+2と
アナログ信号ＶINを比較して下位ビツトを求める下位比
較部Ｃi 〜Ｃi+2 、１４は、直列接続された複数の抵抗
手段ｒによつて複数の第２の参照電圧レベルＶREFi〜Ｖ
REFi+2の電圧勾配に対して異なる電圧勾配によつて抵抗
分割されたアナログ信号ＶINと複数の第２の参照電圧レ
ベルＶREFi〜ＶREFi+2のを比較してアナログ信号ＶINを
下位ビツトに変換する。

【００１１】また本発明においては、アナログ信号ＶIN
よりデイジタルデータへの変換動作を上位ビツトと下位
ビツトの２ステツプに分けて実行する直並列型のアナロ
グデイジタル変換回路において、アナログ信号ＶINと複
数の第１の参照電圧レベルＶREFT、ＶREFBを比較して上
位ビツトを求める上位比較部１１、１３は、複数の第１
の参照電圧レベルＶREFT、ＶREFBのそれぞれについて、
当該第１の参照電圧レベルとアナログ信号ＶINを比較し
て一対の同相出力信号及び逆相出力信号を求めた後、当
該同相出力信号及び逆相出力信号をそれぞれ所定の割合
によつて分流することにより複数の同相分流信号及び逆
相分流信号を生成し、当該複数の同相分流信号及び逆相
分流信号のうち互いに異なる参照電圧レベルについて生
成された同相分流信号及び逆相分流信号を所定の割合で
加算することにより同相合成信号及び逆相合成信号を生
成し、複数の同相分流信号と逆相合成信号又は複数の逆
相分流信号と同相合成信号を比較して複数の第１の参照
電圧レベルＶREFT、ＶREFBをそれぞれ所定の割合で分割
する仮想参照電圧レベルＶ１、Ｖ２、Ｖ３に対する比較
出力を求め、複数の第１の参照電圧レベルＶREFT、ＶRE
FBに加えて仮想参照電圧レベルＶ１、Ｖ２、Ｖ３に対す
る比較出力によつてアナログ信号ＶINを上位ビツトに変
換し、上位比較部１１、１３の比較結果に基づいて設定
された複数の第２の参照電圧レベルＶREFi〜ＶREFi+2と
アナログ信号ＶINを比較して下位ビツトを求める下位比
較部Ｃi 〜Ｃi+2 は、直列接続された複数の抵抗手段ｒ
によつて複数の第２の参照電圧レベルＶREFi〜ＶREFi+2
の電圧勾配に対して異なる電圧勾配によつて抵抗分割さ
れたアナログ信号ＶINと複数の第２の参照電圧レベルＶ
REFi〜ＶREFi+2を比較してアナログ信号ＶINを下位ビツ
トに変換する。

【００１２】

【作用】アナログ信号ＶiNを上位比較部１１、１３に入
力して第１の参照電圧レベルＶREFT、ＶREFBと比較す
る。続いてその比較出力である一対の同相出力信号及び
逆相出力信号のうち互いに異なる参照電圧レベルに対し
て求められた同相出力信号と逆相出力信号を比較するこ
とにより、仮想参照電圧レベルＶ２に対する比較出力を
補間によつて求め、得られた比較結果によつて下位比較
部Ｃi 〜Ｃi+2 、１４に与えられる第２の参照電圧レベ
ルＶREFi〜ＶREFi+2を設定する。その後、直列接続され
た複数の抵抗手段ｒによつてアナログ信号ＶINを抵抗分
割されたアナログ信号ＶINと第２の参照電圧レベルＶRE
Fi〜ＶREFi+2を比較する。

【００１３】またアナログ信号ＶiNを上位比較部１１、
１３に入力して第１の参照電圧レベルＶREFT、ＶREFBと
比較する。続いてその比較出力である一対の同相出力信
号及び逆相出力信号を複数に分流して複数の同相分流信
号及び逆相分流信号を生成する。これと共に互いに異な
る参照電圧レベルについて生成された同相分流信号及び
逆相分流信号を所定の割合で加算することにより同相合
成信号及び逆相合成信号を生成し、生成された複数の同
相分流信号と逆相合成信号を比較する又は複数の逆相分
流信号と同相合成信号を比較することにより複数の仮想
参照電圧レベルＶ１、Ｖ２、Ｖ３に対する比較出力を補
間によつて求め、る一対の同相出力信号及び逆相出力信
号のうち互いに異なる参照電圧レベルに対して求められ
た同相出力信号と逆相出力信号を比較することにより、
得られた比較結果によつて下位比較部Ｃi 〜Ｃi+2 、１
４に与えられる第２の参照電圧レベルＶREFi〜ＶREFi+2
を設定する。その後、直列接続された複数の抵抗手段ｒ
によつてアナログ信号ＶINを抵抗分割されたアナログ信
号ＶINと第２の参照電圧レベルＶREFi〜ＶREFi+2を比較
する。これにより上位比較部を構成する素子数を従来に
比して格段的に低減することができ、直並列型のアナロ
グデイジタル変換回路の回路面積を一段と小さくするこ
とができる。

【００１４】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１５】（１）実施例の全体構成 （１−１）抵抗分割によるフルスケール拡大の原理 この実施例では本項及び次項以降に分けて説明する２つ
の原理を用いており、本項では減衰アナログ信号Ｖｉの
電圧勾配を参照電位ＶREF の電圧勾配に対して異なる傾
きに設定することにより入力アナログ信号ＶINのフルス
ケールを参照電位ＶREF のフルスケールまで拡大するこ
とを下位コンパレータ群が８ビツトの分解能を有すると
して説明する。

【００１６】図１において横軸はコンパレータの段数を
示し、縦軸に各コンパレータに入力される参照電位ＶRE
F 及び減衰アナログ信号ＶINi の電位を示している。こ
こで２５５個のコンパレータ群の両端に位置するコンパ
レータＣ１及びＣ２５５には基準電位の最大電位ＶREFT
及び最小電位ＶREFBがそれぞれ与えられており、中間に
位置するコンパレータＣ２〜Ｃ２５４には最大電位ＶRE
FT及び最小電位ＶREFBを結ぶ実線上に一定電圧ごと並ぶ
２５３個の参照電位ＶREFiが与えられている。

【００１７】一方、入力アナログ信号ＶINは直列接続さ
れた２５６個の分圧抵抗のそれぞれによつて参照電位の
電圧勾配（図１において実線で示す）に対して半分の電
圧勾配（図１において点線で示す）で減少されて各コン
パレータＣ１〜Ｃ２５５に与えられる。このため１番目
のコンパレータＣ１と２５５番目のコンパレータＣ２５
５には参照電位のフルスケール（すなわちＶREFT−ＶRE
FB）に対して２分の１の電位差が生じることになる。

【００１８】従つて入力アナログ信号ＶINを参照電位の
最大値ＶREFTからフルスケールの中央値まで変化させれ
ば、すなわち参照電位のフルスケールの上半分を入力ア
ナログ信号のフルスケールとすれば、入力アナログ信号
ＶINに対して定まる一連の減衰アナログ信号と参照電位
ＶREFiとの電位の大小関係が反転するコンパレータの位
置は１番目のコンパレータＣ１から２５５番目のコンパ
レータＣ２５５まで移動する。

【００１９】これにより減衰アナログ信号の電位と参照
電位の大小関係が逆転するコンパレータＣi の位置を求
めれば入力アナログ信号ＶINをデイジタルデータに変換
することができる。このとき入力アナログ信号ＶINのフ
ルスケールは参照電位ＶREF のフルスケールに対して２
分の１で良いため、入力アナログ信号ＶINの駆動段にか
かる負荷は小さくなり、ＳＮ比を向上できる。

【００２０】（１−２）相補出力を用いた比較出力の２
分割補間の原理 また本項では、上位コンパレータを構成する１つのコン
パレータの正相出力とその隣りに設けられた別のコンパ
レータの逆相出力とを比較することにより、基準電位Ｖ
REFT及びＶREFBを２分する仮想電位に対する入力アナロ
グ信号ＶINの比較出力を求める原理について説明する
（図２）。

【００２１】ここではコンパレータに入力される基準電
位をそれぞれＶREFT及びＶREFBとし、その中間電位であ
る仮想電位をＶ２とする。コンパレータＣ１は参照電位
ＶREFTと入力アナログ信号ＶINを差動増幅してその正相
出力Ｓ１と逆相出力ＩＳ１をラツチゲート１に与え、比
較出力を論理「Ｈ」又は論理「Ｌ」のいずれかにラツチ
する。一方、コンパレータＣ２は参照電圧ＶREF2と入力
アナログ信号ＶINを差動増幅してその正相出力Ｓ２と逆
相出力ＩＳ２をラツチゲート２に与え、比較出力を論理
「Ｈ」又は論理「Ｌ」のいずれかにラツチする（図３
（Ｂ））。

【００２２】これにより基準電位ＶREFT及びＶREFBに対
する入力アナログ信号ＶINの大小を求めている。これに
加えてコンパレータＣ１の逆相出力ＩＳ１とコンパレー
タＣ２の正相出力Ｓ２をラツチゲート３に与えることに
より２つの信号の大小関係から比較出力を論理「Ｈ」又
は論理「Ｌ」のいずれかにラツチしてデコーダ４に出力
する。

【００２３】このときラツチゲート３の出力が反転する
のは図３（Ｂ）からも分かるようにラツチゲート１の出
力が反転する電位（すなわち参照電位ＶREF1）とラツチ
ゲート２の出力が反転する電位（すなわち参照電位ＶRE
F2）の電位の中間の電位である。このことは図３（Ａ）
に示すように、ラツチゲート３の出力によつて参照電位
ＶREFT及びＶREFBを２分する仮想電位Ｖ２に対する入力
アナログ信号ＶINの比較出力を得ることができることを
意味する。

【００２４】従つて上位２ビツトの分解能が要求される
上位コンパレータにこの原理を用いれば、従来３個必要
であつた上位コンパレータの初段のコンパレータの数を
３個から２個に削減することができる。

【００２５】（１−３）相補出力を用いた比較出力の４
分割補間の原理 前項においては２つのコンパレータの差動出力のうち逆
相関係にあるもの同士を比較することによつて参照電位
を２等分する仮想電位Ｖ２と入力アナログ信号ＶINとの
比較出力を求める場合について説明したが、ここでは図
４に示すようにコンパレータＣ１、Ｃ２、Ｃ３の出力電
流を一旦分流し、その後所定の割合で合成することによ
つて４分割、６分割……する仮想電位に対する比較出力
を実現する方法について説明する。

【００２６】この項では与えられた参照電位ＶREFT及び
ＶREFBを４分割する仮想電位に対する入力信号ＶINの比
較出力の生成方法について説明する。各コンパレータＣ
１（Ｑ１０、Ｑ１１）、Ｃ２（Ｑ２０、Ｑ２１）の一対
の入力端にはそれぞれ参照電位ＶREF1、ＶREF2と入力ア
ナログ信号ＶINが与えられており、例えばコンパレータ
Ｃ１を例にとると、そのコレクタ電流を１：２の面積比
を有するトランジスタＱ１２、Ｑ１３とＱ１３Ｎ、Ｑ１
２Ｎによつて１：２の電流比に分流する。

【００２７】このときコンパレータＣ１のトランジスタ
Ｑ１３、Ｑ１２Ｎに流れるコレクタ電流をＩＡ、ＩＢと
し、コンパレータＣ２のトランジスタＱ２３、Ｑ２２Ｎ
に流れるコレクタ電流をＩＣ、ＩＤとする。この４つの
コレクタ電流ＩＡとＩＢ、ＩＣとＩＤは、図５にも示す
ように、参照電位ＶREF1びＶREF2（＝ＶREF1＋ΔＶ）を
境にそれぞれ出力関係が逆転し、またコレクタ電流ＩＡ
とＩＤ、ＩＢとＩＣは２つの参照電位を２分する中間電
位Ｖ２（＝ＶREF1＋ΔＶ／２）を境に出力関係が逆転す
る。

【００２８】従つてこの２つの組み合わせについて出力
電圧を比較すれば、入力信号ＶINと参照電位ＶREF1、Ｖ
REF2との大小関係、また入力信号ＶINと中間電位Ｖ２と
の大小関係を求めることができる。一方、参照電位ＶRE
F1と参照電位ＶREF2を４分割する仮想電位に対する入力
信号ＶINとの比較出力については次に説明する。ここで
はコレクタ電流ＩＡ、ＩＢ及びＩＣの３つの電流を用い
る。

【００２９】このとき差電圧とコレクタ電流との間には
差電圧が小さい範囲ではコレクタ電流が直線的に増減す
る特性があるためコンパレータＣ１及びＣ２の同相出力
であるコレクタ電流ＩＡ及びＩＣは図６に示すようにほ
ぼ平行となり、コンパレータＣ１の逆相出力であるコレ
クタ電流ＩＢはほぼ直線と見なせる範囲において交差す
る。

【００３０】そこでコレクタ電流ＩＡとＩＣをそれぞれ
２分の１の割合によつて足し合わせて合成コレクタ電流
ＩＥ（すなわちＩＡ／２＋ＩＢ／２）を生成すれば、こ
の合成コレクタ電流ＩＥは両コレクタ電流ＩＡ及びＩＣ
から等しく、かつ両コレクタ電流ＩＡ及びＩＢに平行な
直線と表されるためコレクタ電流ＩＢと合成コレクタ電
流ＩＥは参照電位ＶREF1と中間電位Ｖ２を２分する電
位、すなわち参照電位ＶREF1とＶREF2を４分割する仮想
電位Ｖ１（＝ＶREF1＋ΔＶ／４）を境に反転する。

【００３１】従つてコレクタ電流ＩＢにより生じる出力
電圧と合成コレクタ電流ＩＥにより生じる出力電圧とを
比較すれば仮想電位Ｖ１（＝ＶREF1＋ΔＶ／４）に対す
る比較出力を得ることができる。同様の関係は、コレク
タ電流ＩＢ、ＩＤ及びＩＣの３つの電流についても成り
立つため、コレクタ電流ＩＢとＩＤをそれぞれ２分の１
の割合によつて足し合わせた合成コレクタ電流ＩＦ（す
なわちＩＢ／２＋ＩＤ／２）を発生し、コレクタ電流Ｉ
Ｃにより生じる出力電圧と合成コレクタ電流ＩＦにより
生じる出力電圧とを比較すれば仮想電位Ｖ３（＝ＶREF1
＋３・ΔＶ／４）に対する比較出力を得ることができる
（図７）。

【００３２】このように隣合う２つのコンパレータのう
ち一方の同相出力ＩＡ、ＩＣ（又はＩＢ、ＩＤ）を２分
の１の割合で合成した合成コレクタ電流ＩＥ（又はＩ
Ｆ）とこの合成コレクタ電流ＩＥ（又はＩＦ）に対して
逆相の関係にあるコレクタ電流ＩＢ、ＩＤ（又ＩＡ、Ｉ
Ｃ）とをそれぞれ比較することにより参照電位ＶREF1及
びＶREF2を４等分する仮想電位Ｖ１、Ｖ２、Ｖ３に対す
る比較出力を得ることができる。

【００３３】（１−４）直並列型Ａ−Ｄ変換回路による
変換処理 以上の原理を上位コンパレータに用いた直並列型Ａ−Ｄ
変換回路を図１０との対応部分に同一符号を付して示す
図８において示す。図８において１０は全体として直並
列のＡ−Ｄ変換回路を示し、入力端子と最下位電位ＶRE
FB間を分圧抵抗列ｒ（ｒ１、ｒ２、……ｒ１６）及び電
流源Ｉ１によつて接続し、分圧抵抗列を構成する各抵抗
の接続終端より入力アナログ信号ＶINを所定比に分圧し
て取り出すようになされている。

【００３４】まずＡ−Ｄ変換回路１０は、入力信号ＶIN
と基準電位ＶREFTとＶREFBとを上位コンパレータ１１に
入力し、先に説明した相補出力を用いた２分割補間を用
いて２つの基準電位ＶREFB及びＶREFBに対する比較出力
とこれを２分する中間電位Ｖ２（従来例における参照電
圧ＶＵ２）に対する比較出力を求め、これを出力合成回
路１２及びスイツチ回路１３に出力する。

【００３５】スイツチ回路１３は、この３組の比較出力
より入力信号ＶINの電位が２つの基準電位ＶREFT及びＶ
REFBを等分する４つの電圧範囲のうちのどの範囲に属す
るか求め、４列に分けて配置された１２組の下位コンパ
レータのうち同じ列上に並ぶ３組の下位コンパレータの
対応する下位コンパレータＣｉ〜Ｃｉ＋２（ｉ＝１、
４、７又は１０）の電流源にバイアス電流Ｉ１、Ｉ２、
Ｉ３及びＩ４を出力する。

【００３６】これによりＡ−Ｄ変換回路は、選択された
３組の下位コンパレータＣｉ〜Ｃｉ＋２（ｉ＝１、４、
７又は１０）について、対応する減衰アナログ信号ＶＩ
ｉ〜ＶＩｉ＋２（ｉ＝１、４、７又は１０）と参照電圧
ＶREFi〜ＶREFi+2（ｉ＝１、４、７又は１０）との比較
動作に移る。

【００３７】ここで参照電圧ＶREFiは、２つの基準電圧
ＶREFTとＶREFBとの間に接続された基準抵抗列Ｒ（Ｒ
１、Ｒ２、……Ｒ１６）の各基準抵抗Ｒｉの接続終端よ
り与えられる電圧である。そして基準抵抗列Ｒと基準電
圧ＶREFBとの間に接続される電流源Ｉ２の電流値は電流
源Ｉ１と同一に設定されており、各基準抵抗Ｒｉの抵抗
値は各分圧抵抗ｒｉの抵抗値に対して２倍に設定されて
いる。

【００３８】従つて下位コンパレータＣｉ〜Ｃｉ＋２
（ｉ＝１、４、７又は１０）に入力される減衰アナログ
信号Ｖｉ〜Ｖｉ＋２（ｉ＝１、４、７又は１０）は、第
１の項で説明したように参照電圧の電圧勾配に対して２
分の１の電圧勾配で減衰される。すなわち入力アナログ
信号ＶINが等価的に２倍に拡大されて入力される。

【００３９】Ａ−Ｄ変換回路１０は、この比較出力を下
位エンコーダ１４によつて２値データに変換し、この比
較結果を先に得られた上位の比較結果と出力合成回路１
２において合成し、デイジタルデータとして出力する。

【００４０】以上の構成によれば、Ａ−Ｄ変換回路１０
は入力信号ＶINを分圧抵抗列ｒを介して減衰し、減衰さ
れた減衰信号ＶINi と各参照電圧との比較することによ
り等価的に拡大された入力信号ＶINの参照電圧に対する
比較ができ、ＳＮ比を従来に比して向上することができ
る。また上位のコンパレータを２分割補間したことによ
り上位のコンパレータの数を削減でき、その結果、上位
のコンパレータの配置を簡易な配置にすることができ
る。

【００４１】従つてＡ−Ｄ変換回路を内蔵する半導体集
積回路の消費電力は従来に比して削減され、チツプ面積
も小さくすることができる。また１０ビツト以上のＡ−
Ｄ変換回路の実現も容易となり、高品位テレビジヨン受
像器に用いられる高精度デイジタルデイスプレイ用の信
号処理回路に好適である。

【００４２】（２）他の実施例 なお上述の実施例においては、分圧抵抗によつて減衰さ
れる入力信号ＶINの電圧勾配を各コンパレータに与えら
れる参照電圧の電圧勾配に対して２分の１に設定する場
合について述べたが、本発明はこれに限らず、分圧抵抗
による電圧勾配を参照電圧の電圧勾配に対して２分の１
より大きい値に設定する場合にも小さい値に設定する場
合にも広く適用し得る。

【００４３】また上述の実施例においては、分圧抵抗及
び基準抵抗の抵抗比を１対２とし、各抵抗列には同一の
一定電流Ｉを引き込む定電流源１１を接続する場合につ
いて述べたが、本発明はこれに限らず、分圧抵抗及び基
準抵抗の抵抗値は同一の値とし、各抵抗列に接続される
定電流源に流れる一定電流の比を１対２に設定しても良
い。

【００４４】さらに上述の実施例においては、図２を用
いて上位のコンパレータＣｉの比較出力を２分割補間す
る場合について述べたが、本発明はこれに限らず、図４
に示した構成を採用することにより基準電位ＶREFT及び
ＶREFBを４分割補間する場合にも、さらに同様の原理を
用いて６分割、７分割する場合にも広く適用し得る。

【００４５】さらに上述の実施例においては、上位のコ
ンパレータを２組とし、２つの基準電位から５組の参照
電圧を発生する場合（すなわち４分割補間する場合）に
ついて述べたが、本発明はこれに限らず、図９に示すよ
うに所定の参照電圧についての比較出力を分流したコレ
クタ電流のうち同相出力は下位のコンパレータに出力
し、また逆相出力は上位のコンパレータより入力して合
成するようにしても良く、またこの逆の組み合わせでも
良い。

【００４６】

【発明の効果】上述のように本発明によれば、上位比較
部においてアナログ信号と第１の参照電圧レベルを比較
し、その比較出力のうち互いに異なる参照電圧レベルに
対して求められた同相出力信号と逆相出力信号を比較す
ることにより、実際に発生される第１の参照電圧レベル
を２分する仮想参照電圧レベルＶ２に対する比較出力を
補間によつて求めて下位比較部に供給される第２の参照
電圧レベルを切り換える。その後、直列接続された複数
の抵抗手段によつて抵抗分割されたアナログ信号と第１
の参照電圧レベルと比較することにより、上位比較部を
構成するのに必要とされるトランジスタの数を従来の場
合に比して格段的に低減でき、分解能に比して回路面積
の小さい直並列型アナログデイジタル変換回路を容易に
得ることができる。

【図面の簡単な説明】

【図１】参照電圧に対する減衰信号の軌跡を示す特性曲
線図である。

【図２】２分割補間の原理の説明に供する基本回路を示
す接続図である。

【図３】相補出力を用いた２分割補間の原理を示す特性
曲線図である。

【図４】４分割補間の原理の説明に供する基本回路を示
す接続図である。

【図５】異なる参照電圧が与えられるコンパレータより
出力されるコレクタ電流と入力信号との関係を示す特性
曲線図である。

【図６】所定の割合で合成された合成コレクタ電流と他
のコレクタ電流との関係を示す特性曲線図である。

【図７】所定の割合で合成された合成コレクタ電流と他
のコレクタ電流との関係を示す特性曲線図である。

【図８】本発明によるアナログデイジタル変換回路の一
実施例の説明に供する接続図である。

【図９】他の実施例の説明に供する接続図である。

【図１０】従来のアナログデイジタル変換回路の説明に
供する接続図である。

【符号の説明】

１、１０……直並列型Ａ−Ｄ変換回路、１１……上位コ
ンパレータ、１２……出力合成回路、１３……スイツチ
回路、１４……下位エンコーダ、Ｃ１〜Ｃ１２……下位
コンパレータ、Ｒ……基準抵抗列、ｒ……分圧抵抗、Ｖ
IN……入力アナログ信号、ＶREFT、ＶREFB……基準電
位、ＶREFi……参照電圧、Ｖ１、Ｖ２、Ｖ３……仮想電
位。

Claims (4)

【特許請求の範囲】
1. 【請求項１】アナログ信号よりデイジタルデータへの変
   換動作を上位ビツトと下位ビツトの２ステツプに分けて
   実行する直並列型のアナログデイジタル変換回路におい
   て、 上記アナログ信号と複数の第１の参照電圧レベルを比較
   して上位ビツトを求める上位比較部は、 上記複数の第１の参照電圧レベルのそれぞれについて、
   当該第１の参照電圧レベルと上記アナログ信号を比較し
   て一対の同相出力信号及び逆相出力信号を求め、 それぞれ求められた複数の同相出力信号及び逆相出力信
   号のうち、互いに異なる参照電圧レベルに対して求めら
   れた同相出力信号と逆相出力信号を比較して上記複数の
   第１の参照電圧レベルを２分する仮想参照電圧レベルに
   対する比較出力を求め、 上記複数の第１の参照電圧レベルに加えて上記仮想参照
   電圧レベルに対する比較出力によつて上記アナログ信号
   を上位ビツトに変換し、 上記上位比較部の比較結果に基づいて設定された複数の
   第２の参照電圧レベルと上記アナログ信号を比較して下
   位ビツトを求める下位比較部は、 直列接続された複数の抵抗手段によつて上記複数の第２
   の参照電圧レベルの電圧勾配に対して異なる電圧勾配に
   よつて抵抗分割された上記アナログ信号と上記複数の第
   ２の参照電圧レベルを比較して上記アナログ信号を下位
   ビツトに変換することを特徴とする直並列型のアナログ
   デイジタル変換回路。
2. 【請求項２】アナログ信号よりデイジタルデータへの変
   換動作を上位ビツトと下位ビツトの２ステツプに分けて
   実行する直並列型のアナログデイジタル変換回路におい
   て、 上記アナログ信号と複数の第１の参照電圧レベルを比較
   して上位ビツトを求める上位比較部は、 上記複数の第１の参照電圧レベルのそれぞれについて、
   当該第１の参照電圧レベルと上記アナログ信号を比較し
   て一対の同相出力信号及び逆相出力信号を求めた後、 当該同相出力信号及び逆相出力信号をそれぞれ所定の割
   合によつて分流することにより複数の同相分流信号及び
   逆相分流信号を生成し、 当該複数の同相分流信号及び逆相分流信号のうち互いに
   異なる参照電圧レベルについて生成された同相分流信号
   及び逆相分流信号を所定の割合で加算することにより同
   相合成信号及び逆相合成信号を生成し、 上記複数の同相分流信号と上記逆相合成信号又は上記複
   数の逆相分流信号と上記同相合成信号を比較して上記複
   数の第１の参照電圧レベルをそれぞれ所定の割合で分割
   する仮想参照電圧レベルに対する比較出力を求め、 上記複数の第１の参照電圧レベルに加えて上記仮想参照
   電圧レベルに対する比較出力によつて上記アナログ信号
   を上位ビツトに変換し、 上記上位比較部の比較結果に基づいて設定された複数の
   第２の参照電圧レベルと上記アナログ信号を比較して下
   位ビツトを求める下位比較部は、 直列接続された複数の抵抗手段によつて上記複数の第２
   の参照電圧レベルの電圧勾配に対して異なる電圧勾配に
   よつて抵抗分割された上記アナログ信号と上記複数の第
   ２の参照電圧レベルを比較して上記アナログ信号を下位
   ビツトに変換することを特徴とする直並列型のアナログ
   デイジタル変換回路。
3. 【請求項３】アナログ信号よりデイジタルデータへの変
   換動作を上位ビツトと下位ビツトの２ステツプに分けて
   実行する直並列型のアナログデイジタル変換回路におい
   て、 上記アナログ信号と複数の第１の参照電圧レベルを比較
   して上位ビツトを求める上位比較部は、 上記複数の第１の参照電圧レベルのそれぞれについて上
   記アナログ信号を比較して一対の同相出力信号及び逆相
   出力信号を求めた後、 当該同相出力信号及び逆相出力信号をそれぞれ１対２の
   割合によつて分流することにより２組の同相分流信号及
   び２組の逆相分流信号を生成し、 当該２組の同相分流信号及び２組の逆相分流信号のうち
   互いに異なる参照電圧レベルについて生成された同相分
   流信号及び逆相分流信号を１対１の割合で加算すること
   により同相合成信号及び逆相合成信号を生成し、 上記２組の同相分流信号と上記逆相合成信号又は上記２
   組の逆相分流信号と上記同相合成信号を比較して上記複
   数の第１の参照電圧レベルをそれぞれ４等分する３組の
   仮想参照電圧レベルに対する比較出力を求め、 上記複数の第１の参照電圧レベルに加えて上記３組の仮
   想参照電圧レベルに対する比較出力によつて上記アナロ
   グ信号を上位ビツトに変換し、 上記上位比較部の比較結果に基づいて設定された複数の
   第２の参照電圧レベルと上記アナログ信号を比較して下
   位ビツトを求める下位比較部は、 直列接続された複数の抵抗手段によつて上記複数の第２
   の参照電圧レベルの電圧勾配に対して異なる電圧勾配に
   よつて抵抗分割された上記アナログ信号と上記複数の第
   ２の参照電圧レベルを比較して上記アナログ信号を下位
   ビツトに変換することを特徴とする直並列型のアナログ
   デイジタル変換回路。
4. 【請求項４】上記直列接続された複数の抵抗手段によつ
   て上記複数の第２の参照電圧レベルの電圧勾配に対して
   異なる電圧勾配によつて抵抗分割される上記アナログ信
   号の電圧勾配は、上記第２の参照電圧レベルの電圧勾配
   に対して２分の１に設定されることを特徴とする請求項
   １、請求項２又は請求項３に記載の直並列型のアナログ
   デイジタル変換回路。