JPH0669800A

JPH0669800A - Ａ／ｄコンバータ

Info

Publication number: JPH0669800A
Application number: JP4221459A
Authority: JP
Inventors: Katsuyoshi Yamamoto; 克義山本; Toshitaka Mizuguchi; 寿孝水口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-20
Filing date: 1992-08-20
Publication date: 1994-03-11
Also published as: US5495247A

Abstract

(57)【要約】【目的】本発明は、Ａ／Ｄコンバータの改善に関し、
アナログ信号と基準電圧とを比較する比較回路の構成を
工夫して、低分解能の差動対トランジスタ回路を組み合
わせた場合であっても、高分解能のＡ／Ｄ変換をするこ
とを目的とする。【構成】ｎ個の基準電圧Ｖｎ〔ｎ＝２^N-1，Ｎ＝１，
２，３…〕に基づいてアナログ信号ＶINを標本化するｎ
個の単位比較回路Ｕｎ，〔ｎ＝１，２，３，ｉ，ｊ…２
^N-1〕と、ｎ個の単位比較回路Ｕｎの中の隣接する２つ
の単位比較回路Ｕｉ，Ｕｊから出力された２つの中間信
号を比較する２ｎ−１個の単位中間比較回路Ｍｋ〔ｋ＝
２ｎ−１〕と、単位比較回路Ｕｎと単位中間比較回路Ｍ
ｋとの論理出力値を符号化するエンコーダ１１とを具備
することを含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図10）発明が解決しようとする課題課題を解決するための手段（図１〜３）作用実施例（１）第１の実施例の説明（図４〜６）（２）第２の実施例の説明（図７）（３）第３の実施例の説明（図８）（４）第４の実施例の説明（図９）発明の効果

【０００２】

【産業上の利用分野】本発明は、Ａ／Ｄコンバータに関
するものであり、更に詳しく言えば、アナログ信号をデ
ジタル信号に変換をする高分解能のＡ／Ｄコンバータの
回路構成に関するものである。

【０００３】近年、半導体装置の高集積，高密度化及び
ユーザの使用態様により、各種オーディオ装置，画像処
理装置のデジタル化による高画質，高音質再生等におい
て、９ビット以上の高分解能のＡ／Ｄコンバータの要求
がある。

【０００４】例えば、Ｎビット全並列比較型のＡ／Ｄコ
ンバータによれば、複数の基準抵抗，コンパレータ，論
理回路，エンコーダ等から構成され、その基準電圧に基
づいてアナログ信号が標本化→量子化→符号化される。

【０００５】このため、９ビット以上のＡ／Ｄコンバー
タを構成しようとした場合に、アナログ信号と基準電圧
とを比較する複数のコンパレータの全てを９ビット分解
能以上としなければならず、敢えて低分解能の差動対ト
ランジスタ回路を組み合わせてＡ／Ｄコンバータを構成
すると、その変換精度誤差を±0.5 〔LSB 〕以下にする
ことができない。

【０００６】そこで、アナログ信号と基準電圧とを比較
する比較回路の構成を工夫して、低分解能の差動対トラ
ンジスタ回路を組み合わせた場合であっても、高分解能
のＡ／Ｄ変換をすることができる回路が望まれている。

【０００７】

【従来の技術】図10は、従来例に係るＡ／Ｄコンバータ
の構成図を示している。例えば、９ビット全並列比較型
のＡ／Ｄコンバータは、図10において、２^N-2＝510 個
の基準抵抗Ｒ１〜Ｒ510 ，２^N-1＝511 個のコンパレー
タＣ１〜Ｃ511 ，２^N-1＝511個の二入力論理積回路Ａ
１〜Ａ511 ，エンコーダ１及び出力バファ２から成る。

【０００８】当該Ａ／Ｄコンバータの機能は、基準電圧
源ＶRT，ＶRBに接続された基準抵抗Ｒ１〜Ｒ510 により
511 個の基準電圧Ｖ1 〜Ｖ511 が発生されると、例え
ば、第１のコンパレータＣ１では、所定クロック信号に
基づいてアナログ信号ＶINと基準電圧Ｖ1 とが比較さ
れ、その比較結果信号が第１の二入力論理積回路Ａ１に
出力され、また、第２のコンパレータＣ２により比較さ
れたアナログ信号ＶINと基準電圧Ｖ2 との比較結果信号
が第１，第２の二入力論理積回路Ａ１，Ａ２に出力され
る。

【０００９】さらに、第３のコンパレータＣ３では、所
定クロック信号に基づいてアナログ信号ＶINと基準電圧
Ｖ3 とが比較され、その比較結果信号が第２，第３の二
入力論理積回路Ａ２，Ａ３に出力される。

【００１０】以下同様に、第510 のコンパレータＣ510
により、アナログ信号ＶINと基準電圧Ｖ510 とが比較さ
れ、その比較結果信号が第509 , 第510 の二入力論理積
回路Ａ509 , Ａ510 に出力され、また、第511 のコンパ
レータＣ２により比較されたアナログ信号ＶINと基準電
圧Ｖ511 との比較結果信号が第510 ，第511 の二入力論
理積回路Ａ510 ，Ａ511 に出力される。

【００１１】これにより、第１〜第511 の二入力論理積
回路Ａ１〜Ａ511 の論理出力値に基づいてエンコーダ１
では９ビットのデジタル出力信号ＶOUT が発生され、そ
れが出力バッファ２により増幅出力される。

【００１２】

【発明が解決しようとする課題】ところで、従来例の９
ビット全並列比較型のＡ／Ｄコンバータによれば、図10
において、510 個の基準抵抗Ｒ１〜Ｒ510 ，511 個のコ
ンパレータＣ１〜Ｃ511，511 個の二入力論理積回路Ａ
１〜Ａ511 ，エンコーダ１及び出力バファ２から構成さ
れ、基準電圧Ｖ１〜Ｖ511 に基づいてアナログ信号ＶIN
が標本化→量子化→符号化される。

【００１３】このため、９ビット以上のＡ／Ｄコンバー
タを構成しようとした場合に、アナログ信号ＶINと基準
電圧Ｖ1 〜Ｖ511 とを比較する511 個のコンパレータＣ
１〜Ｃ511 の全てを９ビット分解能以上としなければな
らない。これは、コンパレータＣ１〜Ｃ511 のオフセッ
ト電圧がＡ／Ｄコンバータの精度特性を決定することに
よる。

【００１４】例えば、９ビット全並列比較型のＡ／Ｄコ
ンバータでは、アナログ／デジタル変換範囲を２〔Ｖ〕
とすると、アナログ信号ＶINの標本化に係る１ステップ
電圧（１〔LSB 〕）が約４〔ｍＶ〕となり、その変換精
度誤差を±0.5 〔LSB 〕以下にするためには、コンパレ
ータＣ１〜Ｃ511 のオフセット電圧を２〔ｍＶ〕以下に
抑えなければならない。

【００１５】このことは、該コンパレータＣ１〜Ｃ511
を構成する個々の差動対トランジスタの変換精度に依存
され、例えば、該トランジスタのベース・エミッタ電位
ＶBEのバラツキを極めて小さくすることであり、高精度
のバイポーラトランジスタ回路が要求される。

【００１６】なお、従来例の構成方法により、敢えて低
分解能の差動対トランジスタ回路を組み合わせてＡ／Ｄ
コンバータを構成すると、その変換精度誤差を±0.5
〔LSB〕以下にすることができず、その信頼性の低下を
招く。これにより、該トランジスタの製造バラツキの許
容範囲が縮小される結果，その生産歩留りが低下をす
る。

【００１７】また、基準電圧Ｖ１〜Ｖ511 を発生する51
0 個の基準抵抗Ｒ１〜Ｒ510 がコンパレータＣ１〜Ｃ51
1 の入力部分に接続される結果、その入力容量が大きく
なり、当該Ａ／Ｄ変換の高速動作の妨げとなるという問
題がある。

【００１８】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、アナログ信号と基準電圧とを比較
する比較回路の構成を工夫して、低分解能の差動対トラ
ンジスタ回路を組み合わせた場合であっても、高分解能
のＡ／Ｄ変換をすることが可能となるＡ／Ｄコンバータ
の提供を目的とする。

【００１９】

【課題を解決するための手段】図１〜３は、本発明に係
るＡ／Ｄコンバータの原理図（その１〜３）を示してい
る。

【００２０】本発明の第１のＡ／Ｄコンバータは、図１
に示すようにｎ個の基準電圧Ｖｎ〔ｎ＝２^N-1，Ｎ＝
１，２，３…〕に基づいてアナログ信号ＶINを標本化す
るｎ個の単位比較回路Ｕｎ，〔ｎ＝１，２，３，ｉ，ｊ
…２^N-1〕と、前記ｎ個の単位比較回路Ｕｎの中の隣接
する２つの単位比較回路Ｕｉ，Ｕｊから出力された２つ
の中間信号を比較するｋ個の単位中間比較回路Ｍｋ〔ｋ
＝ｎ±１〕と、前記単位比較回路Ｕｎと単位中間比較回
路Ｍｋとの論理出力値を符号化するエンコーダ１１とを
具備することを特徴とする。

【００２１】なお、本発明の第１のＡ／Ｄコンバータに
おいて、前記１つの単位比較回路Ｕｎは、図２（ａ）に
示すように差動増幅回路１２，比較回路１３及び論理回
路１４から成り、前記差動増幅回路１２の第１，第２の
出力部ｏut１，ｏut２が比較回路１３の第１，第２の入
力部in１，in２に接続され、前記比較回路１３の出力部
ｏutが論理回路１４の第１の入力部in１に接続され、前
記差動増幅回路１２の第１の入力部in１にアナログ信号
ＶINが入力され、該差動増幅回路１２の第２の入力部in
２に基準電圧Ｖｎが供給されることを特徴とする。

【００２２】また、本発明の第１のＡ／Ｄコンバータに
おいて、前記単位中間比較回路Ｍｋは図２（ｂ）に示す
ように比較回路１５及び論理回路１６から成り、前記比
較回路１５の第１の入力部in１が前記単位比較回路Ｕｉ
の差動増幅回路１２の第２の出力部ｏut２と該単位比較
回路Ｕｉの比較回路１３の第２の入力部in２との接続点
に接続され、前記単位中間比較回路Ｍｋの比較回路１５
の第２の入力部in２が前記単位比較回路Ｕｊの差動増幅
回路１２の第１の出力部ｏut１と該単位比較回路Ｕｎの
比較回路１３の第１の入力部in１との接続点に接続さ
れ、前記比較回路１５の出力部ｏutが論理回路１６の第
１の入力部in１と、前記単位比較回路Ｕｉの論理回路１
４の第２の入力部in２に接続されることを特徴とする。

【００２３】さらに、本発明の第２のＡ／Ｄコンバータ
は図３（ａ）に示すように第１のＡ／Ｄコンバータにお
いて、前記アナログ信号ＶINを信号処理するサンプル／
ホールド回路１７が接続されることを特徴とする。

【００２４】また、本発明の第３のＡ／Ｄコンバータは
図３（ｂ）に示すように第１のＡ／Ｄコンバータにおい
て、前記単位比較回路Ｕｎの差動増幅回路１２が比較回
路１３の前段に、１以上直列に接続されることを特徴と
する。

【００２５】さらに、本発明の第４のＡ／Ｄコンバータ
は第１のＡ／Ｄコンバータにおいて、前記単位比較回路
Ｕｎが二以上の中間信号を出力する複数の比較回路１３
から成り、前記前記単位中間比較回路が二以上の上位中
間信号と二以上の下位中間信号とに基づいて３以上の比
較結果信号を出力する複数の比較回路１５から成ること
を特徴とする。

【００２６】なお、本発明の第１〜第４のＡ／Ｄコンバ
ータにおいて、前記単位比較回路Ｕｎの差動増幅回路１
２や比較回路１３及び前記単位中間比較回路Ｍｋの比較
回路１５が図３（ｃ）に示すように差動対トランジスタ
Ｔ１，Ｔ２，バイアス素子Ｒ１，Ｒ２及び定電流源Ｉｏ
から成ることを特徴とし、上記目的を達成する。

【００２７】

【作用】本発明の第１のＡ／Ｄコンバータによれば、
図１，２に示すように、差動増幅回路１２，比較回路１
３及び論理回路１４から成るｎ個の単位比較回路Ｕｎ
と、比較回路１５及び論理回路１６から成るｋ個の単位
中間比較回路Ｍｋと、該単位比較回路Ｕｎと単位中間比
較回路Ｍｋとの論理出力値を符号化するエンコーダ１１
から構成される。

【００２８】例えば、アナログ信号ＶINが第１〜第ｎの
単位比較回路Ｕ１〜Ｕｎに供給されると、第１の単位比
較回路Ｕ１の差動増幅回路１２により、基準電圧Ｖ1 と
アナログ信号ＶINとの相反性の電位差が利得（ゲイン）
Ｇ倍された中間信号，例えば、その非反転信号が該比較
回路Ｕ１の比較回路１３に出力され、その反転信号が第
１の単位中間比較回路Ｍ１の比較回路１５に出力され
る。

【００２９】また、第２の単位比較回路Ｕ２の差動増幅
回路１２により、基準電圧Ｖ２とアナログ信号ＶINとの
相反性の電位差が利得（ゲイン）Ｇ倍された中間信号，
例えば、その非反転信号が該比較回路Ｕ２の比較回路１
３に出力され、その反転信号が第２の単位中間比較回路
Ｍ２の比較回路１５に出力される。これにより、第１の
単位比較回路Ｕ１の比較回路１３と第１の単位中間比較
回路Ｍ１の比較回路１５との比較結果信号が第１の単位
比較回路Ｕ１の論理回路１４により量子化され、第１の
単位中間比較回路Ｍ１の比較回路１５と第２の単位比較
回路Ｕ２の比較回路１３との比較結果信号が第１の単位
中間比較回路Ｍ１の論理回路１６により量子化される。

【００３０】さらに、第３の単位比較回路Ｕ３の差動増
幅回路１２により、基準電圧Ｖ３とアナログ信号ＶINと
の相反性の電位差が利得（ゲイン）Ｇ倍された中間信
号，例えば、その非反転信号が該比較回路Ｕ３の比較回
路１３に出力され、その反転信号が第３の単位中間比較
回路Ｍ３の比較回路１５に出力される。これにより、第
２の単位比較回路Ｕ２の比較回路１３と第２の単位中間
比較回路Ｍ２の比較回路１５との比較結果信号が第２の
単位比較回路Ｕ２の論理回路１４により量子化され、第
２の単位中間比較回路Ｍ２の比較回路１５と第３の単位
比較回路Ｕ３の比較回路１３との比較結果信号が第２の
単位中間比較回路Ｍ２の論理回路１６により量子化され
る。

【００３１】以下同様に、第ｎの単位比較回路Ｕｎの差
動増幅回路１２により、基準電圧Ｖｎとアナログ信号Ｖ
INとの相反性の電位差が利得（ゲイン）Ｇ倍された中間
信号，例えば、その反転信号が該比較回路Ｕｎの比較回
路１３に出力され、その反転信号が第ｋの単位中間比較
回路Ｍｋの比較回路１５に出力される。これにより、第
ｎの単位比較回路Ｕｎの比較回路１３と第ｋの単位中間
比較回路Ｍｋの比較回路１５との比較結果信号が第ｎの
単位比較回路Ｕｎの論理回路１４により量子化され、第
ｋの単位中間比較回路Ｍｋの比較回路１５と第ｎの単位
比較回路Ｕｎの比較回路１３との比較結果信号が第ｋの
単位中間比較回路Ｍｋの論理回路１６により量子化され
る。

【００３２】これにより、ｎ個の単位比較回路Ｕｎ〜Ｕ
ｎの論理回路１４やｋ個の単位中間比較回路Ｍ１〜Ｍｋ
の論理回路１６で量子化されたｎ＋ｋ個の論理出力信号
がエンコーダ１１により符号化され、Ｎビットのデジタ
ル出力信号ＤOUT が得られる。

【００３３】このため、Ｎビット以上のＡ／Ｄコンバー
タを構成しようとした場合に、アナログ信号ＶINと基準
電圧Ｖ1 〜Ｖｎとを比較する単位比較回路Ｕｎの比較回
路１３や単位中間比較回路Ｍｋの比較回路１３の全てを
Ｎビット分解能以上とすることなく、比較回路１３，１
５をＮ−１ビットの分解能に緩和することが可能とな
る。

【００３４】例えば、Ｎ＝９ビット全並列比較型のＡ／
Ｄコンバータを構成しようとした場合であって、アナロ
グ／デジタル変換範囲を２〔Ｖ〕とすると、アナログ信
号ＶINの標本化に係る１ステップ電圧（１〔LSB 〕）が
従来例では約４〔ｍＶ〕となるが、本発明によれば該１
ステップ電圧（１〔LSB 〕）が差動増幅回路１２の利得
（ゲイン）Ｇ倍された４Ｇ〔ｍＶ〕とすることができ
る。

【００３５】これにより、その変換精度誤差を±0.5
〔LSB 〕以下に確保する場合にも、そのＡ／Ｄコンバー
タの精度特性を落とすことなく、比較回路１３，１５の
オフセット電圧を４Ｇ／２〔ｍＶ〕に緩和することがで
きる。

【００３６】このことで、単位比較回路Ｕｎの差動増幅
回路１２や比較回路１３，１５及び単位中間比較回路Ｍ
ｋの比較回路１５を構成する個々の差動対トランジスタ
の変換精度を従来例のような９ビット分解能の水準を必
要とせず、例えば、図３（ｃ）に示すような差動対トラ
ンジスタＴ１，Ｔ２と、バイアス素子Ｒ１，Ｒ２及び定
電流源Ｉｏから構成した場合であっても、該トランジス
タのベース・エミッタ電位ＶBEのバラツキをある程度緩
和することができる。

【００３７】これにより、低分解能の差動対トランジス
タ回路を組み合わせてＡ／Ｄコンバータを構成すること
ができることから、該トランジスタの製造バラツキの許
容範囲が緩和される結果，その生産歩留りの向上が図ら
れる。

【００３８】また、ｎ個の基準電圧Ｖ１〜Ｖｎについて
も、従来例の基準抵抗Ｒ１〜Ｒ_2nの約半分の基準抵抗Ｒ
１〜Ｒｎを差動増幅器１２の入力部分に接続すれば良
く、その入力容量が従来例に比べて約１／２になり、当
該Ａ／Ｄ変換の高速動作を図ることが可能となる。

【００３９】さらに、本発明の第２のＡ／Ｄコンバータ
によれば、図３（ａ）に示すように第１のＡ／Ｄコンバ
ータにおいて、アナログ信号ＶINを信号処理するサンプ
ル／ホールド回路１７が接続される。

【００４０】このため、サンプル／ホールド回路１７に
より，例えば、アナログ信号ＶINが階段状に波形整形さ
れ、その階段状のアナログ信号ＶINが第１〜第ｎの単位
比較回路Ｕ１〜Ｕｎに供給される。これにより、第１の
Ａ／Ｄコンバータと同様に、ｎ個の単位比較回路Ｕｎ〜
Ｕｎの論理回路１４やｋ個の単位中間比較回路Ｍ１〜Ｍ
ｋの論理回路１６で量子化されたｎ＋ｋ個の論理出力信
号がエンコーダ１１により符号化され、Ｎビットのデジ
タル出力信号ＤOUT が得られる。

【００４１】これにより、第１のＡ／Ｄコンバータに比
べて高精度のアナログ／デジタル変換処理を行うことが
可能となる。また、本発明の第３のＡ／Ｄコンバータに
よれば、図３（ｂ）に示すように第１のＡ／Ｄコンバー
タにおいて、単位比較回路Ｕｎの差動増幅回路１２が比
較回路１３，１５の前段に、１以上直列に接続される。

【００４２】例えば、単位比較回路Ｕｎの比較回路１３
の前段に２個の差動増幅回路１２が直列に接続される
と、そのゲインＧが増加することから、アナログ信号Ｖ
INの標本化に係る１ステップ電圧（１〔LSB 〕）を差動
増幅回路１２の２段分のゲインＧ倍に依存する電圧値と
することができる。

【００４３】このため、その変換精度誤差を±0.5 〔LS
B 〕以下に確保する場合にも、そのＡ／Ｄコンバータの
精度特性を落とすことなく、比較回路１３，１５のオフ
セット電圧を更に緩和することができる。

【００４４】これにより、単位比較回路Ｕｎの差動増幅
回路１２や比較回路１３及び単位中間比較回路Ｍｋの比
較回路１５を構成する個々の差動対トランジスタの変換
精度の水準により、９ビット以上の分解能を有するＡ／
Ｄコンバータを構成することが可能となる。

【００４５】さらに、本発明の第４のＡ／Ｄコンバータ
によれば、第１のＡ／Ｄコンバータにおいて、単位比較
回路Ｕｎが二以上の中間信号を出力する複数の比較回路
１３から成り、単位中間比較回路Ｍｋが二以上の上位中
間信号と二以上の下位中間信号とに基づいて３以上の比
較結果信号を出力する複数の比較回路１５から成る。

【００４６】このため、単位比較回路Ｕｎの１段目を７
ビットの分解能の比較回路１３により構成し、また、該
単位比較回路Ｕｎの２段目や単位中間比較回路Ｍｋの初
段を８ビットの分解能の比較回路１３，１５により構成
し、さらに、該単位比較回路Ｕｎの３段目や単位中間比
較回路Ｍｋの次段を９ビットの分解能の比較回路１３，
１５により構成することができ、そのゲインＧが増加す
ることから、アナログ信号ＶINの標本化に係る１ステッ
プ電圧（１〔LSB 〕）を比較回路１３，１５の複数段分
のゲインＧ倍に依存する電圧値とすることができる。

【００４７】このことで、その変換精度誤差を±0.5
〔LSB 〕以下に確保する場合にも、そのＡ／Ｄコンバー
タの精度特性を落とすことなく、比較回路１３，１５の
オフセット電圧を更に緩和することができる。

【００４８】これにより、単位比較回路Ｕｎの比較回路
１３及び単位中間比較回路Ｍｋの比較回路１５を構成す
る個々の差動対トランジスタの変換精度の水準により、
９ビット以上の分解能を有するＡ／Ｄコンバータを構成
することが可能となる。

【００４９】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図４〜９は、本発明の実施例に係るＡ
／Ｄコンバータを説明する図である。

【００５０】（１）第１の実施例の説明図４は、本発明の第１の実施例に係るＡ／Ｄコンバータ
の構成図であり、図５は、各実施例に係る差動バッファ
及びコンパレータの構成図であり、図６はそのＡ／Ｄコ
ンバータの動作説明図をそれぞれ示している。

【００５１】例えば、Ｎ＝９ビット全並列比較型のＡ／
Ｄコンバータは図４において、第１〜第256 の単位比較
回路Ｕ１〜Ｕ256 ，第１〜第255 の単位中間比較回路Ｍ
１〜Ｍ255 ，エンコーダ２１及び出力バッファ２２から
成る。

【００５２】すなわち、第１〜第256 の単位比較回路Ｕ
１〜Ｕ256 はｎ個の単位比較回路Ｕｎ，〔ｎ＝２^N-1〕
の一実施例であり、ｎ＝256 個の基準電圧Ｖ１〜Ｖ256
に基づいてアナログ信号ＶINを標本化する回路である。
なお、256 個の基準電圧Ｖ１〜Ｖ256 は基準電圧源ＶR
T，ＶRBに直列接続された254 個の基準抵抗Ｒ１〜Ｒ254
により発生される。

【００５３】また、第１の単位比較回路Ｕ１は差動増幅
回路１２の一例となる差動バッファＳ１，比較回路１３
の一例となるコンパレータＣ１，論理回路１４の一例と
なる二入力論理積回路Ａ１から成る。また、差動バッフ
ァＳ１の非反転，反転出力部（＋），（−）がコンパレ
ータＣ１の非反転，反転入力部（＋），（−）に接続さ
れ、差動バッファＳ１の非反転入力部（＋）にアナログ
信号ＶINが入力され、該差動バッファＳ１の反転入力部
（−）に基準電圧Ｖ１が供給される。また、コンパレー
タＣ１の出力部ｏutが二入力論理積回路Ａ１の第１の入
力部in１に接続され、該論理積回路Ａ１の第２の入力部
in１が第１の単位中間比較回路Ｍ１のコンパレータＣ２
に出力部ｏutに接続される。

【００５４】さらに、第１〜第255 の単位中間比較回路
Ｍ１〜Ｍ255 はｋ＝ｎ−１個の単位中間比較回路Ｍｋ
〔ｋ＝ｎ±１〕の一実施例であり、256 個の単位比較回
路Ｕ１〜Ｕ256 の中で隣接する２つの単位比較回路Ｕ
１，Ｕ２やＵ２，Ｕ３…から出力された２つの中間信号
を比較する回路である。

【００５５】また、第１の単位中間比較回路Ｍ１は比較
回路１５の一例となるコンパレータＣ２及び論理回路１
６の一例となる二入力論理積回路Ａ２から成る。また、
コンパレータＣ２の反転入力部（−）は単位比較回路Ｕ
１の差動増幅回路１２の反転出力部（−）と該単位比較
回路Ｕ１のコンパレータＣ１の反転入力部（−）との接
続点ａに接続され、単位中間比較回路Ｍ１のコンパレー
タＣ２の非反転入力部（＋）が単位比較回路Ｕ２の差動
増幅回路１２の非反転出力部（＋）と該単位比較回路Ｕ
２のコンパレータＣ３の非反転入力部（＋）との接続点
ｂに接続される。さらに、コンパレータＣ２の出力部ｏ
utが二入力論理積回路Ａ２の第１の入力部in１と、単位
比較回路Ｕ１の論理回路１４の第２の入力部in２に接続
される。

【００５６】なお、単位比較回路Ｕ１の差動バッファＳ
１は図５（ａ）に示すように、電源線ＶCCと接地線ＧND
との間に接続された差動対トランジスタＴ１，Ｔ２の一
例となるｎｐｎ型のバイポーラトランジスタＱ１，Ｑ
２，バイアス素子Ｒ１，Ｒ２の一例となる抵抗素子Ｒ
１，Ｒ２及び定電流源Ｉo1から成る。また、該トランジ
スタＱ１のベースＢが非反転入力部（＋）に延在され、
該トランジスタＱ２のベースＢが反転入力部（−）に延
在され、その両トランジスタＱ１，Ｑ２の各コレクタＣ
から相反性の電位差信号Ｑ，Ｑバー（上線を省略する）
が出力される。

【００５７】また、単位比較回路Ｕ１のコンパレータＣ
１及び単位中間比較回路Ｍ１のコンパレータＣ２は、図
５（ｂ）に示すように、電源線ＶCCと接地線ＧNDとの間
に接続された差動対トランジスタＴ１，Ｔ２の他の一例
となるｎｐｎ型バイポーラトランジスタＱ３，Ｑ４，バ
イアス素子Ｒ１，Ｒ２の他の一例となる抵抗素子Ｒ３，
Ｒ４及び定電流源Ｉo2から成る。また、該トランジスタ
Ｑ３のベースＢが非反転入力部（＋）に延在され、該ト
ランジスタＱ４のベースＢが反転入力部（−）に延在さ
れ、例えば、該トランジスタＱ４のベースＢが反転入力
部（−）に延在され、例えば、該トランジスタＱ３のコ
レクタＣから比較結果信号が出力される。

【００５８】なお、第２の単位比較回路Ｕ２は差動バッ
ファＳ２，コンパレータＣ３，二入力論理積回路Ａ３か
ら成り、第２の単位中間比較回路Ｍ２はコンパレータＣ
４及び二入力論理積回路Ａ４から成る。以下同様にし
て、第３〜第256 の単位比較回路Ｕ３〜Ｕ256 が差動バ
ッファＳ３〜Ｓ256 と奇数番号のコンパレータＣ，二入
力論理積回路Ａから成り、第３〜第255 の単位中間比較
回路Ｍ２〜Ｍ255 が偶数番号のコンパレータＣ，二入力
論理積回路Ａから成る。

【００５９】このようにして、本発明の第１の実施例に
係るＡ／Ｄコンバータによれば、図４，５に示すよう
に、差動バッファＳ１〜Ｓ256 ，奇数番号のコンパレー
タＣ及び二入力論理積回路Ａから成る256 個の単位比較
回路Ｕ１〜Ｕ256 と、偶数番号のコンパレータＣ及び論
理回路１６から成る255 個の単位中間比較回路Ｍ１〜Ｍ
255 と、該単位比較回路Ｕ１〜Ｕ256 と単位中間比較回
路Ｍ１〜Ｍ255 との論理出力値を符号化するエンコーダ
２２から構成される。

【００６０】このため、アナログ信号ＶINが第１〜第25
6 の単位比較回路Ｕ１〜Ｕ256 に供給されると、第１の
単位比較回路Ｕ１の差動バッファＳ１により、基準電圧
Ｖ1とアナログ信号ＶINとの相反性の電位差が利得（ゲ
イン）Ｇ倍された中間信号Ｑ，Ｑバー信号が，例えば、
その中間信号Ｑが該比較回路Ｕ１のコンパレータＣ１に
出力され、そのＱバー信号が第１の単位中間比較回路Ｍ
１のコンパレータＣ２に出力される。

【００６１】また、第２の単位比較回路Ｕ２の差動バッ
ファＳ２により、基準電圧Ｖ２とアナログ信号ＶINとの
相反性の電位差が利得（ゲイン）Ｇ倍された中間信号
Ｑ，Ｑバー，例えば、その中間信号Ｑが該比較回路Ｕ２
のコンパレータＣ３に出力され、そのＱバー信号が第２
の単位中間比較回路Ｍ２のコンパレータＣ４に出力され
る。

【００６２】これにより、第１の単位比較回路Ｕ１のコ
ンパレータＣ１と第１の単位中間比較回路Ｍ１のコンパ
レータＣ２との比較結果信号が第１の単位比較回路Ｕ１
の二入力論理積回路Ａ１により量子化され、第１の単位
中間比較回路Ｍ１のコンパレータＣ２と第２の単位比較
回路Ｕ２のコンパレータＣ３との比較結果信号が第１の
単位中間比較回路Ｍ１の二入力論理積回路Ａ２により量
子化される。

【００６３】さらに、第３の単位比較回路Ｕ３の差動バ
ッファＳ３により、基準電圧Ｖ３とアナログ信号ＶINと
の相反性の電位差が利得（ゲイン）Ｇ倍された中間信号
Ｑ，Ｑバー，例えば、その中間信号Ｑが該比較回路Ｕ３
のコンパレータＣ５に出力され、そのＱバー信号が第３
の単位中間比較回路Ｍ３のコンパレータＣ６に出力され
る。

【００６４】これにより、第２の単位比較回路Ｕ２のコ
ンパレータＣ４と第２の単位中間比較回路Ｍ２のコンパ
レータＣ６との比較結果信号が第２の単位比較回路Ｕ２
の二入力論理積回路Ａ１により量子化され、第２の単位
中間比較回路Ｍ２のコンパレータＣ４と第３の単位比較
回路Ｕ３のコンパレータＣ５との比較結果信号が第２の
単位中間比較回路Ｍ２の二入力論理積回路Ａ４により量
子化される。

【００６５】以下同様に、第256 の単位比較回路Ｕ256
の差動バッファＳ256 により、基準電圧Ｖ256 とアナロ
グ信号ＶINとの相反性の電位差が利得（ゲイン）Ｇ倍さ
れた中間信号Ｑ，Ｑバー，例えば、その中間信号Ｑが該
比較回路Ｕ256 のコンパレータＣ１に出力され、そのＱ
バー信号が第ｋの単位中間比較回路Ｍｋのコンパレータ
Ｃ511 に出力される。

【００６６】これにより、第256 の単位比較回路Ｕ256
のコンパレータＣ511 と第255 の単位中間比較回路Ｍ25
5 のコンパレータＣ510 との比較結果信号が第255 の単
位中間比較回路Ｍ255 の二入力論理積回路Ａ510 により
量子化され、第256 の単位比較回路Ｕ256 のコンパレー
タＣ511 の出力結果信号が第256 の単位比較回路Ｕ256
の二入力論理積回路Ａ511 により量子化される。

【００６７】このため、256 個の単位比較回路Ｕ256 〜
Ｕ256 や255 個の単位中間比較回路Ｍ255 の二入力論理
積回路Ａ１〜Ａ511 で量子化された511 個の論理出力信
号がエンコーダ２２により符号化され、９ビットのデジ
タル出力信号ＤOUT が得られる。

【００６８】これにより、９ビット以上のＡ／Ｄコンバ
ータを構成する場合であっても、アナログ信号ＶINと基
準電圧Ｖ1 〜Ｖ256 とを比較する単位比較回路Ｕ１〜Ｕ
256の奇数番号のコンパレータＣや単位中間比較回路Ｍ
１〜Ｍ255 の偶数番号のコンパレータＣの全てを９ビッ
ト分解能以上とすることなく、それらを８ビットの分解
能に緩和することが可能となる。

【００６９】すなわち、９ビット全並列比較型のＡ／Ｄ
コンバータを本発明の方法により構成した場合であっ
て、アナログ／デジタル変換範囲を２〔Ｖ〕とすると、
アナログ信号ＶINの標本化に係る１ステップ電圧（１
〔LSB 〕）が従来例では約４〔ｍＶ〕となるが、本発明
によれば図６に示すように、差動バッファＳｎのゲイン
Ｇを，例えば、Ｇ＝５とすると、１ステップ電圧（１
〔LSB 〕）をその５倍された２０〔ｍＶ〕とすることが
できる。

【００７０】なお、図６はｎ番目の差動バッファＳｎの
基準電圧Ｖｎと、その中間信号Ｑｎ，Ｑｎバー（上線を
省略する）につき、８ビットの切り換わり点と９ビット
の切り換わり点との関係を示している。また、図６にお
いて、８ビットの切り換えにつき、１ステップ電圧（１
〔LSB 〕）を８〔ｍＶ〕とし、その８ビットの切り換わ
り点を○印に示し、９ビットの切り換えにつき、１ステ
ップ電圧（１〔LSB 〕）を２０〔ｍＶ〕とし、その９ビ
ットの切り換わり点を□印に示している。

【００７１】これにより、その変換精度誤差を±0.5
〔LSB 〕以下に確保する場合にも、そのＡ／Ｄコンバー
タの精度特性を落とすことなく、単位比較回路Ｕ１〜Ｕ
256 の奇数番号のコンパレータＣや単位中間比較回路Ｍ
１〜Ｍ255 の偶数番号のコンパレータＣのオフセット電
圧を１０〔ｍＶ〕に緩和することができる。

【００７２】このことで、コンパレータＣのオフセット
電圧の許容範囲を大幅に拡大することが可能となり、低
分解能の差動対トランジスタ回路を組み合わせてＡ／Ｄ
コンバータを構成することができることから、該トラン
ジスタの製造バラツキの許容範囲が緩和される結果，そ
の生産歩留りの向上が図られる。

【００７３】また、256 個の基準電圧Ｖ１〜Ｖ256 につ
いても、従来例の基準抵抗Ｒ１〜Ｒ511 の約半分の基準
抵抗Ｒ１〜Ｒ254 を差動バッファＳ１等の入力部分に接
続すれば良く、その入力容量が従来例に比べて約１／２
になり、当該Ａ／Ｄ変換の高速動作を図ることが可能と
なる。

【００７４】これにより、差動バッファやコンパレータ
を構成する差動対トランジスタＱ１〜Ｑ４について、従
来例のように９ビット分解能水準を要求することなく、
高精度のＡ／Ｄコンバータを製造することが可能とな
る。また、その低コスト化を図ることができる。

【００７５】（２）第２の実施例の説明図７は、本発明の第２の実施例に係るＡ／Ｄコンバータ
の構成図である。なお、図７（ａ）において、第１の実
施例と異なるのは第２の実施例では、アナログ信号ＶIN
を信号処理するサンプル／ホールド回路１７が接続され
るものである。

【００７６】すなわち、サンプル／ホールド回路１７は
第１〜第256 の単位比較回路Ｕ１〜Ｕ256 の前段に設け
られ、差動バッファＳに供給されるアナログ信号ＶINの
波形整形をする。例えば、サンプル／ホールド回路１７
は図７（ｂ）に示すように、スイッチング素子SW１〜SW
３及び容量素子Ｃc1〜Ｃc3から成る。また、スイッチン
グ素子SW１〜SW３は，例えば、ｎ型の電界効果トランジ
スタから成り、そのゲートＧを選択することにより、ア
ナログ信号ＶINが階段状に整形される。なお、その他の
構成は第１の実施例と同様であるため、その説明を省略
する。

【００７７】このようにして、本発明の第２の実施例に
係るＡ／Ｄコンバータによれば、図７に示すように、第
１の実施例に係るＡ／Ｄコンバータにおいて、アナログ
信号ＶINを波形整形するサンプル／ホールド回路１７が
接続される。

【００７８】このため、サンプル／ホールド回路１７に
より，例えば、階段状に波形整形されたアナログ信号Ｖ
INが第１〜第256 の単位比較回路Ｕ１〜Ｕ256 に供給さ
れる。これにより、第１のＡ／Ｄコンバータと同様に、
256 個の単位比較回路Ｕ256〜Ｕ256 や255 個の単位中
間比較回路Ｍ255 の二入力論理積回路Ａ１〜Ａ511 で量
子化された511 個の論理出力信号がエンコーダ２２によ
り符号化され、９ビットのデジタル出力信号ＤOUT が得
られる。

【００７９】なお、第１のＡ／Ｄコンバータに比べて高
精度のアナログ／デジタル変換処理を行うことが可能と
なる。（３）第３の実施例の説明図８は、本発明の第３の実施例に係るＡ／Ｄコンバータ
の構成図である。なお、図８において、第１，第２の実
施例と異なるのは第３の実施例では、第１〜第256 の単
位比較回路Ｕ１〜Ｕ256 に、差動バッファが２段直列
に接続されるものである。

【００８０】例えば、第１の単位比較回路Ｕ１は差動増
幅回路１２の一例となる差動バッファＳ１，Ｓ２と、コ
ンパレータＣ１，二入力論理積回路Ａ１から成る。ま
た、差動バッファＳ１の非反転，反転出力部（＋），
（−）が差動バッファＳ２の非反転，反転入力部
（＋），（−）に接続され、差動バッファＳ２の非反
転，反転出力部（＋），（−）がコンパレータＣ１の非
反転，反転入力部（＋），（−）に接続され、差動バッ
ファＳ１の非反転入力部（＋）にアナログ信号ＶINが入
力され、該差動バッファＳ１の反転入力部（−）に基準
電圧Ｖ１が供給される。なお、その他の構成は第１，第
２の実施例と同様であるため、その説明を省略する。

【００８１】このようにして、本発明の第３の実施例に
係るＡ／Ｄコンバータによれば、図８に示すように、第
１〜第256 の単位比較回路Ｕ１〜Ｕ256 において、各奇
数番号のコンパレータの前段に差動バッファＳ１，Ｓ２
やＳ３，Ｓ４…Ｓ511 ，Ｓ512 が直列に接続される。

【００８２】このため、２個の差動バッファＳ１，Ｓ２
が直列に接続されることにより、各単位比較回路Ｕ256
のコンパレータＣ１の前段の信号ゲインが増加すること
から、アナログ信号ＶINの標本化に係る１ステップ電圧
（１〔LSB 〕）を２段分のゲインＧ倍に依存する電圧値
とすることができる。

【００８３】これにより、その変換精度誤差を±0.5
〔LSB 〕以下に確保する場合にも、そのＡ／Ｄコンバー
タの精度特性を落とすことなく、単位比較回路Ｕ１〜Ｕ
256 の奇数番号のコンパレータＣや単位中間比較回路Ｍ
１〜Ｍ255 の偶数番号のコンパレータＣのオフセット電
圧を大幅に緩和することができる。

【００８４】（４）第４の実施例の説明図９は、本発明の第４の実施例に係るＡ／Ｄコンバータ
の構成図である。なお、図９において、第１，第２及び
第３の実施例と異なるのは第４の実施例では、ｎ＝127
となる第１〜第127 の単位比較回路Ｕ１〜Ｕ127 に、コ
ンパレータＣｉ，Ｂｊが２段直列に接続され、ｋ＝ｎ＋
１となる第１〜第128 の単位中間比較回路Ｍ１〜Ｍ128
にコンパレータＣｉ，Ｂｊが４個づつ設けられるもので
ある。

【００８５】例えば、第１の単位中間比較回路Ｍ１は４
つのコンパレータＣ１，Ｂ１〜Ｂ３と、３つの二入力論
理積回路Ａ１〜Ａ３から成る。また、少なくとも、コン
パレータＣ１の非反転入力部（＋）が第１の単位比較回
路Ｕ１のコンパレータＤ１の非反転出力部（＋）に接続
され、コンパレータＣ１の非反転，反転出力部（＋），
（−）が次段のコンパレータＢ１〜Ｂ３のそれぞれ非反
転，反転入力部（＋），（−）に接続され、各コンパレ
ータＢ１〜Ｂ３の出力部が３つの二入力論理積回路Ａ１
〜Ａ３の一方の入力部に接続される。また、コンパレー
タＢ２，Ｂ３の出力部が二入力論理積回路Ａ１，Ａ２の
他方の入力部に接続される。

【００８６】さらに、第１の単位比較回路Ｕ１は３つの
コンパレータＤ１，Ｃ２，Ｂ４と、１つの二入力論理積
回路Ａ４から成る。また、少なくとも、コンパレータＤ
１の非反転，反転出力部（＋），（−）がコンパレータ
Ｃ２の非反転，反転入力部（＋），（−）に接続され、
該コンパレータＣ２の非反転，反転出力部（＋），
（−）がコンパレータＢ４の非反転，反転入力部
（＋），（−）に接続される。

【００８７】なお、コンパレータＤ１の非反転出力部
（＋）が第１の単位中間比較回路Ｍ１のコンパレータＣ
１の非反転入力部（＋）に接続され、コンパレータＣ２
の非反転，反転入力部（＋）に接続され、該コンパレー
タＣ２の非反転出力部（＋）が第１の単位中間比較回路
Ｍ１のコンパレータＣ１の非反転入力部（＋）に接続さ
れる。さらに、コンパレータＢ４の出力部が第１の単位
中間比較回路Ｍ１の二入力論理積回路Ａ３の他方の入力
部に接続される。また、コンパレータＤ１の非反転入力
部（＋）にアナログ信号ＶINが入力され、該コンパレー
タＤ１の反転入力部（−）に基準電圧Ｖ１が供給され
る。

【００８８】同様に、第２の単位中間比較回路Ｍ２は４
つのコンパレータＣ３，Ｂ５〜Ｂ７と、３つの二入力論
理積回路Ａ５〜Ａ７から成る。また、少なくとも、コン
パレータＣ３の非反転入力部（＋）が第１の単位比較回
路Ｕ１のコンパレータＤ１の反転入力部（−）に接続さ
れ、コンパレータＣ３の非反転，反転出力部（＋），
（−）が次段のコンパレータＢ５〜Ｂ７のそれぞれ非反
転，反転入力部（＋），（−）に接続され、各コンパレ
ータＢ５〜Ｂ７の出力部が３つの二入力論理積回路Ａ５
〜Ａ７の一方の入力部に接続される。また、コンパレー
タＢ６，Ｂ７の出力部が二入力論理積回路Ａ５，Ａ６の
他方の入力部に接続される。

【００８９】以下同様にして、第128 の単位中間比較回
路Ｍ128 は４つのコンパレータＣ255 ，Ｂ509 〜Ｂ511
と、３つの二入力論理積回路Ａ509 〜Ａ511 から成る。
また、少なくとも、コンパレータＣ255 の非反転入力部
（＋）が第127 の単位比較回路Ｕ127 のコンパレータＤ
127 の反転入力部（−）に接続され、コンパレータＣ25
5 の非反転，反転出力部（＋），（−）が次段のコンパ
レータＢ509 〜Ｂ511のそれぞれ非反転，反転入力部
（＋），（−）に接続され、各コンパレータＢ509 〜Ｂ
511 の出力部が３つの二入力論理積回路Ａ509 〜Ａ511
の一方の入力部に接続される。また、コンパレータＢ51
0 ，Ｂ511 の出力部が二入力論理積回路Ａ509 ，Ａ510
の他方の入力部に接続される。

【００９０】なお、その他の構成は第１，第２及び第３
の実施例と同様であるため、その説明を省略する。この
ようにして、本発明の第４の実施例に係るＡ／Ｄコンバ
ータによれば、図９に示すように、第１〜第127 の単位
比較回路Ｕ１〜Ｕ127 が２つの相補性の中間信号を出力
する３つのコンパレータＤｎ，Ｃｉ，Ｂｊと１つの二入
力論理積回路Ａｋから成り、第１〜第128 の単位中間比
較回路Ｍ１〜Ｍ128 が２つの相補性の上位中間信号と２
つの相補性の下位中間信号とに基づいて３つの比較結果
信号を出力する３つのコンパレータＣｉ，Ｂｊと３つの
二入力論理積回路Ａｋから成る。

【００９１】このため、第１〜第127 の単位比較回路Ｕ
１〜Ｕ127 の１段目を７ビットの分解能のコンパレータ
Ｃｎにより構成し、また、該単位比較回路Ｕ１〜Ｕ127
の２段目や第１〜第128 の単位中間比較回路Ｍ１〜Ｍ12
8 の初段を８ビットの分解能のコンパレータＣｉにより
構成し、さらに、該単位比較回路Ｕ１〜Ｕ127 の３段目
や単位中間比較回路のＭ１〜Ｍ128 の次段を９ビットの
分解能のコンパレータＢｊにより構成することができ、
そのゲインＧが増加することから、アナログ信号ＶINの
標本化に係る１ステップ電圧（１〔LSB 〕）をコンパレ
ータＤｎ，Ｃｉ，Ｂｊの２〜３段分のゲインＧ倍に依存
する電圧値とすることができる。

【００９２】このことから、その変換精度誤差を±0.5
〔LSB 〕以下に確保する場合にも、そのＡ／Ｄコンバー
タの精度特性を落とすことなく、コンパレータＤｎ，Ｃ
ｉ，Ｂｊのオフセット電圧を更に緩和することができ
る。

【００９３】これにより、単位比較回路Ｕ１〜Ｕ127 及
び単位中間比較回路Ｍ１〜Ｍ128 を構成する個々の差動
対トランジスタの変換精度の水準により、９ビット以上
の分解能を有するＡ／Ｄコンバータを構成することが可
能となる。

【００９４】

【発明の効果】以上説明したように、本発明の第１のＡ
／Ｄコンバータによれば、差動増幅回路，比較回路及び
論理回路から成るｎ個の単位比較回路と、比較回路及び
論理回路から成るｋ個の単位中間比較回路と、該単位比
較回路と単位中間比較回路との論理出力値を符号化する
エンコーダから構成される。

【００９５】このため、Ｎビット以上のＡ／Ｄコンバー
タを構成しようとした場合に、アナログ信号と基準電圧
とを比較する単位比較回路や単位中間比較回路の全てを
Ｎビット分解能以上とすることなく、それをＮ−１ビッ
トの分解能に緩和することが可能となる。

【００９６】このことで、低分解能の差動対トランジス
タ回路を組み合わせてＡ／Ｄコンバータを構成すること
ができることから、該トランジスタの製造バラツキの許
容範囲が緩和される結果，その生産歩留りの向上が図ら
れる。

【００９７】また、従来例の基準抵抗の約半分の基準抵
抗を差動増幅器の入力部分に接続すれば良く、その入力
容量が従来例に比べて約１／２になり、当該Ａ／Ｄ変換
の高速動作を図ることが可能となる。

【００９８】さらに、本発明の第２のＡ／Ｄコンバータ
によれば、第１のＡ／Ｄコンバータにおいて、アナログ
信号を信号処理するサンプル／ホールド回路が接続され
る。このため、波形整形されたアナログ信号が単位比較
回路に供給されることにより、第１のＡ／Ｄコンバータ
と同様に高精度のアナログ／デジタル変換処理を行うこ
とが可能となる。

【００９９】また、本発明の第３のＡ／Ｄコンバータに
よれば、単位比較回路の差動増幅回路が比較回路の前段
に、１以上直列に接続される。このため、当該Ａ／Ｄコ
ンバータの精度特性を落とすことなく、各比較回路のオ
フセット電圧を更に緩和され、その変換精度誤差±0.5
〔LSB 〕以下を確保することができる。

【０１００】さらに、本発明の第４のＡ／Ｄコンバータ
によれば、第１のＡ／Ｄコンバータにおいて、単位比較
回路が二以上の中間信号を出力する複数の比較回路から
成り、単位中間比較回路が二以上の上位中間信号と二以
上の下位中間信号とに基づいて３以上の比較結果信号を
出力する複数の比較回路から成る。

【０１０１】このため、分解能の低い比較回路を複数段
設けることで、そのゲインが増加することから、高分解
能のＡ／Ｄコンバータを構成することができる。これに
より、各種オーディオ装置，画像処理装置等に適用可能
な９ビット以上の高分解能のＡ／Ｄコンバータの提供に
寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄコンバータの原理図（その
１）である。

【図２】本発明に係るＡ／Ｄコンバータの原理図（その
２）である。

【図３】本発明に係るＡ／Ｄコンバータの原理図（その
３）である。

【図４】本発明の第１の実施例に係るＡ／Ｄコンバータ
の構成図である。

【図５】本発明の各実施例に係る差動バッファ及びコン
パレータの構成図である。

【図６】本発明の第１の実施例に係るＡ／Ｄコンバータ
の動作説明図である。

【図７】本発明の第２の実施例に係るＡ／Ｄコンバータ
の構成図である。

【図８】本発明の第３の実施例に係るＡ／Ｄコンバータ
の構成図である。

【図９】本発明の第４の実施例に係るＡ／Ｄコンバータ
の構成図である。

【図10】従来例に係るＡ／Ｄコンバータの構成図であ
る。

【符号の説明】

１１…エンコーダ、Ｕｎ〔ｎ＝２^N-1〕，Ｕｉ，Ｕｊ…単位比較回路、Ｍｋ〔ｋ＝ｎ±1 〕…単位中間比較回路、１２…差動増幅回路、１３，１５…比較回路、１４，１６…論理回路、１７…サンプル／ホールド回路、Ｔ１，Ｔ２…差動対トランジスタ、Ｒ１，Ｒ２…バイアス素子、Ｉｏ…定電圧源、Ｖｎ〔ｎ＝２^N-1〕…基準電圧、ＶIN…アナログ信号、ＤOUT …デジタル出力信号。

Claims

【特許請求の範囲】

【請求項１】ｎ個の基準電圧（Ｖｎ〔ｎ＝２^N-1，Ｎ
＝１，２，３…〕）に基づいてアナログ信号（ＶIN）を
標本化するｎ個の単位比較回路（Ｕｎ，〔ｎ＝１，２，
３，ｉ，ｊ…２^N-1〕）と、前記ｎ個の単位比較回路
（Ｕｎ）の中の隣接する２つの単位比較回路（Ｕｉ，Ｕ
ｊ）から出力された２つの中間信号を比較するｋ個の単
位中間比較回路（Ｍｋ〔ｋ＝ｎ±１〕）と、前記単位比
較回路（Ｕｎ）と単位中間比較回路（Ｍｋ）との論理出
力値を符号化するエンコーダ（１１）とを具備すること
を特徴とするＡ／Ｄコンバータ。
【請求項２】請求項１記載のＡ／Ｄコンバータにおい
て、前記１つの単位比較回路（Ｕｎ）は、差動増幅回路
（１２），比較回路（１３）及び論理回路（１４）から
成り、前記差動増幅回路（１２）の第１，第２の出力部
（ｏut１，ｏut２）が比較回路（１３）の第１，第２の
入力部（in１，in２）に接続され、前記比較回路（１
３）の出力部（ｏut）が論理回路（１４）の第１の入力
部（in１）に接続され、前記差動増幅回路（１２）の第
１の入力部（in１）にアナログ信号（ＶIN）が入力さ
れ、該差動増幅回路（１２）の第２の入力部（in２）に
基準電圧（Ｖｎ）が供給されることを特徴とするＡ／Ｄ
コンバータ。
【請求項３】請求項１記載のＡ／Ｄコンバータにおい
て、前記単位中間比較回路（Ｍｋ）は比較回路（１５）
及び論理回路（１６）から成り、前記比較回路（１５）
の第１の入力部（in１）が前記単位比較回路（Ｕｉ）の
差動増幅回路（１２）の第２の出力部（ｏut２）と該単
位比較回路（Ｕｉ）の比較回路（１３）の第２の入力部
（in２）との接続点に接続され、前記単位中間比較回路
（Ｍｋ）の比較回路（１５）の第２の入力部（in２）が
前記単位比較回路（Ｕｊ）の差動増幅回路（１２）の第
１の出力部（ｏut１）と該単位比較回路（Ｕｎ）の比較
回路（１３）の第１の入力部（in１）との接続点に接続
され、前記比較回路（１５）の出力部（ｏut）が論理回
路（１６）の第１の入力部（in１）と、前記単位比較回
路（Ｕｉ）の論理回路（１４）の第２の入力部（in２）
に接続されることを特徴とするＡ／Ｄコンバータ。
【請求項４】請求項１記載のＡ／Ｄコンバータにおい
て、前記アナログ信号（ＶIN）を信号処理するサンプル
／ホールド回路（１７）が接続されることを特徴とする
Ａ／Ｄコンバータ。
【請求項５】請求項１記載のＡ／Ｄコンバータにおい
て、前記単位比較回路（Ｕｎ）の差動増幅回路（１２）
が比較回路（１３）の前段に、１以上直列に接続される
ことを特徴とするＡ／Ｄコンバータ。
【請求項６】請求項１記載のＡ／Ｄコンバータにおい
て、前記単位比較回路（Ｕｎ）が二以上の中間信号を出
力する複数の比較回路（１３）から成り、前記前記単位
中間比較回路（Ｍｋ）が二以上の上位中間信号と二以上
の下位中間信号とに基づいて３以上の比較結果信号を出
力する複数の比較回路（１５）から成ることを特徴とす
るＡ／Ｄコンバータ。
【請求項７】請求項１記載のＡ／Ｄコンバータにおい
て、前記単位比較回路（Ｕｎ）の差動増幅回路（１２）
や比較回路（１３）及び前記単位中間比較回路（Ｍｋ）
の比較回路（１５）が差動対トランジスタ（Ｔ１，Ｔ
２），バイアス素子（Ｒ１，Ｒ２）及び定電流源（Ｉ
ｏ）から成ることを特徴とするＡ／Ｄコンバータ。