JP2775776B2 - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換する
AD変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のAD変換
回路に関するものである。
AD変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のAD変換
回路に関するものである。
本発明のAD変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のAD変換器において、下位の数値化変換レベルの幅を拡
張することによって上位変換コードの補正が行われるよ
うにすると共に、AD変換回路のIC化に際して、回路構成
が容易になるようにしたものである。
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のAD変換器において、下位の数値化変換レベルの幅を拡
張することによって上位変換コードの補正が行われるよ
うにすると共に、AD変換回路のIC化に際して、回路構成
が容易になるようにしたものである。
アナログ信号をデジタル信号に変換するAD変換器に
は、各種の変換方式が提案されているが、一般的には、
アナログ信号の振幅を変換ビット数と等しくなるように
量子化し、量子化された信号を複数個のコンパレータに
入力してデジタルコードに変換するフラッシュタイプ
（並列型）のAD変換回路が多用されている。
は、各種の変換方式が提案されているが、一般的には、
アナログ信号の振幅を変換ビット数と等しくなるように
量子化し、量子化された信号を複数個のコンパレータに
入力してデジタルコードに変換するフラッシュタイプ
（並列型）のAD変換回路が多用されている。
このような並列型のAD変換器は原理的には高速動作が
可能であるが、変換ビット数をｎとすると、少なくとも
2n−１個のコンパレータが必要になり、例えば８ビット
の変換コードを得るために255個の比較器が必要にな
る。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をIC化によって形成することが要
請される。
可能であるが、変換ビット数をｎとすると、少なくとも
2n−１個のコンパレータが必要になり、例えば８ビット
の変換コードを得るために255個の比較器が必要にな
る。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をIC化によって形成することが要
請される。
そこで、アナログ信号をｎビットのデジタル信号に変
換する際に、まず、アナログ信号を粗い量子化によって
数値化し、MSBを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、LSBを含む下位ｂ（ｎ−ａ）
ビットの変換コードを得るようにしたAD変換回路が提案
されている。
換する際に、まず、アナログ信号を粗い量子化によって
数値化し、MSBを含む上位のａビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、LSBを含む下位ｂ（ｎ−ａ）
ビットの変換コードを得るようにしたAD変換回路が提案
されている。
第８図はかかる新直並列型のAD変換回路（以下、単に
直並列型のAD変換回路という）の概要を示すブロック図
であって、アナログ信号を４ビットのデジタルコードに
変換する回路構成を示している。
直並列型のAD変換回路という）の概要を示すブロック図
であって、アナログ信号を４ビットのデジタルコードに
変換する回路構成を示している。
この図で、R1〜R16は基準電位VRT−VRB（０〜2V）の
端子に直列に接続されている基準抵抗、CU1〜CU3は一方
の入力端子に変換すべきアナログ信号Vinが供給され、
他方の入力端子に前記基準抵抗R1〜R16で分圧された粗
い量子化レベルの基準電圧（V1,V2,V3）が入力されてい
る上位コンパレータ、CD1〜CD3は同じくアナログ信号V
inが一方の入力端子に供給され、他方の入力端子には前
記基準抵抗R1〜R16で細かく分圧された基準電圧がスイ
ッチS1〜S12を介して供給されている下位コンパレータ
である。
端子に直列に接続されている基準抵抗、CU1〜CU3は一方
の入力端子に変換すべきアナログ信号Vinが供給され、
他方の入力端子に前記基準抵抗R1〜R16で分圧された粗
い量子化レベルの基準電圧（V1,V2,V3）が入力されてい
る上位コンパレータ、CD1〜CD3は同じくアナログ信号V
inが一方の入力端子に供給され、他方の入力端子には前
記基準抵抗R1〜R16で細かく分圧された基準電圧がスイ
ッチS1〜S12を介して供給されている下位コンパレータ
である。
又、一点鎖線で囲ったE1の部分は上位コンパレータC
U1〜CU3から出力される２値信号をエンコードして、例
えば、２ビットのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、E2は同じく下位コン
パレータCD1〜CD3から出力される２値信号を２ビットの
バイナリコードに変換する第２のエンコーダである。
U1〜CU3から出力される２値信号をエンコードして、例
えば、２ビットのバイナリコード（又は２の補数コー
ド）に変換する第１のエンコーダ、E2は同じく下位コン
パレータCD1〜CD3から出力される２値信号を２ビットの
バイナリコードに変換する第２のエンコーダである。
第１のエンコーダE1には相補出力アンプCA1〜CA3及び
アンドゲートA1〜A4及びROM回路が設けられており、ア
ンドゲートA1から“1"レベルの信号が出力されたときは
前記スイッチS1〜S3をオンに制御し、アンドゲートA2か
ら“1"レベルの信号が出力されるとスイッチS4〜S6がオ
ンとなり、以下、同様にアンドゲートA3,及びA4の出力
によってスイッチS7〜S9及びS10〜S12がオンとなるよう
にコントロールされる。
アンドゲートA1〜A4及びROM回路が設けられており、ア
ンドゲートA1から“1"レベルの信号が出力されたときは
前記スイッチS1〜S3をオンに制御し、アンドゲートA2か
ら“1"レベルの信号が出力されるとスイッチS4〜S6がオ
ンとなり、以下、同様にアンドゲートA3,及びA4の出力
によってスイッチS7〜S9及びS10〜S12がオンとなるよう
にコントロールされる。
このような直並列型のAD変換回路は、例えば第９図に
示すように、アナログ信号VinはサンプリングパルスPS
の立上がり点でサンプリングされ、そのサンプリング電
圧VSが供給されると、第１のエンコーダE1がクロック信
号CLKの立下がり時点TH（τＡ遅れた点）で動作して、
上位コンパレータCU1〜CU3の２値信号出力を上位２ビッ
トのコード信号D1,D2に変換して出力し、同じサンプリ
ング電圧VSの値をクロック信号CLKの立上がり時点T
L（τＢ遅れた点）で動作する第２のエンコーダE2によ
って下位のコード信号D3,D4に変換するように駆動され
る。
示すように、アナログ信号VinはサンプリングパルスPS
の立上がり点でサンプリングされ、そのサンプリング電
圧VSが供給されると、第１のエンコーダE1がクロック信
号CLKの立下がり時点TH（τＡ遅れた点）で動作して、
上位コンパレータCU1〜CU3の２値信号出力を上位２ビッ
トのコード信号D1,D2に変換して出力し、同じサンプリ
ング電圧VSの値をクロック信号CLKの立上がり時点T
L（τＢ遅れた点）で動作する第２のエンコーダE2によ
って下位のコード信号D3,D4に変換するように駆動され
る。
すなわち、まず、基準電圧VRT〜VRBを分圧した基準電
圧V1,V2,V3とサンプリング電圧VSが、上位コンパレータ
CU1〜CU3によって比較され、例えばV3＜VS＜V2であれ
ば、上位コンパレータCU3の出力が高電位（Ｈ）とな
り、CU1,CU2は低電位（Ｌ）レベルになる。
圧V1,V2,V3とサンプリング電圧VSが、上位コンパレータ
CU1〜CU3によって比較され、例えばV3＜VS＜V2であれ
ば、上位コンパレータCU3の出力が高電位（Ｈ）とな
り、CU1,CU2は低電位（Ｌ）レベルになる。
すると、アンドゲートA3の出力のみが“1"となり、他
のアンドゲートA1,A2,A4は“0"値を示す。
のアンドゲートA1,A2,A4は“0"値を示す。
その結果、第１のエンコーダE1から上位２ビットの変
換コードとして〔01〕が出力される。
換コードとして〔01〕が出力される。
次に、この上位２ビットの変換コードをラッチした状
態でアンドゲートA3からコントロール信号が出力され、
スイッチS7〜S9をオンにする。
態でアンドゲートA3からコントロール信号が出力され、
スイッチS7〜S9をオンにする。
すると、V3＜VS＜V2のレベルにあるサンプリングされ
たアナログ信号が、さらに、抵抗R9〜R12によって分圧
された基準信号V23-1,V23-2,V23-3と下位コンパレータC
D1〜CD3によって比較され、例えば、V23-1＞VS＞V23-2
であるときは第２のエンコーダE2から下位２ビットの変
換コード〔10〕が出力される。
たアナログ信号が、さらに、抵抗R9〜R12によって分圧
された基準信号V23-1,V23-2,V23-3と下位コンパレータC
D1〜CD3によって比較され、例えば、V23-1＞VS＞V23-2
であるときは第２のエンコーダE2から下位２ビットの変
換コード〔10〕が出力される。
その結果、第１及び第２のエンコーダE1,E2からアナ
ログ信号Vinの４ビット変換コード〔0110〕が出力され
ることになる。
ログ信号Vinの４ビット変換コード〔0110〕が出力され
ることになる。
この直並列型AD変換回路は、変換コードを上位，及び
下位の２ビットに分けて出力するため、４ビットのAD変
換を行う際に必要とされるコンパレータの数を６個に低
減することができ、例えば８ビットのAD変換を行う際
は、並列型のAD変換器では255個のコンパレータが必要
であるが、この方式の場合は上位及び下位をそれぞれ４
ビットにすることにより（24−１）×２＝30個ですむと
いう利点がある。
下位の２ビットに分けて出力するため、４ビットのAD変
換を行う際に必要とされるコンパレータの数を６個に低
減することができ、例えば８ビットのAD変換を行う際
は、並列型のAD変換器では255個のコンパレータが必要
であるが、この方式の場合は上位及び下位をそれぞれ４
ビットにすることにより（24−１）×２＝30個ですむと
いう利点がある。
しかしながら、変換コードが２段階で行われるため、
特に、サンプリング周波数を高くしたときに次に説明す
るような問題点が発生する。
特に、サンプリング周波数を高くしたときに次に説明す
るような問題点が発生する。
アナログ信号を早い周期でサンプリングしたときは、
一般的に、第10図（ａ），（ｂ）に示すようにサンプリ
ング回路の応答性によってサンプリング時点t0からただ
ちに一定のサプリング電圧VSが得られることはなく、初
期の段階ではオーバーシュートが発生したり、セトリン
グタイムが長くなる場合が生じる。又、AD変換回路を駆
動するクロック信号の影響（キックバック）もサンプリ
ング電圧VSの変動を引き起す。
一般的に、第10図（ａ），（ｂ）に示すようにサンプリ
ング回路の応答性によってサンプリング時点t0からただ
ちに一定のサプリング電圧VSが得られることはなく、初
期の段階ではオーバーシュートが発生したり、セトリン
グタイムが長くなる場合が生じる。又、AD変換回路を駆
動するクロック信号の影響（キックバック）もサンプリ
ング電圧VSの変動を引き起す。
すると、上位変換コードを出力する時点THと、下位変
換コードを出力する時点TLのサンプリング電圧が異なる
ことになる。
換コードを出力する時点TLのサンプリング電圧が異なる
ことになる。
この場合、前述した４ビットのAD変換回路で説明した
ように、アナログ信号Vinが上位２ビットの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧V1,V2,V3のレベルにきわめて近
い場合は問題がある。
ように、アナログ信号Vinが上位２ビットの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍、例えば、基準電圧V1,V2,V3のレベルにきわめて近
い場合は問題がある。
例えば、アナログ信号の変換コードの真値が〔0111〕
の場合は、上位の変換時点THで1LSBの誤差が生じると、
上位２ビットが〔10〕になり、この〔10〕の変換コード
によって下位のコンパレータが選択されることにより
〔1000〕に変化することになる。
の場合は、上位の変換時点THで1LSBの誤差が生じると、
上位２ビットが〔10〕になり、この〔10〕の変換コード
によって下位のコンパレータが選択されることにより
〔1000〕に変化することになる。
したがって、前記したようにサプリング回路のセトリン
グ特性が悪い場合は、上記コードの場合では比較的早い
タイミングで変換される上位２ビットの変換コードが
〔01〕から〔10〕に変化し易くなり、一般的に上位の量
子化レベル近傍の変換リニアリティが悪いという問題点
がある。
グ特性が悪い場合は、上記コードの場合では比較的早い
タイミングで変換される上位２ビットの変換コードが
〔01〕から〔10〕に変化し易くなり、一般的に上位の量
子化レベル近傍の変換リニアリティが悪いという問題点
がある。
本発明は、かかる問題点を解消することを目的として
なされたもので、マトリックス状に配列されているスイ
ッチングブロックと，このスイッチングブロックの行方
向に配置されている上位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと，このスイッチングブロックの列方向に配置され
ている下位コンパレータによって下位の変換ビットに数
値化するような直並列型のAD変換回路を構成し、下位の
エンコーダから、下位変換コードと、上位変換コードの
範囲外にある冗長コードが得られるようにし、下位の変
換コードとして出力されるデータが、上位の変換コード
のデータと異なるときは、上位の変換コードのデータを
強制的に修正するような構成とする。そして、本発明で
はさらに、基準電圧の印加点を半周期ずらし、かつ、ス
イッチングブロックを能動化するコントロールライン数
を少なくすると共に、同一の基準電圧が印加されるスイ
ッチングブロックの列及び下位コンパレータを統合する
ことによりマトリックス回路の配線及び下位コンパレー
タの配線を容易にするものである。
なされたもので、マトリックス状に配列されているスイ
ッチングブロックと，このスイッチングブロックの行方
向に配置されている上位コンパレータによってアナログ
信号を、まず、上位の変換ビットによって数値化し、次
に、前記マトリックス状に配列されたスイッチングブロ
ックと，このスイッチングブロックの列方向に配置され
ている下位コンパレータによって下位の変換ビットに数
値化するような直並列型のAD変換回路を構成し、下位の
エンコーダから、下位変換コードと、上位変換コードの
範囲外にある冗長コードが得られるようにし、下位の変
換コードとして出力されるデータが、上位の変換コード
のデータと異なるときは、上位の変換コードのデータを
強制的に修正するような構成とする。そして、本発明で
はさらに、基準電圧の印加点を半周期ずらし、かつ、ス
イッチングブロックを能動化するコントロールライン数
を少なくすると共に、同一の基準電圧が印加されるスイ
ッチングブロックの列及び下位コンパレータを統合する
ことによりマトリックス回路の配線及び下位コンパレー
タの配線を容易にするものである。
冗長ビットを付加した直並列型のAD変換回路の場合
は、一般に基準電圧の印加回路及びコントロール回路が
複雑になるが、基準抵抗ラインの折り返し点を半周期ず
らすと共に、同一基準電圧が印加されるスイッチングブ
ロックの列を１個の下位コンパレータに入力するように
統合することによってIC化における配線パターンを容易
にすることができる。
は、一般に基準電圧の印加回路及びコントロール回路が
複雑になるが、基準抵抗ラインの折り返し点を半周期ず
らすと共に、同一基準電圧が印加されるスイッチングブ
ロックの列を１個の下位コンパレータに入力するように
統合することによってIC化における配線パターンを容易
にすることができる。
第１図は本発明の基礎となる冗長ビットを付加した直
並列型のAD変換回路の一実施例を示す回路図であって、
アナログ信号Vinを４ビットのデジタルコードに変換す
る回路構成を示している。
並列型のAD変換回路の一実施例を示す回路図であって、
アナログ信号Vinを４ビットのデジタルコードに変換す
る回路構成を示している。
この図で、11〜17,21〜27,31〜37,及び41〜47はマト
リックス状に構成されているスイッチングブロックを示
しており、この実施例では各スイッチングブロックは４
行−７列のマトリックス回路10とされている。
リックス状に構成されているスイッチングブロックを示
しており、この実施例では各スイッチングブロックは４
行−７列のマトリックス回路10とされている。
各スイッチングブロックには差動型のアンプ構成とさ
れているトランジスタQ1,Q2及びQ3を備えており、一部
分を除くと一方のトランジスタQ1側には基準電圧VRT−V
RBを基準抵抗R1〜R16で分圧した基準電圧が供給され、
他方のトランジスタQ2側にはデジタルコードに変換すべ
きアナログ信号Vinがそれぞれ供給されている。そし
て、共通エミッタは後述するコントロール信号によって
スイッチングされるトランジスタQ3を介して、それぞれ
電流源Ｉに共通して接続される。
れているトランジスタQ1,Q2及びQ3を備えており、一部
分を除くと一方のトランジスタQ1側には基準電圧VRT−V
RBを基準抵抗R1〜R16で分圧した基準電圧が供給され、
他方のトランジスタQ2側にはデジタルコードに変換すべ
きアナログ信号Vinがそれぞれ供給されている。そし
て、共通エミッタは後述するコントロール信号によって
スイッチングされるトランジスタQ3を介して、それぞれ
電流源Ｉに共通して接続される。
又、トランジスタQ1,Q2のコレクタには抵抗ｒを介し
て電源VDDが供給され、その出力端子は７個の下位コン
パレータ51〜57の比較器CD1〜CD7にそれぞれ入力され、
下位コンパレータ51〜57の初段のアンプを兼用してい
る。
て電源VDDが供給され、その出力端子は７個の下位コン
パレータ51〜57の比較器CD1〜CD7にそれぞれ入力され、
下位コンパレータ51〜57の初段のアンプを兼用してい
る。
各スイッチングブロック内のトランジスタQ1,Q2は、
それぞれのベースエミッタ間電圧VBEのバラツキがきわ
めて小さくなるように、IC基板上でそのエミッタ領域が
他のトランジスタ素子より広くなるように設定され、V
BEのバラツキが少なくとも変換ビットのLSBの量子化レ
ベル幅よりも、さらに小さくなるように設定されてい
る。
それぞれのベースエミッタ間電圧VBEのバラツキがきわ
めて小さくなるように、IC基板上でそのエミッタ領域が
他のトランジスタ素子より広くなるように設定され、V
BEのバラツキが少なくとも変換ビットのLSBの量子化レ
ベル幅よりも、さらに小さくなるように設定されてい
る。
そのため、このマトリックス状に配置されたスイッチ
ングブロックの領域は、IC化に際してもっとも大きな領
域を占めることになる。
ングブロックの領域は、IC化に際してもっとも大きな領
域を占めることになる。
斜線をひいたスイッチングブロック11,12,16,17,21,2
2,26,27,31,32,36,37,41,42,46,47は２ビットの下位変
換コードに対して、さらに２ビットの冗長ビットを出力
するものであり、特にこの中で、11,12,46,47（ダミー
のスイッチングブロック）はコントロール信号によって
能動化されたときに、常に、一定の２値信号“H"又は
“L"が出力されるように固定した入力信号が与えられて
いる。
2,26,27,31,32,36,37,41,42,46,47は２ビットの下位変
換コードに対して、さらに２ビットの冗長ビットを出力
するものであり、特にこの中で、11,12,46,47（ダミー
のスイッチングブロック）はコントロール信号によって
能動化されたときに、常に、一定の２値信号“H"又は
“L"が出力されるように固定した入力信号が与えられて
いる。
又、特に、スイッチングブロックの第２行と第４行の
トランジスタQ1,Q2のコレクタは、スイッチングブロッ
クの第１行，第３行のトランジスタQ1,Q2のコレクタ出
力と反対方向のラインに接続され、基準電位VRT−VRBが
印加される直列基準抵抗R1〜R16のラインが折り返しで
作れるように工夫されている。
トランジスタQ1,Q2のコレクタは、スイッチングブロッ
クの第１行，第３行のトランジスタQ1,Q2のコレクタ出
力と反対方向のラインに接続され、基準電位VRT−VRBが
印加される直列基準抵抗R1〜R16のラインが折り返しで
作れるように工夫されている。
61,62,63は３個の上位コンパレータを示し、それぞれ
比較器CU1〜CU3,相補型の出力アンプCA,及びアンドゲー
トAU1〜AU4を備えている。
比較器CU1〜CU3,相補型の出力アンプCA,及びアンドゲー
トAU1〜AU4を備えている。
上位コンパレータ61〜63の各比較器CUの一方の入力に
はアナログ信号Vinが供給され、他方の入力には前述し
たように基準電位VRT−VRBを粗い量子化で分圧した基準
電圧V1,V2,V3が供給される。そして、上位コンパレータ
61,62,63の各比較器CUの出力は、サンプリングされたア
ナログ信号のレベルに対応して“H"又は“L"レベルとな
り、各アンドゲートAUのいずれか１個のみが“1"レベル
を出力するように構成されている。
はアナログ信号Vinが供給され、他方の入力には前述し
たように基準電位VRT−VRBを粗い量子化で分圧した基準
電圧V1,V2,V3が供給される。そして、上位コンパレータ
61,62,63の各比較器CUの出力は、サンプリングされたア
ナログ信号のレベルに対応して“H"又は“L"レベルとな
り、各アンドゲートAUのいずれか１個のみが“1"レベル
を出力するように構成されている。
各アンドゲートAUの出力信号はワイヤードオア接続さ
れ（以下図中「○」で記す）第１のエンコーダ80を介し
てバイナリコードに変換され、後述する選択ゲート93に
おいて、上位の２ビットのコードD1,D2に修正が加えら
れる。
れ（以下図中「○」で記す）第１のエンコーダ80を介し
てバイナリコードに変換され、後述する選択ゲート93に
おいて、上位の２ビットのコードD1,D2に修正が加えら
れる。
下位コンパレータ51〜57も上位コンパレータと同様に
構成されており、特に、下位コンパレータ53,54,55は上
位コンパレータによって選択された量子化レベル内をさ
らに細かく数値化して下位の２ビットのコードD3,D4を
第２のエンコーダ70を介して出力する。
構成されており、特に、下位コンパレータ53,54,55は上
位コンパレータによって選択された量子化レベル内をさ
らに細かく数値化して下位の２ビットのコードD3,D4を
第２のエンコーダ70を介して出力する。
しかし、このAD変換回路では、この下位コンパレータ
の左右に2LSBの冗長コードを生じるコンパレータ51,52
及び56,57が設けられ、上位コンパレータの変換範囲外
のアナログ信号Vinに対してもコード変換動作が行われ
るようになされている。
の左右に2LSBの冗長コードを生じるコンパレータ51,52
及び56,57が設けられ、上位コンパレータの変換範囲外
のアナログ信号Vinに対してもコード変換動作が行われ
るようになされている。
以下、上記した実施例の動作をアナログ信号Vinのサ
ンプリング電圧がVSの場合について説明する。
ンプリング電圧がVSの場合について説明する。
例えば、サンプリングされたアナログ信号のサンプリ
ング電圧がVSがVRB＜VS＜V3であれば、上位コンパレー
タ61,62,63の比較器CUの出力がすべて“L"となり、その
アンドゲートAUは上から〔0001〕の２値信号を出力す
る。そして、この信号〔0001〕が第１のエンコーダ80に
入力されると、ワイヤードオア回路によって最初の２列
のライン〔Ｉ〕には〔00〕、次の２列のライン〔II〕も
〔00〕、次の２列のライン〔III〕には〔01〕が出力さ
れる。
ング電圧がVSがVRB＜VS＜V3であれば、上位コンパレー
タ61,62,63の比較器CUの出力がすべて“L"となり、その
アンドゲートAUは上から〔0001〕の２値信号を出力す
る。そして、この信号〔0001〕が第１のエンコーダ80に
入力されると、ワイヤードオア回路によって最初の２列
のライン〔Ｉ〕には〔00〕、次の２列のライン〔II〕も
〔00〕、次の２列のライン〔III〕には〔01〕が出力さ
れる。
又、サンプリング電圧VSがV3＜VS＜V2のときは同様に
上位コパレータのアンドゲートAU1,AU2,AU3,AU4から〔0
010〕となる信号が出力され、これが第１のエンコーダ8
0に入力されるとライン〔Ｉ〕から〔00〕、ライン〔I
I〕からは〔01〕、ライン〔III〕からは〔10〕が出力さ
れるように構成されている。
上位コパレータのアンドゲートAU1,AU2,AU3,AU4から〔0
010〕となる信号が出力され、これが第１のエンコーダ8
0に入力されるとライン〔Ｉ〕から〔00〕、ライン〔I
I〕からは〔01〕、ライン〔III〕からは〔10〕が出力さ
れるように構成されている。
以下、V2＜VS＜V1,V1＜VS＜VRTの場合を含めて第１の
エンコーダ80の入力と出力の関係を第２図に示す。
エンコーダ80の入力と出力の関係を第２図に示す。
そして、各アンドゲートAU（1,2,3,4）の中で２値出
力信号がＨとなっているコントロールライン（x1,x2,
x3,x4）に接続されている各スイッチングブロックのト
ランジスタQ3がオンに制御され、さらに量子化レベルの
細かな数値化が実行される。
力信号がＨとなっているコントロールライン（x1,x2,
x3,x4）に接続されている各スイッチングブロックのト
ランジスタQ3がオンに制御され、さらに量子化レベルの
細かな数値化が実行される。
例えば、アンドゲートAU3のみが“H"レベルになると
スイッチングブロック31〜37のトランジスタQ3がオンと
なり、基準抵抗R7〜R13で分圧された基準電圧とサンプ
リング電圧VSがスイッチングブロック31〜37で差動的に
増幅され、下位のコンパレータ51〜57によって比較され
ることになる。同様に、アンドゲートAU2がＨレベルの
ときはスイッチングブロック21〜27が能動化される。
スイッチングブロック31〜37のトランジスタQ3がオンと
なり、基準抵抗R7〜R13で分圧された基準電圧とサンプ
リング電圧VSがスイッチングブロック31〜37で差動的に
増幅され、下位のコンパレータ51〜57によって比較され
ることになる。同様に、アンドゲートAU2がＨレベルの
ときはスイッチングブロック21〜27が能動化される。
このように、下位の変換コードはスイッチングブロッ
クの行単位で、サンプリングされた電圧VSとその行の基
準抵抗で分圧された基準電圧が比較され、下位コンパレ
ータ51〜57のアンドゲートAD1〜AD8から第３図に示すよ
うに２値信号が出力され、この２値信号がエンコードさ
れることにより、下位コードライン〔IV〕からは下位２
ビットの変換コードD3,D4が出力される。又、同時に修
正ラインV,VI,VIIの出力レベルも第３図に示すように変
化する。
クの行単位で、サンプリングされた電圧VSとその行の基
準抵抗で分圧された基準電圧が比較され、下位コンパレ
ータ51〜57のアンドゲートAD1〜AD8から第３図に示すよ
うに２値信号が出力され、この２値信号がエンコードさ
れることにより、下位コードライン〔IV〕からは下位２
ビットの変換コードD3,D4が出力される。又、同時に修
正ラインV,VI,VIIの出力レベルも第３図に示すように変
化する。
そして、以下，，で示すように、この修正ライ
ンV,VI,VIIのいずれかに１レベルの信号が出力されたと
きに、前記第１のエンコーダ80のラインI,II,IIIからの
上位２ビットのコードD1,D2がオアゲートOR1,OR2を介し
て選択的に出力されることになる。
ンV,VI,VIIのいずれかに１レベルの信号が出力されたと
きに、前記第１のエンコーダ80のラインI,II,IIIからの
上位２ビットのコードD1,D2がオアゲートOR1,OR2を介し
て選択的に出力されることになる。
修正ラインVI（０ライン）に１が生じる変換コー
ド、すなわち、下位２ビットの変換コードD3,D4が上位
の変換コードに対応して〔00〕〔01〕〔10〕〔11〕とな
るときは、禁止ゲート92を構成するアンドゲートA1,A2
の出力が０になるため、選択ゲート93内にあるアンドゲ
ートA1,A3,A4,A6の出力は０になり、第１のエンコーダ8
0から出力されるライン〔II〕の上位D1,D2のコードが選
択ゲート93のアンドゲートA2,A5及びオアゲートOR1,OR2
を介して、そのまま出力される。
ド、すなわち、下位２ビットの変換コードD3,D4が上位
の変換コードに対応して〔00〕〔01〕〔10〕〔11〕とな
るときは、禁止ゲート92を構成するアンドゲートA1,A2
の出力が０になるため、選択ゲート93内にあるアンドゲ
ートA1,A3,A4,A6の出力は０になり、第１のエンコーダ8
0から出力されるライン〔II〕の上位D1,D2のコードが選
択ゲート93のアンドゲートA2,A5及びオアゲートOR1,OR2
を介して、そのまま出力される。
こののケースは、上位２ビットの変換コードを出力
するアナログ信号のレベルが下位２ビットの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。
するアナログ信号のレベルが下位２ビットの変換コード
を出力するときのアナログ信号と変化していない場合を
示しており修正が行われない。
修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート92を構成するアンドゲートA1の
出力が１となり、選択ゲート93のアンドゲートA1,A4が
開く。その結果、このアンドゲートA1,A4に入力されて
いるラインＩの上位２ビットのコードD1,D2がオアゲー
トOR1,OR2を介して出力される。
ドのときは、禁止ゲート92を構成するアンドゲートA1の
出力が１となり、選択ゲート93のアンドゲートA1,A4が
開く。その結果、このアンドゲートA1,A4に入力されて
いるラインＩの上位２ビットのコードD1,D2がオアゲー
トOR1,OR2を介して出力される。
こののケースは、上位２ビットD1,D2を数値化した
ときのアナログ信号のレベルが、下位２ビットD3,D4を
数値化したときのアナログ信号より高い場合に修正を行
うものであり、例えば、第４図で示すようにアナログ信
号のサンプリング値VSの真値がVAであるときに、上位２
ビットの変換コードが誤って〔11〕を出力し、下位コン
パレータが正しい下位２ビットの変換コード〔11〕を出
力した時に、上位２ビットの変換コード〔11〕から１を
引いて〔10〕に修正して、正しいコード出力〔1011〕を
得るものである。すなわち、この場合はコントロールラ
インが間違ってスイッチングブロックのラインを選択し
たことになるが、冗長ビットを検出する右側の下位コン
パレータ57が〔11〕を出力するために、上位２ビットの
変換コードが修正されることになる。
ときのアナログ信号のレベルが、下位２ビットD3,D4を
数値化したときのアナログ信号より高い場合に修正を行
うものであり、例えば、第４図で示すようにアナログ信
号のサンプリング値VSの真値がVAであるときに、上位２
ビットの変換コードが誤って〔11〕を出力し、下位コン
パレータが正しい下位２ビットの変換コード〔11〕を出
力した時に、上位２ビットの変換コード〔11〕から１を
引いて〔10〕に修正して、正しいコード出力〔1011〕を
得るものである。すなわち、この場合はコントロールラ
インが間違ってスイッチングブロックのラインを選択し
たことになるが、冗長ビットを検出する右側の下位コン
パレータ57が〔11〕を出力するために、上位２ビットの
変換コードが修正されることになる。
修正ラインVII（＋１ライン）に１が生じる変換コ
ードのときは、禁止ゲート92を構成するアンドゲートA2
の出力が１となり、選択ゲート93のアンドゲートA3,A6
が開かれる。その結果、このアンドゲートA3,A6に入力
されているラインIIIの上位２ビットのコードD1,D2がオ
アゲートOR1,OR2を介して出力され、上位２ビットのコ
ードに＋１を加えることになる。
ードのときは、禁止ゲート92を構成するアンドゲートA2
の出力が１となり、選択ゲート93のアンドゲートA3,A6
が開かれる。その結果、このアンドゲートA3,A6に入力
されているラインIIIの上位２ビットのコードD1,D2がオ
アゲートOR1,OR2を介して出力され、上位２ビットのコ
ードに＋１を加えることになる。
すなわち、こののケースは、上位２ビットD1,D2を
数値化したときのアナログ信号のサンプルレベルがその
ときの量子化レベル範囲より低かった場合に修正を加え
るものであって、例えば、アナログ信号の真値が第４図
のVB点にあるときに、上位２ビットが〔00〕となったと
き、下位２ビットの数値化が〔00〕を出力すると、上位
２ビット〔00〕に＋１を加えて〔01〕とし、正しいアナ
ログ信号のサンプル電圧VBに対応する〔0100〕を出力す
るようにしたものである。
数値化したときのアナログ信号のサンプルレベルがその
ときの量子化レベル範囲より低かった場合に修正を加え
るものであって、例えば、アナログ信号の真値が第４図
のVB点にあるときに、上位２ビットが〔00〕となったと
き、下位２ビットの数値化が〔00〕を出力すると、上位
２ビット〔00〕に＋１を加えて〔01〕とし、正しいアナ
ログ信号のサンプル電圧VBに対応する〔0100〕を出力す
るようにしたものである。
このAD変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは
（第４図の斜線で示す領域）、修正ラインV,又はVIIに
Ｈレベルの信号が出力され、上位変換コードの修正を行
うので、高速のサプリングによってサンプリング回路の
セトリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる。
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは
（第４図の斜線で示す領域）、修正ラインV,又はVIIに
Ｈレベルの信号が出力され、上位変換コードの修正を行
うので、高速のサプリングによってサンプリング回路の
セトリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる。
なお、スイッチングブロックの第２行，及び第４行で
は回路構成の制約から基準電圧の印加方向が第１行，及
び第３行と逆になっている。そのため、この第２行，及
び第４行がコントロール信号によって選択されたとき
は、インバータ100から“1"レベルの信号が反転ゲート9
1,及びex−OR（1,2）に供給され、修正ラインV,及びVII
の信号を反転すると共に、下位２ビットの変換コード
D3,D4のコードを反転するようにしている点に注意が必
要である。
は回路構成の制約から基準電圧の印加方向が第１行，及
び第３行と逆になっている。そのため、この第２行，及
び第４行がコントロール信号によって選択されたとき
は、インバータ100から“1"レベルの信号が反転ゲート9
1,及びex−OR（1,2）に供給され、修正ラインV,及びVII
の信号を反転すると共に、下位２ビットの変換コード
D3,D4のコードを反転するようにしている点に注意が必
要である。
第５図（ａ）は本出願人が先に提案した第１図のAD変
換回路をさらに変形した一実施例を示す回路図で、第１
図と同一部分は同一符号とされている。
換回路をさらに変形した一実施例を示す回路図で、第１
図と同一部分は同一符号とされている。
この第５図（ａ）の実施例の特徴は、第５図（ｂ）に
示すように基準電位VRT−VRB間を分圧している基準抵抗
（R1〜R16）のラインの折り返し点を1/2周期ずらすこと
によって構成されている。
示すように基準電位VRT−VRB間を分圧している基準抵抗
（R1〜R16）のラインの折り返し点を1/2周期ずらすこと
によって構成されている。
すなわち、この実施例では、基準抵抗のR2−R3の接続
点A,R6−R7の接続点B,R10−R11の接続点C,R14−R15の接
続点Ｄが折り返し位置となるように構成され、その結
果、マトリックス回路が５行に変換されている。
点A,R6−R7の接続点B,R10−R11の接続点C,R14−R15の接
続点Ｄが折り返し位置となるように構成され、その結
果、マトリックス回路が５行に変換されている。
そして、第１図において、同一の基準電圧が印加され
ている９組のスイッチングブロック15・21,スイッチン
グブロック16・22,スイッチングブロック17・23,スイッ
チングブロック25・31,スイッチングブロック26・32,ス
イッチングブロック27・33,スイッチングブロック35・4
1,スイッチングブロック36・42,スイッチングブロック3
7・43を共通化することにより、スイッチングブロック
の数を９個減少させるように構成され、全体的には５行
−８列のマトリックス編成とされている。
ている９組のスイッチングブロック15・21,スイッチン
グブロック16・22,スイッチングブロック17・23,スイッ
チングブロック25・31,スイッチングブロック26・32,ス
イッチングブロック27・33,スイッチングブロック35・4
1,スイッチングブロック36・42,スイッチングブロック3
7・43を共通化することにより、スイッチングブロック
の数を９個減少させるように構成され、全体的には５行
−８列のマトリックス編成とされている。
又、上位コンパレータ61,62,63の出力側には４個のOR
回路OR1〜OR4が設けられ、上位変換コードが〔11〕とな
る量子化レベル範囲では、上位のアンドゲートAU1のみ
が“1"レベルとなり、コトロールラインx1,x2を介して
スイッチングブロックの第１行及び第２行が能動化さ
れ、この場合、スイッチングブロック13,14,15,16が下
位変換コードを、スイッチングブロック11,12,17,18は
下位変換コードの上下にある冗長ビットを検出するモー
ドになる。
回路OR1〜OR4が設けられ、上位変換コードが〔11〕とな
る量子化レベル範囲では、上位のアンドゲートAU1のみ
が“1"レベルとなり、コトロールラインx1,x2を介して
スイッチングブロックの第１行及び第２行が能動化さ
れ、この場合、スイッチングブロック13,14,15,16が下
位変換コードを、スイッチングブロック11,12,17,18は
下位変換コードの上下にある冗長ビットを検出するモー
ドになる。
又、同様に上位変換コードが〔10〕となる量子化レベ
ル範囲では、アンドゲートAU2の出力が“1"となり、コ
ントロールラインx2,x3によってスイッチングブロック
の第２行及び第３行が能動化され、スイッチングブロッ
ク23,24,25,26が下位変換コードを、スイッチングブロ
ック21,22,27,28が下位変換コードの冗長ビットを検出
することになる。
ル範囲では、アンドゲートAU2の出力が“1"となり、コ
ントロールラインx2,x3によってスイッチングブロック
の第２行及び第３行が能動化され、スイッチングブロッ
ク23,24,25,26が下位変換コードを、スイッチングブロ
ック21,22,27,28が下位変換コードの冗長ビットを検出
することになる。
以下、同様に上位変換コードが〔01〕のときは、第３
行及び第４行が能動化され、〔00〕のときは第４行及び
第５行が能動化される。
行及び第４行が能動化され、〔00〕のときは第４行及び
第５行が能動化される。
したがって、能動化されたときに一定の出力信号を下
位コンパレータに供給するスイッチングブロック11,12,
46,47,48（ダミー・スイッチングブロック）と、スイッ
チングブロック13,14,45以外のスイッチングブロック
は、下位変換コードの検出と、冗長ビットの検出の両方
を兼用していることになる。
位コンパレータに供給するスイッチングブロック11,12,
46,47,48（ダミー・スイッチングブロック）と、スイッ
チングブロック13,14,45以外のスイッチングブロック
は、下位変換コードの検出と、冗長ビットの検出の両方
を兼用していることになる。
又、ダミーのスイッチングブロック11,12,46,47,48は
差動対のトランジスタを省略し、コトロール信号によっ
て直接下位コンパレータに“H"及び“L"レベルの信号を
供給するようにしているため、マトリックス回路の配線
をさらに簡易化している。
差動対のトランジスタを省略し、コトロール信号によっ
て直接下位コンパレータに“H"及び“L"レベルの信号を
供給するようにしているため、マトリックス回路の配線
をさらに簡易化している。
さらに、第１図において示されている修正信号のライ
ンV,VI,VIIは２系統（Ｒ），（Ｌ）が設置されており、
後述するように、第２のエンコーダ90からはコードライ
ンIVから下位変換コードD3,D4が出力されると同時に、
上位変換コードによって選択されるスイッチングブロッ
クの行によって、２種類の修正信号が６本の修正ライン
Ｖ（Ｒ・Ｌ）,VI（Ｒ・Ｌ）,VII（Ｒ・Ｌ）より出力さ
れ、修正信号選択回路94を介して選択ゲート93に供給さ
れるように構成されている。
ンV,VI,VIIは２系統（Ｒ），（Ｌ）が設置されており、
後述するように、第２のエンコーダ90からはコードライ
ンIVから下位変換コードD3,D4が出力されると同時に、
上位変換コードによって選択されるスイッチングブロッ
クの行によって、２種類の修正信号が６本の修正ライン
Ｖ（Ｒ・Ｌ）,VI（Ｒ・Ｌ）,VII（Ｒ・Ｌ）より出力さ
れ、修正信号選択回路94を介して選択ゲート93に供給さ
れるように構成されている。
以下、このAD変換回路において、下位変換コード及び
冗長ビットが得られる動作を第６図（ａ），（ｂ）を参
照して説明する。
冗長ビットが得られる動作を第６図（ａ），（ｂ）を参
照して説明する。
第５図（ａ）で上位変換コードが〔11〕又は〔01〕を
出力するときは、アンドゲートAU1又はAU3の出力が“1"
となり、このとき、第６図（ａ）に示すように８個のス
イッチングブロック１〜８が能動化される（以下、Ｒモ
ードという）。
出力するときは、アンドゲートAU1又はAU3の出力が“1"
となり、このとき、第６図（ａ）に示すように８個のス
イッチングブロック１〜８が能動化される（以下、Ｒモ
ードという）。
このＲモードでは、インバータ100の入力（Ｈ）及び
出力（Ｌ）の信号によって、第５図（ａ）の出力ゲート
AD10の出力は常に０レベルであって、無視することがで
き、オア回路ORD1の出力が“1"となることにより、アン
ドゲートAD2は第６図（ａ）にAd1として示すように下位
の比較器CD2の出力信号のみで変化する。
出力（Ｌ）の信号によって、第５図（ａ）の出力ゲート
AD10の出力は常に０レベルであって、無視することがで
き、オア回路ORD1の出力が“1"となることにより、アン
ドゲートAD2は第６図（ａ）にAd1として示すように下位
の比較器CD2の出力信号のみで変化する。
又、オア回路ORD2はスルー回路になり、出力ゲートA
D0は下位の比較器CD1の反転電圧をそのまま出力するア
ンドゲートAd9とすることができる。
D0は下位の比較器CD1の反転電圧をそのまま出力するア
ンドゲートAd9とすることができる。
したがって、第７図に示すように入力アナログ信号が
各スイッチングブロック１〜８に供給されている基準電
圧より高い場合、すなわち、各下位の比較器CD1〜CD8の
正相出力信号がＨとなるときは、アンドゲートAd1のみ
が“1"レベルとなり、第２のエンコーダ90からは下位変
換コードD3・D4＝〔01〕出力され、修正信号のラインVI
I（Ｒ）から、＋１となる信号が修正信号選択回路94に
供給される。
各スイッチングブロック１〜８に供給されている基準電
圧より高い場合、すなわち、各下位の比較器CD1〜CD8の
正相出力信号がＨとなるときは、アンドゲートAd1のみ
が“1"レベルとなり、第２のエンコーダ90からは下位変
換コードD3・D4＝〔01〕出力され、修正信号のラインVI
I（Ｒ）から、＋１となる信号が修正信号選択回路94に
供給される。
そして、前述したように第１のエンコーダ80のライン
IIIのコードが選択され、上位変換コードに＋１を加え
る修正が行われる。
IIIのコードが選択され、上位変換コードに＋１を加え
る修正が行われる。
アナログ信号のレベルが低下すると、第７図に示すよ
うに、基準電圧の高い方のスイッチングブロックの出力
からＬレベルに反転して行き、アンドゲートAd1から出
力されていた信号“1"がAd2,Ad3……の順で移動する。
うに、基準電圧の高い方のスイッチングブロックの出力
からＬレベルに反転して行き、アンドゲートAd1から出
力されていた信号“1"がAd2,Ad3……の順で移動する。
その結果、下位変換コードD3・D4は〔01〕〔00〕〔1
1〕〔10〕……と変化する。
1〕〔10〕……と変化する。
下位アンドゲートAd3〜Ad6の出力信号が“1"となると
きに得られる下位コード〔11〕〔10〕〔01〕〔00〕は、
上位変換コードの量子化レベル範囲内に下位変換コード
が得られた場合に相当し、修正信号のラインVI（Ｒ）か
ら“1"が得られことによって、修正が行われない。
きに得られる下位コード〔11〕〔10〕〔01〕〔00〕は、
上位変換コードの量子化レベル範囲内に下位変換コード
が得られた場合に相当し、修正信号のラインVI（Ｒ）か
ら“1"が得られことによって、修正が行われない。
しかし、アンドゲートAd1,Ad2が“1"となるときは修
正ラインVII（Ｒ）から“1"が出力され、上位変換コー
ドに１を加え、アンドゲートAd7〜Ad9が“1"となるとき
は修正ラインのＶ（Ｒ）から“1"が出力された上位変換
コードに−１を加えることになる。
正ラインVII（Ｒ）から“1"が出力され、上位変換コー
ドに１を加え、アンドゲートAd7〜Ad9が“1"となるとき
は修正ラインのＶ（Ｒ）から“1"が出力された上位変換
コードに−１を加えることになる。
したがって、本発明のAD変換回路は第１図のものに比
較して冗長ビットが下位側で１だけ増加したことにな
る。
較して冗長ビットが下位側で１だけ増加したことにな
る。
次に、上位のアンドゲートAU2又はAU4に“1"レベルの
信号が出力されるＬモードの場合を第６図（ｂ）を参照
して説明する。
信号が出力されるＬモードの場合を第６図（ｂ）を参照
して説明する。
このＬモードのときは、インバータ100の入力（Ｌ）
及び出力（Ｈ）によって第５図（ａ）の出力ゲートAD0
の出力信号は常に“0"であり省略される。
及び出力（Ｈ）によって第５図（ａ）の出力ゲートAD0
の出力信号は常に“0"であり省略される。
又、オア回路ORD1はスルー回路となり、オア回路ORD2
の出力は常に１となるから、第５図（ａ）のアンドゲー
トAD7は第６図（ｂ）にAd1として示すように下位の比較
器CD7の出力に応じて変化する。
の出力は常に１となるから、第５図（ａ）のアンドゲー
トAD7は第６図（ｂ）にAd1として示すように下位の比較
器CD7の出力に応じて変化する。
さらに、出力ゲートAD10は下位の比較器CD8の逆相出
力をそのまま出力するアンドゲートAd9とすることがで
きる。
力をそのまま出力するアンドゲートAd9とすることがで
きる。
その結果、第６図（ｂ）に示すように、スイッチング
ブロック１〜８が選択され、アナログ信号のレベルによ
ってスイッチングブロック１〜８が順次Ｈレベルに反転
したときは、アンドゲートAd1〜Ad9が数字の順に“1"レ
ベルを出力することになる。
ブロック１〜８が選択され、アナログ信号のレベルによ
ってスイッチングブロック１〜８が順次Ｈレベルに反転
したときは、アンドゲートAd1〜Ad9が数字の順に“1"レ
ベルを出力することになる。
そして、このアンドゲートAd1〜Ad9の出力によって、
第２のエンコーダ90からは第７図に示すように下位変換
コードD3・D4が得られるように構成される。
第２のエンコーダ90からは第７図に示すように下位変換
コードD3・D4が得られるように構成される。
又、このＬモードのときは修正信号のラインＶ
（Ｌ）,VI（Ｌ）,VII（Ｌ）が修正信号選択回路94によ
り選択され、Ｒモードの場合と同様に上位変換コードD1
・D2の修正を行うことになる。
（Ｌ）,VI（Ｌ）,VII（Ｌ）が修正信号選択回路94によ
り選択され、Ｒモードの場合と同様に上位変換コードD1
・D2の修正を行うことになる。
以上説明したように、第５図（ａ）で示した本発明の
実施例によると、上位変換コードによって選択されるス
イッチングブロックの行は２行８列となり、この各スイ
ッチングブロックに供給する基準電圧の配線距離が均等
に、かつ短縮することができる。
実施例によると、上位変換コードによって選択されるス
イッチングブロックの行は２行８列となり、この各スイ
ッチングブロックに供給する基準電圧の配線距離が均等
に、かつ短縮することができる。
又、ダミーのスイッチングブロック（11,12,46,47,4
8）以外は、下位変換ビットと、冗長ビットの両方を検
出することができるように兼用できる配置となっている
ため、変換ビット数ｎが大きくなる程、スイッチングブ
ロックの数を大幅に少なくすることが可能になり、スイ
ッチングブロックのマトリックス回路をIC化する際に、
きわめて有効である。
8）以外は、下位変換ビットと、冗長ビットの両方を検
出することができるように兼用できる配置となっている
ため、変換ビット数ｎが大きくなる程、スイッチングブ
ロックの数を大幅に少なくすることが可能になり、スイ
ッチングブロックのマトリックス回路をIC化する際に、
きわめて有効である。
以上の実施例は、４ビットのAD変換回路に対して、上
位２ビット，下位２ビット＋冗長3LSBを得るように構成
したが、一般にｎビットであれば、上位ａビット，下位
ｂビットに分け、ａ＋ｂ＝ｎにすると共に、冗長ビット
を付加するようにすると、本発明のAD変換回路を同様な
手法によって、スイッチングブロック及び下位コンパレ
ータを省略した修正型のAD変換回路をスイッチングブロ
ック及び下位コンパレータを省略した修正型のAD変換回
路を構成できることはいうまでもない。又、ａ＋ｂ＝n,
a＜ｂとなるように設定することもできる。
位２ビット，下位２ビット＋冗長3LSBを得るように構成
したが、一般にｎビットであれば、上位ａビット，下位
ｂビットに分け、ａ＋ｂ＝ｎにすると共に、冗長ビット
を付加するようにすると、本発明のAD変換回路を同様な
手法によって、スイッチングブロック及び下位コンパレ
ータを省略した修正型のAD変換回路をスイッチングブロ
ック及び下位コンパレータを省略した修正型のAD変換回
路を構成できることはいうまでもない。又、ａ＋ｂ＝n,
a＜ｂとなるように設定することもできる。
以上説明したように、本発明のAD変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のAD変換回路において、スイッチングブロックをマト
リックス状に配置し、この各スイッチングブロックに印
加される基準電圧を基準抵抗ラインの折り返し点を1/2
周期ずらして各基準抵抗の接続点から供給するように構
成し、かつ、同一基準電圧に接続されているスイッチン
グブロックを統合してマトリックス回路を簡易化すると
共に、下位コンパレータの数を低減しているので、基準
電圧印加回路長を各スイッチングブロックに対して等し
くすることができると同時に、各スイッチングブロック
の数を低減させることができ、変換ビット数が大きくな
る程、回路規模の簡略化に対して大きな効果を与えるこ
とができる。
グ信号を２段階でデジタル信号に変換するような直並列
型のAD変換回路において、スイッチングブロックをマト
リックス状に配置し、この各スイッチングブロックに印
加される基準電圧を基準抵抗ラインの折り返し点を1/2
周期ずらして各基準抵抗の接続点から供給するように構
成し、かつ、同一基準電圧に接続されているスイッチン
グブロックを統合してマトリックス回路を簡易化すると
共に、下位コンパレータの数を低減しているので、基準
電圧印加回路長を各スイッチングブロックに対して等し
くすることができると同時に、各スイッチングブロック
の数を低減させることができ、変換ビット数が大きくな
る程、回路規模の簡略化に対して大きな効果を与えるこ
とができる。
又、下位コンパレータ及び下位アンドゲートの数を少
なくすることによって低電力化及び小型化をはかること
ができるという利点がある。
なくすることによって低電力化及び小型化をはかること
ができるという利点がある。
第１図は本発明の基礎となるAD変換回路の一実施例を示
す回路図、第２図，第３図は上位，及び下位の変換コー
ドを示すパターン図、第４図は量子化レベルと変換コー
ドの関係を示す図、第５図（ａ），（ｂ）は本発明の実
施例を示す基本回路図とその説明図、第６図（ａ），
（ｂ）は本発明の直並列型AD変換回路の下位変換回路の
説明図、第７図は変換コードと修正信号のデータ図、第
８図は従来の直並列型AD変換回路のブロック図、第９図
はサンプリングのタイミング波形図、第10図（ａ），
（ｂ）はサンプリング波形図である。 図中、11〜17,21〜27,31〜37,41〜47はスイッチングブ
ロック、51〜57は下位コンパレータ、61〜63は上位コン
パレータ、80は第１のエンコーダ、90は第２のエンコー
ダを示す。
す回路図、第２図，第３図は上位，及び下位の変換コー
ドを示すパターン図、第４図は量子化レベルと変換コー
ドの関係を示す図、第５図（ａ），（ｂ）は本発明の実
施例を示す基本回路図とその説明図、第６図（ａ），
（ｂ）は本発明の直並列型AD変換回路の下位変換回路の
説明図、第７図は変換コードと修正信号のデータ図、第
８図は従来の直並列型AD変換回路のブロック図、第９図
はサンプリングのタイミング波形図、第10図（ａ），
（ｂ）はサンプリング波形図である。 図中、11〜17,21〜27,31〜37,41〜47はスイッチングブ
ロック、51〜57は下位コンパレータ、61〜63は上位コン
パレータ、80は第１のエンコーダ、90は第２のエンコー
ダを示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−15324（ＪＰ，Ａ) 特開 昭60−197018（ＪＰ，Ａ) 特開 昭60−68709（ＪＰ，Ａ) 特開 平２−12530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/82
Claims (1)
- 【請求項１】基準電圧を1/2周期行方向にずらして折り
返した抵抗体によって分圧する基準抵抗ラインと、 前記基準抵抗ラインによって分圧された電圧と、被変換
入力信号が供給され、前記基準抵抗ラインに沿って1/2
周期ずらしてマトリックス状に配置され前記分圧された
電圧と前記被変換入力信号とを比較しその結果を出力す
るスイッチングブロックと、 前記スイッチングブロックの各行の中間部分に印加され
ている基準電圧と、前記被変換入力信号を比較して上位
ビットの変換コードを得る上位コンパレータと、 前記上位コンパレータによって変換された前記被変換入
力信号の変換コードに関連する制御信号によって、前記
マトリックス状に配置されたスイッチングブロックの隣
接する奇数行と偶数行を同時に能動化するコントロール
ラインと、 前記スイッチングブロックの行方向で同一の基準電圧
と、同一の被変換入力信号が供給されているスイッチン
グブロックを行方向で共通化すると共に、 前記スイッチングブロックの奇数行に位置するスイッチ
ングブロックと、偶数行に位置するスイッチングブロッ
クの出力がそれぞれ列方向に共通入力され、下位ビット
の変換コードと、該下位ビットの変換コードの上下に隣
接した冗長変換コードを得る下位コンパレータと、 上記下位コンパレータからの出力信号が供給され列方向
の出力信号を切替える論理回路と、 該下位コンパレータの出力に応じて前記論理回路を制御
しその結果をエンコーダに供給し、前記上位ビットの変
換コードの修正を行う修正信号選択回路と、を備えたAD
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281447A JP2775776B2 (ja) | 1988-11-09 | 1988-11-09 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281447A JP2775776B2 (ja) | 1988-11-09 | 1988-11-09 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128524A JPH02128524A (ja) | 1990-05-16 |
| JP2775776B2 true JP2775776B2 (ja) | 1998-07-16 |
Family
ID=17639302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281447A Expired - Fee Related JP2775776B2 (ja) | 1988-11-09 | 1988-11-09 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775776B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815324A (ja) * | 1981-07-21 | 1983-01-28 | Sony Corp | Ａ／ｄコンバ−タ |
| JPS6068709A (ja) * | 1983-09-24 | 1985-04-19 | Toshiba Corp | 基準電圧発生回路 |
| JPH0681048B2 (ja) * | 1984-03-21 | 1994-10-12 | 株式会社日立製作所 | Ａ／ｄ変換器 |
-
1988
- 1988-11-09 JP JP63281447A patent/JP2775776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02128524A (ja) | 1990-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |