JP2812221B2 - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、アナログ信号をデジ
タル信号に変換するＡＤ変換器にかかわり、特にアナロ
グ信号を上位及び下位の２段階でデジタル信号に変換す
る直並列方式のＡＤ変換回路に関するものである。
タル信号に変換するＡＤ変換器にかかわり、特にアナロ
グ信号を上位及び下位の２段階でデジタル信号に変換す
る直並列方式のＡＤ変換回路に関するものである。
【０００２】
【従来の技術】アナログ信号をデジタル信号に変換する
ＡＤ変換器には各種の変換方式が提案されているが、一
般的にはアナログ信号の振幅を変換ビット数と等しくな
るように量子化し、量子化された信号を複数個のコンパ
レータに入力してデジタルコードに変換するフラッシュ
タイプ（並列型）のＡＤ変換回路が多用されている。
ＡＤ変換器には各種の変換方式が提案されているが、一
般的にはアナログ信号の振幅を変換ビット数と等しくな
るように量子化し、量子化された信号を複数個のコンパ
レータに入力してデジタルコードに変換するフラッシュ
タイプ（並列型）のＡＤ変換回路が多用されている。
【０００３】このような並列型のＡＤ変換器は原理的に
は高速動作が可能であるが、変換ビット数をｎとする
と、少なくとも２n −１個のコンパレータが必要にな
り、例えば８ビットの変換コードを得るために２５５個
の比較器が必要になる。そのため、高分解能のデジタル
コードを得るために、数万個の能動素子をＩＣ化によっ
て形成することが要請される。
は高速動作が可能であるが、変換ビット数をｎとする
と、少なくとも２n −１個のコンパレータが必要にな
り、例えば８ビットの変換コードを得るために２５５個
の比較器が必要になる。そのため、高分解能のデジタル
コードを得るために、数万個の能動素子をＩＣ化によっ
て形成することが要請される。
【０００４】そこで、アナログ信号をｎビットのデジタ
ル信号に変換する際に、まずアナログ信号を粗い量子化
によって数値化し、ＭＳＢを含む上位のａビットの変換
コードを得ると共に、この上位の変換コードの誤差、す
なわち量子化ノイズを少なくするために、さらに上位の
量子化範囲を細分化して数値化し、ＬＳＢを含む下位ｂ
（ｎ−ａ）ビットの変換コードを得るようにしたＡＤ変
換回路が提案されている。
ル信号に変換する際に、まずアナログ信号を粗い量子化
によって数値化し、ＭＳＢを含む上位のａビットの変換
コードを得ると共に、この上位の変換コードの誤差、す
なわち量子化ノイズを少なくするために、さらに上位の
量子化範囲を細分化して数値化し、ＬＳＢを含む下位ｂ
（ｎ−ａ）ビットの変換コードを得るようにしたＡＤ変
換回路が提案されている。
【０００５】図１０はかかる新直並列型のＡＤ変換回路
（以下、単に直並列型のＡＤ変換回路という）の概要を
示すブロック図であって、アナログ信号を４ビットのデ
ジタルコードに変換する回路構成を示している。この図
で、Ｒ1 〜Ｒ16は基準電位ＶRT−ＶRB（０〜２Ｖ）の端
子に直列に接続されている基準抵抗、ＣU1〜ＣU3は一方
の入力端子に変換すべきアナログ信号Ｖinが供給され、
他方の入力端子に前記基準抵抗Ｒ1 〜Ｒ16で分圧された
粗い量子化レベルの基準電圧（Ｖ1 ，Ｖ2 ，Ｖ3)が入力
されている上位コンパレータ、ＣD1〜ＣD3は同じくアナ
ログ信号Ｖinが一方の入力端子に供給され、他方の入力
端子には前記基準抵抗Ｒ1 〜Ｒ16で細かく分圧された基
準電圧がスイッチＳ1 〜Ｓ12を介して供給されている下
位コンパレータである。
（以下、単に直並列型のＡＤ変換回路という）の概要を
示すブロック図であって、アナログ信号を４ビットのデ
ジタルコードに変換する回路構成を示している。この図
で、Ｒ1 〜Ｒ16は基準電位ＶRT−ＶRB（０〜２Ｖ）の端
子に直列に接続されている基準抵抗、ＣU1〜ＣU3は一方
の入力端子に変換すべきアナログ信号Ｖinが供給され、
他方の入力端子に前記基準抵抗Ｒ1 〜Ｒ16で分圧された
粗い量子化レベルの基準電圧（Ｖ1 ，Ｖ2 ，Ｖ3)が入力
されている上位コンパレータ、ＣD1〜ＣD3は同じくアナ
ログ信号Ｖinが一方の入力端子に供給され、他方の入力
端子には前記基準抵抗Ｒ1 〜Ｒ16で細かく分圧された基
準電圧がスイッチＳ1 〜Ｓ12を介して供給されている下
位コンパレータである。
【０００６】また、一点鎖線で囲ったＥ1 の部分は上位
コンパレータＣU1〜ＣU3から出力される２値信号をエン
コードして、例えば２ビットのバイナリコード（又は２
の補数コード）に変換する第１のエンコーダ、Ｅ2 は同
じく下位コンパレータＣD1〜ＣD2から出力される２値信
号を２ビットのバイナリコードに変換する第２のエンコ
ーダである。第１のエンコーダＥ1 には相補出力アンプ
ＣＡ1 〜ＣＡ3 及びアンドゲートＡ1 〜Ａ4 及びＲＯＭ
回路が設けられており、アンドゲートＡ1 から“１”レ
ベルの信号が出力されたときは前記スイッチＳ1 〜Ｓ3
をオンに制御し、アンドゲートＡ2 から“１”レベルの
信号が出力されるとスイッチＳ4 〜Ｓ6 がオンとなり、
以下、同様にアンドゲートＡ3 ，及びＡ4 の出力によっ
てスイッチＳ7 〜Ｓ9及びＳ10〜Ｓ12がオンとなるよう
にコントロールされる。
コンパレータＣU1〜ＣU3から出力される２値信号をエン
コードして、例えば２ビットのバイナリコード（又は２
の補数コード）に変換する第１のエンコーダ、Ｅ2 は同
じく下位コンパレータＣD1〜ＣD2から出力される２値信
号を２ビットのバイナリコードに変換する第２のエンコ
ーダである。第１のエンコーダＥ1 には相補出力アンプ
ＣＡ1 〜ＣＡ3 及びアンドゲートＡ1 〜Ａ4 及びＲＯＭ
回路が設けられており、アンドゲートＡ1 から“１”レ
ベルの信号が出力されたときは前記スイッチＳ1 〜Ｓ3
をオンに制御し、アンドゲートＡ2 から“１”レベルの
信号が出力されるとスイッチＳ4 〜Ｓ6 がオンとなり、
以下、同様にアンドゲートＡ3 ，及びＡ4 の出力によっ
てスイッチＳ7 〜Ｓ9及びＳ10〜Ｓ12がオンとなるよう
にコントロールされる。
【０００７】このような直並列型のＡＤ変換回路は例え
ば図１１に示すように、アナログ信号Ｖinはサンプリン
グパルスＰS の立上がり点でサンプリングされ、そのサ
ンプリング電圧ＶS が供給されると、第１のエンコーダ
Ｅ1 がクロック信号ＣＬＫの立下がり時点ＴH(τA 遅れ
た点）で動作して上位コンパレータＣU1〜ＣU3の２値信
号出力を上位２ビットのコード信号Ｄ1 ，Ｄ2 に変換し
て出力し、同じサンプリング電圧ＶS の値をクロック信
号ＣＬＫの立上がり時点ＴL(τB 遅れた点）で動作する
第２のエンコーダＥ2 によって下位のコード信号Ｄ3,Ｄ
4 に変換するように駆動される。すなわち、まず基準電
圧ＶRT〜ＶRBを分圧した基準電圧Ｖ1 ，Ｖ2 ，Ｖ3 とサ
ンプリング電圧ＶS が上位コンパレータＣU1〜ＣU3によ
って比較され、例えばＶ3 ＜ＶS ＜Ｖ2 であれば上位コ
ンパレータＣU3の出力が高電位（Ｈ）となり、ＣU1，Ｃ
U2は低電位（Ｌ）レベルになる。すると、アンドゲート
Ａ3 の出力のみが“１”となり、他のアンドゲート
Ａ1，Ａ2 ，Ａ4 は“０”値を示す。その結果、第１の
エンコーダＥ1 から上位２ビットの変換コードとして
〔０１〕が出力される。
ば図１１に示すように、アナログ信号Ｖinはサンプリン
グパルスＰS の立上がり点でサンプリングされ、そのサ
ンプリング電圧ＶS が供給されると、第１のエンコーダ
Ｅ1 がクロック信号ＣＬＫの立下がり時点ＴH(τA 遅れ
た点）で動作して上位コンパレータＣU1〜ＣU3の２値信
号出力を上位２ビットのコード信号Ｄ1 ，Ｄ2 に変換し
て出力し、同じサンプリング電圧ＶS の値をクロック信
号ＣＬＫの立上がり時点ＴL(τB 遅れた点）で動作する
第２のエンコーダＥ2 によって下位のコード信号Ｄ3,Ｄ
4 に変換するように駆動される。すなわち、まず基準電
圧ＶRT〜ＶRBを分圧した基準電圧Ｖ1 ，Ｖ2 ，Ｖ3 とサ
ンプリング電圧ＶS が上位コンパレータＣU1〜ＣU3によ
って比較され、例えばＶ3 ＜ＶS ＜Ｖ2 であれば上位コ
ンパレータＣU3の出力が高電位（Ｈ）となり、ＣU1，Ｃ
U2は低電位（Ｌ）レベルになる。すると、アンドゲート
Ａ3 の出力のみが“１”となり、他のアンドゲート
Ａ1，Ａ2 ，Ａ4 は“０”値を示す。その結果、第１の
エンコーダＥ1 から上位２ビットの変換コードとして
〔０１〕が出力される。
【０００８】次に、この上位２ビットの変換コードをラ
ッチした状態でアンドゲートＡ3 からコントロール信号
が出力され、スイッチＳ7 〜Ｓ9 をオンにする。する
と、Ｖ3 ＜ＶS ＜Ｖ2 のレベルにあるサンプリングされ
たアナログ信号が、さらに抵抗Ｒ9 〜Ｒ12によって分圧
された基準信号Ｖ23-1，Ｖ23-2，Ｖ23-3と下位コンパレ
ータＣD1〜ＣD3によって比較され、例えばＶ23-1＞ＶS
＞Ｖ23-2であるときは第２のエンコーダＥ2 から下位２
ビットの変換コード〔１０〕が出力される。その結果、
第１及び第２のエンコーダＥ1 ，Ｅ2 からアナログ信号
Ｖinの４ビット変換コード〔０１１０〕が出力されるこ
とになる。
ッチした状態でアンドゲートＡ3 からコントロール信号
が出力され、スイッチＳ7 〜Ｓ9 をオンにする。する
と、Ｖ3 ＜ＶS ＜Ｖ2 のレベルにあるサンプリングされ
たアナログ信号が、さらに抵抗Ｒ9 〜Ｒ12によって分圧
された基準信号Ｖ23-1，Ｖ23-2，Ｖ23-3と下位コンパレ
ータＣD1〜ＣD3によって比較され、例えばＶ23-1＞ＶS
＞Ｖ23-2であるときは第２のエンコーダＥ2 から下位２
ビットの変換コード〔１０〕が出力される。その結果、
第１及び第２のエンコーダＥ1 ，Ｅ2 からアナログ信号
Ｖinの４ビット変換コード〔０１１０〕が出力されるこ
とになる。
【０００９】
【発明が解決しようとする課題】この直並列型ＡＤ変換
回路は、変換コードを上位及び下位の２ビットに分けて
出力するため、４ビットのＡＤ変換を行う際に必要とさ
れるコンパレータの数を６個に低減することができ、例
えば８ビットのＡＤ変換を行う際は、並列型のＡＤ変換
器では２５５個のコンパレータが必要であるが、この方
式の場合は上位及び下位をそれぞれ４ビットにすること
により（２4 −１）×２＝３０個ですむという利点があ
る。
回路は、変換コードを上位及び下位の２ビットに分けて
出力するため、４ビットのＡＤ変換を行う際に必要とさ
れるコンパレータの数を６個に低減することができ、例
えば８ビットのＡＤ変換を行う際は、並列型のＡＤ変換
器では２５５個のコンパレータが必要であるが、この方
式の場合は上位及び下位をそれぞれ４ビットにすること
により（２4 −１）×２＝３０個ですむという利点があ
る。
【００１０】しかしながら、変換コードが２段階で行わ
れるため、特にサンプリング周波数を高くしたときに次
に説明するような問題点が発生する。アナログ信号を早
い周期でサンプリングしたときは、一般的に図１２に示
すようにサンプリング回路の応答性によってサンプリン
グ時点ｔ0 から直ちに一定のサンプリング電圧ＶS が得
られることはなく、初期の段階ではオーバーシュートが
発生したり、セトリングタイムが長くなる場合が生じ
る。
れるため、特にサンプリング周波数を高くしたときに次
に説明するような問題点が発生する。アナログ信号を早
い周期でサンプリングしたときは、一般的に図１２に示
すようにサンプリング回路の応答性によってサンプリン
グ時点ｔ0 から直ちに一定のサンプリング電圧ＶS が得
られることはなく、初期の段階ではオーバーシュートが
発生したり、セトリングタイムが長くなる場合が生じ
る。
【００１１】また、ＡＤ変換回路を駆動するクロック信
号の影響（キックバック）もサンプリング電圧ＶS の変
動を引き起す。すると、上位変換コードを出力する時点
ＴH と、下位変換コードを出力する時点ＴL のサンプリ
ング電圧が異なることになる。この場合、前述した４ビ
ットのＡＤ変換回路で説明したように、アナログ信号Ｖ
inが上位２ビットの量子化レベルの中間にある場合はと
もかくも、この量子化レベルの近傍、例えば基準電圧Ｖ
1 ，Ｖ2 ，Ｖ3 のレベルに極めて近い場合は問題があ
る。例えば、アナログ信号の変換コードの真値が〔０１
１１〕の場合は、上位の変換時点ＴH で１ＬＳＢの誤差
が生じると上位２ビットが〔１０〕になり、この〔１
０〕の変換コードによって下位のコンパレータが選択さ
れることにより〔１０００〕に変化することになる。し
たがって、前記したようにサンプリング回路のセトリン
グ特性が悪い場合は、上記コードの場合では比較的早い
タイミングで変換される上位２ビットの変換コードが
〔０１〕から〔１０〕に変化しやすくなり、一般的に上
位の量子化レベル近傍の変換リニアリティが悪いという
問題点がある。
号の影響（キックバック）もサンプリング電圧ＶS の変
動を引き起す。すると、上位変換コードを出力する時点
ＴH と、下位変換コードを出力する時点ＴL のサンプリ
ング電圧が異なることになる。この場合、前述した４ビ
ットのＡＤ変換回路で説明したように、アナログ信号Ｖ
inが上位２ビットの量子化レベルの中間にある場合はと
もかくも、この量子化レベルの近傍、例えば基準電圧Ｖ
1 ，Ｖ2 ，Ｖ3 のレベルに極めて近い場合は問題があ
る。例えば、アナログ信号の変換コードの真値が〔０１
１１〕の場合は、上位の変換時点ＴH で１ＬＳＢの誤差
が生じると上位２ビットが〔１０〕になり、この〔１
０〕の変換コードによって下位のコンパレータが選択さ
れることにより〔１０００〕に変化することになる。し
たがって、前記したようにサンプリング回路のセトリン
グ特性が悪い場合は、上記コードの場合では比較的早い
タイミングで変換される上位２ビットの変換コードが
〔０１〕から〔１０〕に変化しやすくなり、一般的に上
位の量子化レベル近傍の変換リニアリティが悪いという
問題点がある。
【００１２】
【課題を解決するための手段】本発明はかかる問題点を
解消し、かつＡＤ変換回路の駆動電圧に対して余裕のあ
るコンパレータ出力が得られるようにしたもので、マト
リックス状に配列されているスイッチングブロックと、
このスイッチングブロックの行方向に配置されている上
位コンパレータによって、アナログ信号を先ず上位の変
換ビットによって数値化し、次に前記マトリックス状に
配列されたスイッチングブロックと、このスイッチング
ブロックの列方向に配置されている下位コンパレータに
よって下位の変換ビットに数値化するような直並列型の
ＡＤ変換回路において、各スイッチングブロックを一方
の電源ラインに接続されている一対の差動トランジスタ
と、この差動トランジスタの共通エミッタに接続されて
いるスイッチングトランジスタにより構成し、該スイッ
チングトランジスタはブロックの列単位で他方の電源ラ
インにバイアス抵抗を介して接続し、そのエミッタには
前記上位コンパレータのコントロール信号ラインから出
力される所定の電圧特性を有する信号レベルが供給さ
れ、行単位でスイッチングブロックが能動化されるよう
に構成したものである。
解消し、かつＡＤ変換回路の駆動電圧に対して余裕のあ
るコンパレータ出力が得られるようにしたもので、マト
リックス状に配列されているスイッチングブロックと、
このスイッチングブロックの行方向に配置されている上
位コンパレータによって、アナログ信号を先ず上位の変
換ビットによって数値化し、次に前記マトリックス状に
配列されたスイッチングブロックと、このスイッチング
ブロックの列方向に配置されている下位コンパレータに
よって下位の変換ビットに数値化するような直並列型の
ＡＤ変換回路において、各スイッチングブロックを一方
の電源ラインに接続されている一対の差動トランジスタ
と、この差動トランジスタの共通エミッタに接続されて
いるスイッチングトランジスタにより構成し、該スイッ
チングトランジスタはブロックの列単位で他方の電源ラ
インにバイアス抵抗を介して接続し、そのエミッタには
前記上位コンパレータのコントロール信号ラインから出
力される所定の電圧特性を有する信号レベルが供給さ
れ、行単位でスイッチングブロックが能動化されるよう
に構成したものである。
【００１３】
【作用】各スイッチングブロックのスイッチングトラン
ジスタには、差動トランジスタの動作パラメータが常に
一定となるような定電流機能と、スイッチング機能が付
加されているため、各スイッチングブロックに供給する
ための定電流源を省略することができ、回路構成を簡易
化すると共に下位コンパレータとスイッチングブロック
の駆動電圧を等しくすることが容易にできる。
ジスタには、差動トランジスタの動作パラメータが常に
一定となるような定電流機能と、スイッチング機能が付
加されているため、各スイッチングブロックに供給する
ための定電流源を省略することができ、回路構成を簡易
化すると共に下位コンパレータとスイッチングブロック
の駆動電圧を等しくすることが容易にできる。
【００１４】
【実施例】図１、及び図２は本出願人が先に提案した冗
長ビットにより修正可能な直並列型のＡＤ変換回路を分
図で示す回路図であって、図中ａ、ｂ、ｃ、ｄ、ｅの部
分を相互に接続することによってアナログ信号Ｖinを４
ビットのデジタルコードに変換する回路構成となる。こ
の図で、１１〜１７，２１〜２７，３１〜３７，及び４
１〜４７はマトリックス状に構成されているスイッチン
グブロックを示しており、この実施例では各スイッチン
グブロックは４行−７列のマトリックス回路１０とされ
ている。
長ビットにより修正可能な直並列型のＡＤ変換回路を分
図で示す回路図であって、図中ａ、ｂ、ｃ、ｄ、ｅの部
分を相互に接続することによってアナログ信号Ｖinを４
ビットのデジタルコードに変換する回路構成となる。こ
の図で、１１〜１７，２１〜２７，３１〜３７，及び４
１〜４７はマトリックス状に構成されているスイッチン
グブロックを示しており、この実施例では各スイッチン
グブロックは４行−７列のマトリックス回路１０とされ
ている。
【００１５】各スイッチングブロックには差動型のアン
プ構成とされているトランジスタＱ1 ，Ｑ2 及びスイッ
チングトランジスタＱ3 を備えており、一部分を除くと
一方のトランジスタＱ1 側には基準電圧ＶRT−ＶRBを基
準抵抗Ｒ1 〜Ｒ16で分圧した基準電圧が供給され、他方
のトランジスタＱ2 側にはデジタルコードに変換すべき
アナログ信号Ｖinがそれぞれ供給されている。そして共
通エミッタは、後述するコントロール信号によってスイ
ッチングされるスイッチングトランジスタＱ3 を介し
て、それぞれ電流源Ｉに共通して接続される。
プ構成とされているトランジスタＱ1 ，Ｑ2 及びスイッ
チングトランジスタＱ3 を備えており、一部分を除くと
一方のトランジスタＱ1 側には基準電圧ＶRT−ＶRBを基
準抵抗Ｒ1 〜Ｒ16で分圧した基準電圧が供給され、他方
のトランジスタＱ2 側にはデジタルコードに変換すべき
アナログ信号Ｖinがそれぞれ供給されている。そして共
通エミッタは、後述するコントロール信号によってスイ
ッチングされるスイッチングトランジスタＱ3 を介し
て、それぞれ電流源Ｉに共通して接続される。
【００１６】また、トランジスタＱ1 ，Ｑ2 のコレクタ
には抵抗ｒを介して電源ＶDDが供給され、その出力端子
は７個の下位コンパレータ５１〜５７の比較器ＣD1〜Ｃ
D7にそれぞれ入力され、下位コンパレータ５１〜５７の
初段アンプを兼用している。各スイッチングブロック内
のトランジスタＱ1 ，Ｑ2 は、それぞれのベースエミッ
タ間電圧ＶBEのバラツキが極めて小さくなるように、Ｉ
Ｃ基板上でそのエミッタ領域が他のトランジスタ素子よ
り広くなるように設定され、ＶBEのバラツキが少なくと
も変換ビットのＬＳＢの量子化レベル幅よりも、さらに
小さくなるように設定されている。そのため、このマト
リックス状に配置されたスイッチングブロックの領域
は、ＩＣ化に際して最も大きな領域を占めることにな
る。
には抵抗ｒを介して電源ＶDDが供給され、その出力端子
は７個の下位コンパレータ５１〜５７の比較器ＣD1〜Ｃ
D7にそれぞれ入力され、下位コンパレータ５１〜５７の
初段アンプを兼用している。各スイッチングブロック内
のトランジスタＱ1 ，Ｑ2 は、それぞれのベースエミッ
タ間電圧ＶBEのバラツキが極めて小さくなるように、Ｉ
Ｃ基板上でそのエミッタ領域が他のトランジスタ素子よ
り広くなるように設定され、ＶBEのバラツキが少なくと
も変換ビットのＬＳＢの量子化レベル幅よりも、さらに
小さくなるように設定されている。そのため、このマト
リックス状に配置されたスイッチングブロックの領域
は、ＩＣ化に際して最も大きな領域を占めることにな
る。
【００１７】斜線を引いたスイッチングブロック１１，
１２，１６，１７，２１，２２，２６，２７，３１，３
２，３６，３７，４１，４２，４６，４７は２ビットの
下位変換コードに対して、さらに２ビットの冗長ビット
を出力するものであり、特にこの中で、１１，１２，４
６，４７はコントロール信号によって能動化されたとき
に、常に一定の２値信号“Ｈ”又は“Ｌ”が出力される
ように固定した入力信号が与えられている。また、特に
スイッチングブロックの第２行と第４行のトランジスタ
Ｑ1 ，Ｑ2のコレクタは、スイッチングブロックの第１
行、第３行のトランジスタＱ1 ，Ｑ2 のコレクタ出力と
反対方向のラインに接続され、基準電位ＶRT−ＶRBが印
加される直列基準抵抗Ｒ1 〜Ｒ16のラインが折り返しで
作れるように工夫されている。
１２，１６，１７，２１，２２，２６，２７，３１，３
２，３６，３７，４１，４２，４６，４７は２ビットの
下位変換コードに対して、さらに２ビットの冗長ビット
を出力するものであり、特にこの中で、１１，１２，４
６，４７はコントロール信号によって能動化されたとき
に、常に一定の２値信号“Ｈ”又は“Ｌ”が出力される
ように固定した入力信号が与えられている。また、特に
スイッチングブロックの第２行と第４行のトランジスタ
Ｑ1 ，Ｑ2のコレクタは、スイッチングブロックの第１
行、第３行のトランジスタＱ1 ，Ｑ2 のコレクタ出力と
反対方向のラインに接続され、基準電位ＶRT−ＶRBが印
加される直列基準抵抗Ｒ1 〜Ｒ16のラインが折り返しで
作れるように工夫されている。
【００１８】６１，６２，６３は３個の上位コンパレー
タを示し、それぞれ比較器ＣU1〜ＣU3，相補型の出力ア
ンプＣＡ及びアンドゲートＡU1〜ＡU4を備えている。上
位コンパレータ６１〜６３の各比較器ＣU の一方の入力
にはアナログ信号Ｖinが供給され、他方の入力には前述
したように基準電位ＶRT−ＶRBを粗い量子化で分圧した
基準電圧Ｖ1 ，Ｖ2 ，Ｖ3 が供給される。そして、上位
コンパレータ６１，６２，６３の各比較器ＣU の出力
は、サンプリングされたアナログ信号のレベルに対応し
て“Ｈ”又は“Ｌ”レベルとなり、各アンドゲートＡU
のいずれか１個のみが“１”レベルを出力するように構
成されている。
タを示し、それぞれ比較器ＣU1〜ＣU3，相補型の出力ア
ンプＣＡ及びアンドゲートＡU1〜ＡU4を備えている。上
位コンパレータ６１〜６３の各比較器ＣU の一方の入力
にはアナログ信号Ｖinが供給され、他方の入力には前述
したように基準電位ＶRT−ＶRBを粗い量子化で分圧した
基準電圧Ｖ1 ，Ｖ2 ，Ｖ3 が供給される。そして、上位
コンパレータ６１，６２，６３の各比較器ＣU の出力
は、サンプリングされたアナログ信号のレベルに対応し
て“Ｈ”又は“Ｌ”レベルとなり、各アンドゲートＡU
のいずれか１個のみが“１”レベルを出力するように構
成されている。
【００１９】各アンドゲートＡU の出力信号はワイヤー
ドオア接続され第１のエンコーダ８０を介してバイナリ
コードに変換され、後述する選択ゲート９３において上
位の２ビットのコードＤ1,Ｄ2 に修正が加えられる。
ドオア接続され第１のエンコーダ８０を介してバイナリ
コードに変換され、後述する選択ゲート９３において上
位の２ビットのコードＤ1,Ｄ2 に修正が加えられる。
【００２０】下位コンパレータ５１〜５７も上位コンパ
レータと同様に構成されており、特に下位コンパレータ
５３，５４，５５は上位コンパレータによって選択され
た量子化レベル内をさらに細かく数値化して下位の２ビ
ットのコードＤ3,Ｄ4 を第２のエンコーダ７０を介して
出力する。しかし、このＡＤ変換回路では、この下位コ
ンパレータの左右に２ビットの冗長コードを生じるコン
パレータ５１，５２及び５６，５７が設けられ、上位コ
ンパレータの変換範囲外のアナログ信号Ｖinに対しても
コード変換動作が行われるようになされている。
レータと同様に構成されており、特に下位コンパレータ
５３，５４，５５は上位コンパレータによって選択され
た量子化レベル内をさらに細かく数値化して下位の２ビ
ットのコードＤ3,Ｄ4 を第２のエンコーダ７０を介して
出力する。しかし、このＡＤ変換回路では、この下位コ
ンパレータの左右に２ビットの冗長コードを生じるコン
パレータ５１，５２及び５６，５７が設けられ、上位コ
ンパレータの変換範囲外のアナログ信号Ｖinに対しても
コード変換動作が行われるようになされている。
【００２１】以下、上記した実施例の動作をアナログ信
号Ｖinのサンプリング電圧がＶS の場合について説明す
る。例えば、サンプリングされたアナログ信号のサンプ
リング電圧ＶS がＶRB＜ＶS ＜Ｖ3 であれば、上位コン
パレータ６１，６２，６３の比較器ＣU の出力がすべて
“Ｌ”となり、そのアンドゲートＡU は上から〔０００
１〕の２値信号を出力する。そして、この信号〔０００
１〕が第１のエンコーダ８０に入力されると、ワイヤー
ドオア回路によって最初の２列のライン〔Ｉ〕には〔０
０〕、次の２列のライン〔II〕も
号Ｖinのサンプリング電圧がＶS の場合について説明す
る。例えば、サンプリングされたアナログ信号のサンプ
リング電圧ＶS がＶRB＜ＶS ＜Ｖ3 であれば、上位コン
パレータ６１，６２，６３の比較器ＣU の出力がすべて
“Ｌ”となり、そのアンドゲートＡU は上から〔０００
１〕の２値信号を出力する。そして、この信号〔０００
１〕が第１のエンコーダ８０に入力されると、ワイヤー
ドオア回路によって最初の２列のライン〔Ｉ〕には〔０
０〕、次の２列のライン〔II〕も
〔００〕、次の２列の
ライン〔III 〕には〔０１〕が出力される。また、サン
プリング電圧ＶS がＶ3 ＜ＶS ＜Ｖ2 のときは同様に上
位コンパレータのアンドゲートＡU1，ＡU2，ＡU3，ＡU4
から〔００１０〕となる信号が出力され、これが第１の
エンコーダ８０に入力されるとライン〔Ｉ〕から〔０
０〕、ライン〔II〕からは〔０１〕、ライン〔III 〕か
らは〔１０〕が出力されるように構成されている。
ライン〔III 〕には〔０１〕が出力される。また、サン
プリング電圧ＶS がＶ3 ＜ＶS ＜Ｖ2 のときは同様に上
位コンパレータのアンドゲートＡU1，ＡU2，ＡU3，ＡU4
から〔００１０〕となる信号が出力され、これが第１の
エンコーダ８０に入力されるとライン〔Ｉ〕から〔０
０〕、ライン〔II〕からは〔０１〕、ライン〔III 〕か
らは〔１０〕が出力されるように構成されている。
【００２２】以下、Ｖ2 ＜ＶS ＜Ｖ1 ，Ｖ1 ＜ＶS ＜Ｖ
RTの場合を含めて第１のエンコーダ８０の入力と出力の
関係を図３に示す。そして、各アンドゲートＡU(1,2,3,
4)の中で２値出力信号がＨとなっているコントロールラ
イン（ｘ1 ，ｘ2 ，ｘ3 ，ｘ4)に接続されている各スイ
ッチングブロックのスイッチングトランジスタＱ3 がオ
ンに制御され、さらに量子化レベルの細かな数値化が実
行される。例えば、アンドゲートＡU3のみが“Ｈ”レベ
ルになるとスイッチングブロック３１〜３７のスイッチ
ングトランジスタＱ3 がオンとなり、基準抵抗Ｒ7 〜Ｒ
13で分圧された基準電圧とサンプリング電圧ＶS がスイ
ッチングブロック３１〜３７で差動的に増幅され、下位
のコンパレータ５１〜５７によって比較されることにな
る。同様に、アンドゲートＡU2がＨレベルのときはスイ
ッチングブロック２１〜２７が能動化される。
RTの場合を含めて第１のエンコーダ８０の入力と出力の
関係を図３に示す。そして、各アンドゲートＡU(1,2,3,
4)の中で２値出力信号がＨとなっているコントロールラ
イン（ｘ1 ，ｘ2 ，ｘ3 ，ｘ4)に接続されている各スイ
ッチングブロックのスイッチングトランジスタＱ3 がオ
ンに制御され、さらに量子化レベルの細かな数値化が実
行される。例えば、アンドゲートＡU3のみが“Ｈ”レベ
ルになるとスイッチングブロック３１〜３７のスイッチ
ングトランジスタＱ3 がオンとなり、基準抵抗Ｒ7 〜Ｒ
13で分圧された基準電圧とサンプリング電圧ＶS がスイ
ッチングブロック３１〜３７で差動的に増幅され、下位
のコンパレータ５１〜５７によって比較されることにな
る。同様に、アンドゲートＡU2がＨレベルのときはスイ
ッチングブロック２１〜２７が能動化される。
【００２３】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗で分圧された基準電圧が比較され、
下位コンパレータ５１〜５７のアンドゲートＡD1〜ＡD8
から図４に示すように２値信号が出力され、この２値信
号がエンコードされることにより、下位コードライン
〔IV〕からは下位２ビットの変換コードＤ3,Ｄ4 が出力
される。又、同時に修正ラインＶ，VI，VII の出力レベ
ルも図４に示すように変化する。
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗で分圧された基準電圧が比較され、
下位コンパレータ５１〜５７のアンドゲートＡD1〜ＡD8
から図４に示すように２値信号が出力され、この２値信
号がエンコードされることにより、下位コードライン
〔IV〕からは下位２ビットの変換コードＤ3,Ｄ4 が出力
される。又、同時に修正ラインＶ，VI，VII の出力レベ
ルも図４に示すように変化する。
【００２４】そして、以下、、で示すように、こ
の修正ラインＶ，VI，VII のいずれかに１レベルの信号
が出力されたときに、前記第１のエンコーダ８０のライ
ンＩ，II，III からの上位２ビットのコードＤ1 ，Ｄ2
がオアゲートＯＲ1 ，ＯＲ2を介して選択的に出力され
ることになる。
の修正ラインＶ，VI，VII のいずれかに１レベルの信号
が出力されたときに、前記第１のエンコーダ８０のライ
ンＩ，II，III からの上位２ビットのコードＤ1 ，Ｄ2
がオアゲートＯＲ1 ，ＯＲ2を介して選択的に出力され
ることになる。
【００２５】 修正ラインVI（０ライン）に１が生じ
る変換コード、すなわち下位２ビットの変換コードＤ
3 ，Ｄ4 が上位の変換コードに対応して
る変換コード、すなわち下位２ビットの変換コードＤ
3 ，Ｄ4 が上位の変換コードに対応して
〔００〕〔０
１〕〔１０〕〔１１〕となるときは、禁止ゲート９２を
構成するアンドゲートＡ1 ，Ａ2 の出力が０になるた
め、選択ゲート９３内にあるアンドゲートＡ1 ，Ａ3 ，
Ａ4 ，Ａ6 の出力は０になり、第１のエンコーダ８０か
ら出力されるライン〔II〕の上位Ｄ1 ，Ｄ2 のコードが
選択ゲート９３のアンドゲートＡ2 ，Ａ5 及びオアゲー
トＯＲ1 ，ＯＲ2 を介してそのまま出力される。この
のケースは、上位２ビットの変換コードを出力するアナ
ログ信号のレベルが下位２ビットの変換コードを出力す
るときのアナログ信号と変化していない場合を示してお
り修正が行われない。
１〕〔１０〕〔１１〕となるときは、禁止ゲート９２を
構成するアンドゲートＡ1 ，Ａ2 の出力が０になるた
め、選択ゲート９３内にあるアンドゲートＡ1 ，Ａ3 ，
Ａ4 ，Ａ6 の出力は０になり、第１のエンコーダ８０か
ら出力されるライン〔II〕の上位Ｄ1 ，Ｄ2 のコードが
選択ゲート９３のアンドゲートＡ2 ，Ａ5 及びオアゲー
トＯＲ1 ，ＯＲ2 を介してそのまま出力される。この
のケースは、上位２ビットの変換コードを出力するアナ
ログ信号のレベルが下位２ビットの変換コードを出力す
るときのアナログ信号と変化していない場合を示してお
り修正が行われない。
【００２６】 修正ラインＶ（−１ライン）に１が生
じる変換コードのときは、禁止ゲート９２を構成するア
ンドゲートＡ1 の出力が１となり、選択ゲート９３のア
ンドゲートＡ1 ，Ａ4 が開く。その結果、このアンドゲ
ートＡ1 ，Ａ4 に入力されているラインＩの上位２ビッ
トのコードＤ1 ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2 を介
して出力される。こののケースは、上位２ビットＤ
1 ，Ｄ2 を数値化したときのアナログ信号のレベルが、
下位２ビットＤ3 ，Ｄ4 を数値化したときのアナログ信
号より高い場合に修正を行うものであり、例えば図５で
示すように、アナログ信号のサンプリング値ＶS の真値
がＶA であるときに、上位２ビットの変換コードが誤っ
て〔１１〕を出力し、下位コンパレータが正しい下位２
ビットの変換コード〔１１〕を出力した時に、上位２ビ
ットの変換コード〔１１〕から１を引いて〔１０〕に修
正して正しいコード出力〔１０１１〕を得るものであ
る。すなわち、この場合はコントロールラインが間違っ
てスイッチングブロックのラインを選択したことになる
が、冗長ビットを検出する右側の下位コンパレータ５７
が〔１１〕を出力するために、上位２ビットの変換コー
ドが修正されることになる。
じる変換コードのときは、禁止ゲート９２を構成するア
ンドゲートＡ1 の出力が１となり、選択ゲート９３のア
ンドゲートＡ1 ，Ａ4 が開く。その結果、このアンドゲ
ートＡ1 ，Ａ4 に入力されているラインＩの上位２ビッ
トのコードＤ1 ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2 を介
して出力される。こののケースは、上位２ビットＤ
1 ，Ｄ2 を数値化したときのアナログ信号のレベルが、
下位２ビットＤ3 ，Ｄ4 を数値化したときのアナログ信
号より高い場合に修正を行うものであり、例えば図５で
示すように、アナログ信号のサンプリング値ＶS の真値
がＶA であるときに、上位２ビットの変換コードが誤っ
て〔１１〕を出力し、下位コンパレータが正しい下位２
ビットの変換コード〔１１〕を出力した時に、上位２ビ
ットの変換コード〔１１〕から１を引いて〔１０〕に修
正して正しいコード出力〔１０１１〕を得るものであ
る。すなわち、この場合はコントロールラインが間違っ
てスイッチングブロックのラインを選択したことになる
が、冗長ビットを検出する右側の下位コンパレータ５７
が〔１１〕を出力するために、上位２ビットの変換コー
ドが修正されることになる。
【００２７】 修正ラインVII （＋１ライン）に１が
生じる変換コードのときは、禁止ゲート９２を構成する
アンドゲートＡ2 の出力が１となり、選択ゲート９３の
アンドゲートＡ3 ，Ａ6 が開かれる。その結果、このア
ンドゲートＡ3 ，Ａ6 に入力されているラインIII の上
位２ビットのコードＤ1 ，Ｄ2 がオアゲートＯＲ1 ，Ｏ
Ｒ2 を介して出力され、上位２ビットのコードに＋１を
加えることになる。すなわち、こののケースは、上位
２ビットＤ1 ，Ｄ2 を数値化したときのアナログ信号の
サンプルレベルがそのときの量子化レベル範囲より低か
った場合に修正を加えるものであって、例えばアナログ
信号の真値が図５のＶB 点にあるときに、上位２ビット
が
生じる変換コードのときは、禁止ゲート９２を構成する
アンドゲートＡ2 の出力が１となり、選択ゲート９３の
アンドゲートＡ3 ，Ａ6 が開かれる。その結果、このア
ンドゲートＡ3 ，Ａ6 に入力されているラインIII の上
位２ビットのコードＤ1 ，Ｄ2 がオアゲートＯＲ1 ，Ｏ
Ｒ2 を介して出力され、上位２ビットのコードに＋１を
加えることになる。すなわち、こののケースは、上位
２ビットＤ1 ，Ｄ2 を数値化したときのアナログ信号の
サンプルレベルがそのときの量子化レベル範囲より低か
った場合に修正を加えるものであって、例えばアナログ
信号の真値が図５のＶB 点にあるときに、上位２ビット
が
〔００〕となったとき、下位２ビットの数値化が〔０
０〕を出力すると、上位２ビット
０〕を出力すると、上位２ビット
〔００〕に＋１を加え
て〔０１〕とし、正しいアナログ信号のサンプル電圧Ｖ
B に対応する〔０１００〕を出力するようにしたもので
ある。
て〔０１〕とし、正しいアナログ信号のサンプル電圧Ｖ
B に対応する〔０１００〕を出力するようにしたもので
ある。
【００２８】このＡＤ変換回路は上記したように下位コ
ンパレータに冗長ビットを検出するコンパレータを加
え、上位の変換コードの範囲外の下位変換コードが出力
されたときは（図５の斜線で示す領域）、修正ラインＶ
又はVII にＨレベルの信号が出力され上位変換コードの
修正を行うので、高速のサンプリングによってサンプリ
ング回路のセトリング特性が悪いときでも、下位の時点
で検出した正確な変換コードを得ることができる。
ンパレータに冗長ビットを検出するコンパレータを加
え、上位の変換コードの範囲外の下位変換コードが出力
されたときは（図５の斜線で示す領域）、修正ラインＶ
又はVII にＨレベルの信号が出力され上位変換コードの
修正を行うので、高速のサンプリングによってサンプリ
ング回路のセトリング特性が悪いときでも、下位の時点
で検出した正確な変換コードを得ることができる。
【００２９】なお、スイッチングブロックの第２行及び
第４行では、回路構成の制約から基準電圧の印加方向が
第１行及び第３行と逆になっている。そのため、この第
２行及び第４行がコントロール信号によって選択された
ときは、インバータ１００から“１”レベルの信号が反
転ゲート９１及びｅｘ−ＯＲ（１，２）に供給され、修
正ラインＶ及びVII の信号を反転すると共に、下位２ビ
ットの変換コードＤ3，Ｄ4 のコードを反転するように
している点に注意が必要である。しかし、この反転制御
は基準抵抗Ｒ1 〜Ｒ16の順序が各スイッチングブロック
に対して左から右方向に順序高い基準電圧を印加するよ
うな回路構成とすることにより省略することも可能であ
る。
第４行では、回路構成の制約から基準電圧の印加方向が
第１行及び第３行と逆になっている。そのため、この第
２行及び第４行がコントロール信号によって選択された
ときは、インバータ１００から“１”レベルの信号が反
転ゲート９１及びｅｘ−ＯＲ（１，２）に供給され、修
正ラインＶ及びVII の信号を反転すると共に、下位２ビ
ットの変換コードＤ3，Ｄ4 のコードを反転するように
している点に注意が必要である。しかし、この反転制御
は基準抵抗Ｒ1 〜Ｒ16の順序が各スイッチングブロック
に対して左から右方向に順序高い基準電圧を印加するよ
うな回路構成とすることにより省略することも可能であ
る。
【００３０】ところで、上記したようなＡＤ変換回路の
場合は、各スイッチングブロックがＥＣＬ回路で構成さ
れ、そのスイッチングトランジスタ（Ｑ3 ）が列毎に共
通して電流源Ｉに接続される。そして、下位コンパレー
タ５１〜５７がＴＴＬレベルで動作するときは、スイッ
チングブロックと下位コンパレータの信号レベルを合わ
せることが困難になり、信号レベルを合わせるためにレ
ベルシフト回路を入れると高速性が低下することにな
る。そこで、例えば電流源Ｉの電源ラインの電圧ＶEEを
−５Ｖとしたときに、デジタル信号に変換するアナログ
信号のレベル範囲を例えば−１〜−３Ｖにすればよい
が、この場合は、２Ｖの電位差の間にスイッチングトラ
ンジスタ（Ｑ3 ）と電流源Ｉのトランジスタが直列に接
続されることになり、安定した定電流源を形成すること
が困難になる。
場合は、各スイッチングブロックがＥＣＬ回路で構成さ
れ、そのスイッチングトランジスタ（Ｑ3 ）が列毎に共
通して電流源Ｉに接続される。そして、下位コンパレー
タ５１〜５７がＴＴＬレベルで動作するときは、スイッ
チングブロックと下位コンパレータの信号レベルを合わ
せることが困難になり、信号レベルを合わせるためにレ
ベルシフト回路を入れると高速性が低下することにな
る。そこで、例えば電流源Ｉの電源ラインの電圧ＶEEを
−５Ｖとしたときに、デジタル信号に変換するアナログ
信号のレベル範囲を例えば−１〜−３Ｖにすればよい
が、この場合は、２Ｖの電位差の間にスイッチングトラ
ンジスタ（Ｑ3 ）と電流源Ｉのトランジスタが直列に接
続されることになり、安定した定電流源を形成すること
が困難になる。
【００３１】図６、図７は、この点を改良した本発明の
ＡＤ変換回路を分図として示したもので、それぞれａ、
ｂ、ｃ、ｄ、ｅのラインが相互に接続される。この実施
例によると、定電流源Ｉはバイアス抵抗ＲS に置き換え
られている。さらに上位コンパレータ６１Ａ，６２Ｂ，
６３Ｃは、後述するように所定の出力電圧を発生する定
電源（バンドギャップレファレンス回路）６０から供給
される電圧によって駆動されることにより、上位のアン
ドゲートＡU1〜ＡU4からコントロールラインｘ1 ，ｘ
2 ，ｘ3 ，ｘ4 に出力される信号レベルを所定の値に規
制するような回路構成とし、各スイッチングトランジス
タ（Ｑ3 ）に定電流特性をもたせるように構成してい
る。なお、他の部分は図１、図２と同一記号とされてお
り、その動作説明を省略する。
ＡＤ変換回路を分図として示したもので、それぞれａ、
ｂ、ｃ、ｄ、ｅのラインが相互に接続される。この実施
例によると、定電流源Ｉはバイアス抵抗ＲS に置き換え
られている。さらに上位コンパレータ６１Ａ，６２Ｂ，
６３Ｃは、後述するように所定の出力電圧を発生する定
電源（バンドギャップレファレンス回路）６０から供給
される電圧によって駆動されることにより、上位のアン
ドゲートＡU1〜ＡU4からコントロールラインｘ1 ，ｘ
2 ，ｘ3 ，ｘ4 に出力される信号レベルを所定の値に規
制するような回路構成とし、各スイッチングトランジス
タ（Ｑ3 ）に定電流特性をもたせるように構成してい
る。なお、他の部分は図１、図２と同一記号とされてお
り、その動作説明を省略する。
【００３２】本発明のＡＤ変換回路は、上述したように
上位コンパレータからコントロールライン（ｘ1 〜ｘ4)
に出力される信号レベルを所定の値にすることにより、
定電流源Ｉを省略することを特徴とするものである。図
８は上位コンパレータ６２Ｂ（６１Ａ，６３Ｃも同様で
ある）の回路例を示したもので、例えば上位コンパレー
タ６２Ｂ（６１Ａ，６３Ｃ）は基準電圧とアナログ信号
が入力される入力端子Ｃ1 ，Ｃ2 、クロック入力端子Ｃ
3 ，Ｃ4 、定電源６０の電圧入力端子Ｃ5 、アンド出力
信号の出力端子Ｃ6 ，Ｃ7 が設けられている。
上位コンパレータからコントロールライン（ｘ1 〜ｘ4)
に出力される信号レベルを所定の値にすることにより、
定電流源Ｉを省略することを特徴とするものである。図
８は上位コンパレータ６２Ｂ（６１Ａ，６３Ｃも同様で
ある）の回路例を示したもので、例えば上位コンパレー
タ６２Ｂ（６１Ａ，６３Ｃ）は基準電圧とアナログ信号
が入力される入力端子Ｃ1 ，Ｃ2 、クロック入力端子Ｃ
3 ，Ｃ4 、定電源６０の電圧入力端子Ｃ5 、アンド出力
信号の出力端子Ｃ6 ，Ｃ7 が設けられている。
【００３３】比較信号の入力端子Ｃ1 ，Ｃ2 に供給され
た信号は差動増幅器ＣＯＭに入力され、その出力は次の
クロック信号によってラッチ回路ＦＦにラッチされる。
ラッチ回路ＦＦの出力はレベルシフト回路ＬＳを介し
て、アンド回路を形成する差動回路ＤＡに入力される。
この差動回路ＤＡの一方の出力は、図７のアンドゲート
ＡU1〜ＡU4の出力と同様に出力端子Ｃ6 から上位のエン
コーダ８０に供給され、他方の出力は出力端子Ｃ7 から
下段の上位コンパレータの出力端子Ｃ6 に接続されてい
る。各上位コンパレータの出力端子Ｃ6 の信号は、前述
したようにアナログ信号が高くなると順次“Ｈ”レベル
に反転し、エンコーダ８０より上位２ビットのデジタル
信号を出力する。上位コンパレータ６２Ｂの出力端子ｘ
B の出力信号はコントロールラインｘ2を介して、スイ
ッチングブロックのスイッチングトランジスタ（Ｑ3 ）
を制御する。
た信号は差動増幅器ＣＯＭに入力され、その出力は次の
クロック信号によってラッチ回路ＦＦにラッチされる。
ラッチ回路ＦＦの出力はレベルシフト回路ＬＳを介し
て、アンド回路を形成する差動回路ＤＡに入力される。
この差動回路ＤＡの一方の出力は、図７のアンドゲート
ＡU1〜ＡU4の出力と同様に出力端子Ｃ6 から上位のエン
コーダ８０に供給され、他方の出力は出力端子Ｃ7 から
下段の上位コンパレータの出力端子Ｃ6 に接続されてい
る。各上位コンパレータの出力端子Ｃ6 の信号は、前述
したようにアナログ信号が高くなると順次“Ｈ”レベル
に反転し、エンコーダ８０より上位２ビットのデジタル
信号を出力する。上位コンパレータ６２Ｂの出力端子ｘ
B の出力信号はコントロールラインｘ2を介して、スイ
ッチングブロックのスイッチングトランジスタ（Ｑ3 ）
を制御する。
【００３４】ところで、端子Ｃ5 に入力されている定電
源６０の出力が後述する電源回路によって、例えば一定
の出力電圧ＥR(０．８Ｖ）＋３Ｖf （Ｖf はＰＮ接合電
圧）を出力しているものとすると、スイッチングトラン
ジスタ（Ｑ3 ）のエミッタに加わる電圧ＥS は、トラン
ジスタＴ1 のベース・エミッタ間電圧をＶBE（Ｔ1 ）、
ダルオードＤ1 の順方向電圧降下をＶDf，スイッチング
トランジスタＱ3 のベース・エミッタ間電圧をＶBE（Ｑ
3 ）とすると、 ＥS ＝ＥR ＋３Ｖf −ｅD −ＶBE（Ｔ1 ）−ＶDf−ＶBE（Ｑ3 ） となる。（但し、ｅD は抵抗ＲL の電圧降下で約０．３
Ｖである）
源６０の出力が後述する電源回路によって、例えば一定
の出力電圧ＥR(０．８Ｖ）＋３Ｖf （Ｖf はＰＮ接合電
圧）を出力しているものとすると、スイッチングトラン
ジスタ（Ｑ3 ）のエミッタに加わる電圧ＥS は、トラン
ジスタＴ1 のベース・エミッタ間電圧をＶBE（Ｔ1 ）、
ダルオードＤ1 の順方向電圧降下をＶDf，スイッチング
トランジスタＱ3 のベース・エミッタ間電圧をＶBE（Ｑ
3 ）とすると、 ＥS ＝ＥR ＋３Ｖf −ｅD −ＶBE（Ｔ1 ）−ＶDf−ＶBE（Ｑ3 ） となる。（但し、ｅD は抵抗ＲL の電圧降下で約０．３
Ｖである）
【００３５】ここで、Ｖf ＝ＶBE（Ｔ1)＝ＶDf＝Ｖ
BE（Ｑ3 ）とすると、 ＥS ＝ＥR −０．３Ｖ となり、温度や電源電圧によって変動しない一定の電圧
を与えることができる。
BE（Ｑ3 ）とすると、 ＥS ＝ＥR −０．３Ｖ となり、温度や電源電圧によって変動しない一定の電圧
を与えることができる。
【００３６】差動回路ＤＡのトランジスタＴ2 がオフ
（Ｃ6 の出力が“１”）のときは、ＥS ＝ＥR となり、
マトリックス構成の或る行のスイッチングトランジスタ
Ｑ3 が定電源と動作するが、他の上位コンパレータの端
子Ｃ6 の出力は０．３Ｖだけ低下するため、マトリック
ス構成の他の行のスイッチングトランジスタ（Ｑ3 ）は
オフになる。したがって、上位コンパレータから“１”
レベルの信号が出力されるときに、この上位コンパレー
タのコントロールラインｘに接続されているスイッチン
グブロックのみが定電源で駆動されることになり、図
１、図２の定電流源Ｉを省略することができる。その結
果、アナログ信号の変換レベルを−１Ｖ〜−３Ｖに設定
することが可能になり、このレベル範囲で比較したスイ
ッチングブロックの出力は、そのまま０〜−５Ｖの電圧
が印加されているＴＴＬレベルの下位コンパレータ（５
１〜５７）の入力レベルとすることができる。
（Ｃ6 の出力が“１”）のときは、ＥS ＝ＥR となり、
マトリックス構成の或る行のスイッチングトランジスタ
Ｑ3 が定電源と動作するが、他の上位コンパレータの端
子Ｃ6 の出力は０．３Ｖだけ低下するため、マトリック
ス構成の他の行のスイッチングトランジスタ（Ｑ3 ）は
オフになる。したがって、上位コンパレータから“１”
レベルの信号が出力されるときに、この上位コンパレー
タのコントロールラインｘに接続されているスイッチン
グブロックのみが定電源で駆動されることになり、図
１、図２の定電流源Ｉを省略することができる。その結
果、アナログ信号の変換レベルを−１Ｖ〜−３Ｖに設定
することが可能になり、このレベル範囲で比較したスイ
ッチングブロックの出力は、そのまま０〜−５Ｖの電圧
が印加されているＴＴＬレベルの下位コンパレータ（５
１〜５７）の入力レベルとすることができる。
【００３７】図９は定電源６０の一実施例を示したもの
で、この回路はバンドギャップレファレンス回路として
よく知られている。すなわち、温度に対して電圧が−２
ｍＶの割合で下降するＶBEと、温度に対して電圧が上昇
する接合電圧ＶT の変化を利用して、常に一定の定電圧
ＥR と＋３Ｖf の電圧を得るものである。この回路は本
発明の要旨に直接関係しないので、その詳細な説明を省
略する。
で、この回路はバンドギャップレファレンス回路として
よく知られている。すなわち、温度に対して電圧が−２
ｍＶの割合で下降するＶBEと、温度に対して電圧が上昇
する接合電圧ＶT の変化を利用して、常に一定の定電圧
ＥR と＋３Ｖf の電圧を得るものである。この回路は本
発明の要旨に直接関係しないので、その詳細な説明を省
略する。
【００３８】
【発明の効果】以上説明したように、本考案のＡＤ変換
回路はスイッチングブロックを能動化するスイッチング
トランジスタに対して、上位コンパレータから直接定電
流特性が得られるような所定の電圧をロジックレベルと
して供給するようにしているから、スイッチングブロッ
クに接続される定電流トランジスタを省略することがで
き、ＩＣ化の際に回路構成を簡易化すると共に、スピー
ドアップをはかることができるという効果がある。
回路はスイッチングブロックを能動化するスイッチング
トランジスタに対して、上位コンパレータから直接定電
流特性が得られるような所定の電圧をロジックレベルと
して供給するようにしているから、スイッチングブロッ
クに接続される定電流トランジスタを省略することがで
き、ＩＣ化の際に回路構成を簡易化すると共に、スピー
ドアップをはかることができるという効果がある。
【図１】本発明の基礎となるＡＤ変換回路の一実施例を
示す回路の分図である。
示す回路の分図である。
【図２】本発明の基礎となるＡＤ変換回路の一実施例を
示す回路の分図である。
示す回路の分図である。
【図３】上位変換コードを示すパターン図である。
【図４】下位変換コードを示すパターン図である。
【図５】量子化レベルの変換コードの関係を示す図であ
る。
る。
【図６】本発明の一実施例を示すＡＤ変換回路の分図で
ある。
ある。
【図７】本発明の一実施例を示すＡＤ変換回路の分図で
ある。
ある。
【図８】上位コンパレータの一例を示す回路図である。
【図９】定電源の一例を示す回路図である。
【図１０】直並列型ＡＤ変換回路のブロック図である。
【図１１】サンプリングのタイミング波形図である。
【図１２】（ａ),（ｂ）はサンプリング波形図である。
１１〜１７，２１〜２７，３１〜３７，４１〜４７ ス
イッチングブロック ５１〜５７ 下位コンパレータ ６１Ａ〜６３Ｃ 上位コンパレータ ８０ 第１のエンコーダ
イッチングブロック ５１〜５７ 下位コンパレータ ６１Ａ〜６３Ｃ 上位コンパレータ ８０ 第１のエンコーダ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/14 H03M 1/36
Claims (1)
- 【請求項１】基準電位を直列接続したｎ個の抵抗からな
る複数の抵抗群によって分圧した各基準電圧と、被変換
入力信号を比較するマトリックス状に配列されたスイッ
チングブロックと、 行方向に配置されている前記スイッチングブロックの特
定の位置に供給されている前記分圧された基準電圧と、
前記被変換入力信号の比較結果に基づいて上位ビットの
変換コードを得る上位コンパレータと、 列方向に配置されている前記スイッチングブロックに対
して供給されている前記分圧された各基準電圧と、前記
被変換入力信号の比較結果に基づいて下位ビットの変換
コードを得る下位コンパレータを備えたＡＤ変換回路に
おいて、 前記各スイッチングブロックは、それぞれの出力が列方
向で第１の電源ラインに接続されている一対の差動トラ
ンジスタと、前記差動トランジスタの共通電流源として
第２の電源ラインにバイアス抵抗を介して接続されたス
イッチングトランジスタにより構成し、 前記各スイッチングトランジスタの制御電極を、前記ス
イッチングブロックの行方向で共通接続すると共に、前
記上位コンパレータの出力結果に応じて出力されるコン
トロール信号ラインに接続し、該コントロール信号ライ
ンの信号により前記スイッチングブロックを選択すると
共に、該コントロール信号ラインから出力される信号の
レベルを定電圧化することによって前記一対の差動トラ
ンジスタの動作電流を一定化するようにしたことを特徴
とするＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6271783A JP2812221B2 (ja) | 1994-10-11 | 1994-10-11 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6271783A JP2812221B2 (ja) | 1994-10-11 | 1994-10-11 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07170186A JPH07170186A (ja) | 1995-07-04 |
| JP2812221B2 true JP2812221B2 (ja) | 1998-10-22 |
Family
ID=17504796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6271783A Expired - Fee Related JP2812221B2 (ja) | 1994-10-11 | 1994-10-11 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812221B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815324A (ja) * | 1981-07-21 | 1983-01-28 | Sony Corp | Ａ／ｄコンバ−タ |
| JPS61120530A (ja) * | 1984-11-15 | 1986-06-07 | Toshiba Corp | アナログ・デジタル変換器 |
| JPS63252013A (ja) * | 1987-04-08 | 1988-10-19 | Oki Electric Ind Co Ltd | 定電流スイツチング回路 |
-
1994
- 1994-10-11 JP JP6271783A patent/JP2812221B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07170186A (ja) | 1995-07-04 |
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