JP3181532B2 - 直並列型ａ／ｄ変換装置 - Google Patents
直並列型ａ／ｄ変換装置Info
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- JP3181532B2 JP3181532B2 JP08660297A JP8660297A JP3181532B2 JP 3181532 B2 JP3181532 B2 JP 3181532B2 JP 08660297 A JP08660297 A JP 08660297A JP 8660297 A JP8660297 A JP 8660297A JP 3181532 B2 JP3181532 B2 JP 3181532B2
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換装置に関するもので
あり、特にそのＡ／Ｄ変換処理を複数段に分けて行う直
並列型Ａ／Ｄ変換装置に関するものである。
ィジタル信号に変換するＡ／Ｄ変換装置に関するもので
あり、特にそのＡ／Ｄ変換処理を複数段に分けて行う直
並列型Ａ／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】図１３は従来の直並列型Ａ／Ｄ変換装置
の全体構成を示す回路図である。図１３に示す直並列型
Ａ／Ｄ変換装置は、上位２ビット下位２ビット（後述す
る補正ビットを含めると下位３ビット）の４ビットＡ／
Ｄ変換装置である。
の全体構成を示す回路図である。図１３に示す直並列型
Ａ／Ｄ変換装置は、上位２ビット下位２ビット（後述す
る補正ビットを含めると下位３ビット）の４ビットＡ／
Ｄ変換装置である。
【０００３】図１３において、１はサンプルホールドさ
れたＡ／Ｄ変換対象の入力アナログ信号の電圧ＶINが印
加される入力端子、２は高レベル基準電圧ＶRTが印加さ
れる端子、３は低レベル基準電圧ＶRBが印加される端
子、４はＡ／Ｄ変換の結果得られた４ビットのディジタ
ル信号Ｄ0 〜Ｄ3 の出力端子である。
れたＡ／Ｄ変換対象の入力アナログ信号の電圧ＶINが印
加される入力端子、２は高レベル基準電圧ＶRTが印加さ
れる端子、３は低レベル基準電圧ＶRBが印加される端
子、４はＡ／Ｄ変換の結果得られた４ビットのディジタ
ル信号Ｄ0 〜Ｄ3 の出力端子である。
【０００４】また、５１は直列に接続された抵抗値の等
しい８（＝２3 ）個の抵抗ＲU1〜ＲU8からなる上位抵抗
列、５２は４（＝２2 ）個の差動変換器ＤＥＡ1 〜ＤＥ
Ａ4からなる差動変換器列、５３は４（＝２2 ）個のス
イッチＳＷ1 〜ＳＷ4 からなるスイッチ回路、５４は３
（＝２2 −１）個のコンパレータＣＭU1〜ＣＭU3からな
る上位コンパレータ列、５５は上位エンコーダであり、
これらによって上位ビット変換部が構成されている。５
６は直列に接続された抵抗値の等しい８（＝２3 ）個の
抵抗ＲL1〜ＲL8からなる下位抵抗列、５７は７（＝２3
−１）個のコンパレータＣＭL1〜ＣL7からなる下位コン
パレータ列、５８は下位エンコーダであり、これらによ
って下位ビット変換部が構成されている。また、５９は
上位ビットデータを補正する補正回路、６０は下位・上
位バッファである。
しい８（＝２3 ）個の抵抗ＲU1〜ＲU8からなる上位抵抗
列、５２は４（＝２2 ）個の差動変換器ＤＥＡ1 〜ＤＥ
Ａ4からなる差動変換器列、５３は４（＝２2 ）個のス
イッチＳＷ1 〜ＳＷ4 からなるスイッチ回路、５４は３
（＝２2 −１）個のコンパレータＣＭU1〜ＣＭU3からな
る上位コンパレータ列、５５は上位エンコーダであり、
これらによって上位ビット変換部が構成されている。５
６は直列に接続された抵抗値の等しい８（＝２3 ）個の
抵抗ＲL1〜ＲL8からなる下位抵抗列、５７は７（＝２3
−１）個のコンパレータＣＭL1〜ＣL7からなる下位コン
パレータ列、５８は下位エンコーダであり、これらによ
って下位ビット変換部が構成されている。また、５９は
上位ビットデータを補正する補正回路、６０は下位・上
位バッファである。
【０００５】入力端子１は、差動変換器列５２を構成す
る各差動変換器ＤＥＡ1 〜ＤＥＡ4の−側入力端子、上
位コンパレータ列５４を構成する各コンパレータＣＭU1
〜ＣＭU3の＋側入力端子、及び下位コンパレータ列５７
を構成する各コンパレータＣＭL1〜ＣＭL7の＋側入力端
子に接続されている。
る各差動変換器ＤＥＡ1 〜ＤＥＡ4の−側入力端子、上
位コンパレータ列５４を構成する各コンパレータＣＭU1
〜ＣＭU3の＋側入力端子、及び下位コンパレータ列５７
を構成する各コンパレータＣＭL1〜ＣＭL7の＋側入力端
子に接続されている。
【０００６】上位抵抗列５１は、各抵抗間に７（＝２3
−１）個の分割点を持ち、端子２に印加された高レベル
基準電圧ＶRTと端子３に印加された低レベル基準電圧Ｖ
RBとの間の電圧を分割する。上位抵抗列５１の分割点の
うち、奇数番目の分割点は各差動変換器ＤＥＡ1 〜ＤＥ
Ａ4 の＋側入力端子に接続され、偶数番目の分割点は各
コンパレータＣＭU1〜ＣＭU3の−側入力端子に接続され
ている。
−１）個の分割点を持ち、端子２に印加された高レベル
基準電圧ＶRTと端子３に印加された低レベル基準電圧Ｖ
RBとの間の電圧を分割する。上位抵抗列５１の分割点の
うち、奇数番目の分割点は各差動変換器ＤＥＡ1 〜ＤＥ
Ａ4 の＋側入力端子に接続され、偶数番目の分割点は各
コンパレータＣＭU1〜ＣＭU3の−側入力端子に接続され
ている。
【０００７】スイッチ回路５３は、上位コンパレータ列
５４の出力信号に従って隣り合う３個の差動変換器ＤＥ
ＡN ，ＤＥＡN+1 ，ＤＥＡN+2 を選択し、差動変換器Ｄ
ＥＡN+2 ，ＤＥＡN+1 ，ＤＥＡN の出力電圧をそれぞ
れ、下位ビット変換のための高レベル基準電圧ＳＵ
ＢH 、中央値基準電圧ＳＵＢM 、低レベル基準電圧ＳＵ
ＢLとして下位抵抗列５６に出力する。
５４の出力信号に従って隣り合う３個の差動変換器ＤＥ
ＡN ，ＤＥＡN+1 ，ＤＥＡN+2 を選択し、差動変換器Ｄ
ＥＡN+2 ，ＤＥＡN+1 ，ＤＥＡN の出力電圧をそれぞ
れ、下位ビット変換のための高レベル基準電圧ＳＵ
ＢH 、中央値基準電圧ＳＵＢM 、低レベル基準電圧ＳＵ
ＢLとして下位抵抗列５６に出力する。
【０００８】下位抵抗列５６は、各抵抗間に７（＝２3
−１）個の分割点を持ち、スイッチ回路５３から出力さ
れた高レベル基準電圧ＳＵＢH と低レベル基準電圧ＳＵ
ＢLとの間の電圧を分割する。下位抵抗列５６の各分割
点は、下位コンパレータ列５７を構成する各コンパレー
タＣＭL1〜ＣＭL7の−側入力端子に接続されている。
−１）個の分割点を持ち、スイッチ回路５３から出力さ
れた高レベル基準電圧ＳＵＢH と低レベル基準電圧ＳＵ
ＢLとの間の電圧を分割する。下位抵抗列５６の各分割
点は、下位コンパレータ列５７を構成する各コンパレー
タＣＭL1〜ＣＭL7の−側入力端子に接続されている。
【０００９】上位エンコーダ５５は、上位コンパレータ
列５４の出力信号を上位ビットデータに変換する。ま
た、下位エンコーダ５８は、下位コンパレータ列５７の
出力信号を下位ビットデータに変換する。補正回路５９
は、上位エンコーダ５５から出力された上位ビットデー
タを下位エンコーダ５８から出力された下位ビットデー
タを用いて補正する。
列５４の出力信号を上位ビットデータに変換する。ま
た、下位エンコーダ５８は、下位コンパレータ列５７の
出力信号を下位ビットデータに変換する。補正回路５９
は、上位エンコーダ５５から出力された上位ビットデー
タを下位エンコーダ５８から出力された下位ビットデー
タを用いて補正する。
【００１０】下位・上位バッファ６０は、下位エンコー
ダ５８から出力された下位ビットデータ及び補正回路５
９によって補正された上位ビットデータを合わせて４ビ
ットデータＤ0 〜Ｄ3 とし、出力端子４に出力する。
ダ５８から出力された下位ビットデータ及び補正回路５
９によって補正された上位ビットデータを合わせて４ビ
ットデータＤ0 〜Ｄ3 とし、出力端子４に出力する。
【００１１】なお、上位コンパレータ列５４を構成する
コンパレータＣＭU1〜ＣＭU3はクロック信号ＣＫＵに従
って動作する一方、下位コンパレータ列５７を構成する
コンパレータＣＭL1〜ＣＭL7はクロック信号ＣＫＬに従
って動作する。また、下位・上位バッファ６０はクロッ
ク信号ＣＬＫの立ち上がりに従って動作する。
コンパレータＣＭU1〜ＣＭU3はクロック信号ＣＫＵに従
って動作する一方、下位コンパレータ列５７を構成する
コンパレータＣＭL1〜ＣＭL7はクロック信号ＣＫＬに従
って動作する。また、下位・上位バッファ６０はクロッ
ク信号ＣＬＫの立ち上がりに従って動作する。
【００１２】図１３に示す従来の直並列型Ａ／Ｄ変換装
置の動作について説明する。
置の動作について説明する。
【００１３】まず、上位ビット変換部の動作について説
明する。いま、入力信号の電圧ＶINが、コンパレータＣ
ＭU1の−側入力端子に接続された分割点（抵抗ＲU2とＲ
U3との間の分割点）の電圧とコンパレータＣＭU2の−側
入力端子に接続された分割点（抵抗ＲU4とＲU5との間の
分割点）の電圧の間にあるものとする。
明する。いま、入力信号の電圧ＶINが、コンパレータＣ
ＭU1の−側入力端子に接続された分割点（抵抗ＲU2とＲ
U3との間の分割点）の電圧とコンパレータＣＭU2の−側
入力端子に接続された分割点（抵抗ＲU4とＲU5との間の
分割点）の電圧の間にあるものとする。
【００１４】このとき、コンパレータＣＭU1の出力信号
は“Ｈ”レベルになると共にコンパレータＣＭU2，ＣＭ
U3の出力信号は“Ｌ”レベルになり、この上位コンパレ
ータ列５４の出力信号は、上位エンコーダ５５によって
上位ビットデータに変換される。
は“Ｈ”レベルになると共にコンパレータＣＭU2，ＣＭ
U3の出力信号は“Ｌ”レベルになり、この上位コンパレ
ータ列５４の出力信号は、上位エンコーダ５５によって
上位ビットデータに変換される。
【００１５】一方、スイッチ回路５３は、上位コンパレ
ータ列５４の出力信号に従って、差動変換器ＤＥＡ1 ，
ＤＥＡ2 ，ＤＥＡ3 の出力電圧が各々下位ビット変換の
基準電圧ＳＵＢL ，ＳＵＢM ，ＳＵＢH として出力され
るように、スイッチＳＷ1 〜ＳＷ4 を制御する。これに
より、下位抵抗列５６には、差動変換器ＤＥＡ3 の出力
電圧が高レベル基準電圧ＳＵＢH として印加され、差動
変換器ＤＥＡ2 の出力電圧が中央値基準電圧ＳＵＢM と
して中央の分割点（抵抗ＲL4とＲL5との間の分割点）に
印加され、差動変換器ＤＥＡ1 の出力電圧が低レベル基
準電圧ＳＵＢLとして印加される。
ータ列５４の出力信号に従って、差動変換器ＤＥＡ1 ，
ＤＥＡ2 ，ＤＥＡ3 の出力電圧が各々下位ビット変換の
基準電圧ＳＵＢL ，ＳＵＢM ，ＳＵＢH として出力され
るように、スイッチＳＷ1 〜ＳＷ4 を制御する。これに
より、下位抵抗列５６には、差動変換器ＤＥＡ3 の出力
電圧が高レベル基準電圧ＳＵＢH として印加され、差動
変換器ＤＥＡ2 の出力電圧が中央値基準電圧ＳＵＢM と
して中央の分割点（抵抗ＲL4とＲL5との間の分割点）に
印加され、差動変換器ＤＥＡ1 の出力電圧が低レベル基
準電圧ＳＵＢLとして印加される。
【００１６】次に、下位ビット変換部の動作について説
明する。下位抵抗列５６は、高レベル基準電圧ＳＵＢH
と中央値基準電圧ＳＵＢM との間を２2 個の抵抗で分割
し、中央値基準電圧ＳＵＢM と低レベル基準電圧ＳＵＢ
L との間を２2 個の抵抗で分割する。すなわち、高レベ
ル基準電圧ＳＵＢH と低レベル基準電圧ＳＵＢL との間
を２3 個の抵抗で分割する。下位コンパレータ列５７を
構成する各コンパレータＣＭL1〜ＣＭL7は、下位抵抗列
５６の各分割点電圧と入力信号の電圧ＶINとを比較し、
比較結果を表す信号を出力する。下位エンコーダ５８
は、下位コンパレータ列５７の出力信号を下位ビットデ
ータに変換する。
明する。下位抵抗列５６は、高レベル基準電圧ＳＵＢH
と中央値基準電圧ＳＵＢM との間を２2 個の抵抗で分割
し、中央値基準電圧ＳＵＢM と低レベル基準電圧ＳＵＢ
L との間を２2 個の抵抗で分割する。すなわち、高レベ
ル基準電圧ＳＵＢH と低レベル基準電圧ＳＵＢL との間
を２3 個の抵抗で分割する。下位コンパレータ列５７を
構成する各コンパレータＣＭL1〜ＣＭL7は、下位抵抗列
５６の各分割点電圧と入力信号の電圧ＶINとを比較し、
比較結果を表す信号を出力する。下位エンコーダ５８
は、下位コンパレータ列５７の出力信号を下位ビットデ
ータに変換する。
【００１７】図１４は従来の他の直並列型Ａ／Ｄ変換装
置の構成を示す回路図である。図１４に示す直並列型Ａ
／Ｄ変換装置は、大別して上位ビット変換部、下位ビッ
ト変換部、出力部の３つの部分から構成される。図１４
において、１５１はアナログ信号入力端子、１５２は上
位ビット側高レベル基準電圧端子、１５３は上位ビット
側低レベル基準電圧端子、１５４はサンプルホールド回
路、１５５は上位ビット側タップ抵抗、１５６は上位ビ
ット側比較器、１５７はアナログスイッチ、１５８は上
位ビット符号化回路、１５９は下位ビット側高レベル基
準電圧端子、１６０は下位ビット側低レベル基準電圧端
子、１６１は下位ビット側タップ抵抗、１６２は下位ビ
ット側比較器、１６３は下位ビット符号化回路、１６４
は出力バッファ回路、１６５はディジタル信号出力端
子、１７１は第１の減算アンプ回路、１７２は第２の減
算アンプ回路である（特開平５−１１０４３７号公報参
照）。
置の構成を示す回路図である。図１４に示す直並列型Ａ
／Ｄ変換装置は、大別して上位ビット変換部、下位ビッ
ト変換部、出力部の３つの部分から構成される。図１４
において、１５１はアナログ信号入力端子、１５２は上
位ビット側高レベル基準電圧端子、１５３は上位ビット
側低レベル基準電圧端子、１５４はサンプルホールド回
路、１５５は上位ビット側タップ抵抗、１５６は上位ビ
ット側比較器、１５７はアナログスイッチ、１５８は上
位ビット符号化回路、１５９は下位ビット側高レベル基
準電圧端子、１６０は下位ビット側低レベル基準電圧端
子、１６１は下位ビット側タップ抵抗、１６２は下位ビ
ット側比較器、１６３は下位ビット符号化回路、１６４
は出力バッファ回路、１６５はディジタル信号出力端
子、１７１は第１の減算アンプ回路、１７２は第２の減
算アンプ回路である（特開平５−１１０４３７号公報参
照）。
【００１８】図１４に示す従来の直並列型Ａ／Ｄ変換装
置の動作について説明する。
置の動作について説明する。
【００１９】アナログ信号入力端子１５１に入力された
アナログ信号はサンプルホールド回路１５４によってサ
ンプリングされて、上位ビットＡ／Ｄ変換期間から下位
ビットＡ／Ｄ変換期間までにわたって一定電圧に保持さ
れる。上位ビット側比較器１５６は、上位ビット側高レ
ベル基準電圧端子１５２と上位ビット側低レベル基準電
圧端子１５３との間の電圧を上位ビット側タップ抵抗１
５５により抵抗分割して得られた各基準電圧信号と、サ
ンプルホールド回路１５４によって保持されたアナログ
信号の電圧とを比較し、このアナログ信号の電圧が属す
る基準電圧範囲を求める。この結果に従って、アナログ
信号は上位ビット符号化回路１５８によって上位ビット
のディジタル値に符号化される。
アナログ信号はサンプルホールド回路１５４によってサ
ンプリングされて、上位ビットＡ／Ｄ変換期間から下位
ビットＡ／Ｄ変換期間までにわたって一定電圧に保持さ
れる。上位ビット側比較器１５６は、上位ビット側高レ
ベル基準電圧端子１５２と上位ビット側低レベル基準電
圧端子１５３との間の電圧を上位ビット側タップ抵抗１
５５により抵抗分割して得られた各基準電圧信号と、サ
ンプルホールド回路１５４によって保持されたアナログ
信号の電圧とを比較し、このアナログ信号の電圧が属す
る基準電圧範囲を求める。この結果に従って、アナログ
信号は上位ビット符号化回路１５８によって上位ビット
のディジタル値に符号化される。
【００２０】さらに細分化したディジタル値を得るため
に、上位ビット変換部は、アナログ信号の電圧が属する
基準電圧範囲の上限電圧を下位ビット側高レベル基準電
圧端子１５９に伝えると共に、前記基準電圧範囲の上限
電圧と下限電圧との差電圧を第２の減算アンプ１７２に
よって増幅して得られた電圧を下位ビット側低レベル基
準電圧端子１６０に伝える。
に、上位ビット変換部は、アナログ信号の電圧が属する
基準電圧範囲の上限電圧を下位ビット側高レベル基準電
圧端子１５９に伝えると共に、前記基準電圧範囲の上限
電圧と下限電圧との差電圧を第２の減算アンプ１７２に
よって増幅して得られた電圧を下位ビット側低レベル基
準電圧端子１６０に伝える。
【００２１】下位ビット側比較器１６２は、下位ビット
側高レベル基準電圧端子１５９と下位ビット側低レベル
基準電圧端子１６０との間の電圧を下位ビット側タップ
抵抗１６１により抵抗分割して得られた各基準電圧信号
と、前記基準電圧範囲の上限電圧とアナログ信号の電圧
との差電圧を第１の減算アンプ回路１７１によって増幅
して得られた下位ビット変換部の入力電圧とを比較し、
この入力電圧が属する基準電圧範囲を求める。この結果
に従って、アナログ信号は下位ビット側符号化回路１６
３によって下位ビットのディジタル値に符号化される。
出力バッファ回路１６４は、上位ビット符号化回路１５
８によって符号化された上位ビットのディジタル値と、
下位ビット符号化回路１６３によって符号化された下位
ビットのディジタル値とをディジタル信号出力端子１６
５を介して出力する。
側高レベル基準電圧端子１５９と下位ビット側低レベル
基準電圧端子１６０との間の電圧を下位ビット側タップ
抵抗１６１により抵抗分割して得られた各基準電圧信号
と、前記基準電圧範囲の上限電圧とアナログ信号の電圧
との差電圧を第１の減算アンプ回路１７１によって増幅
して得られた下位ビット変換部の入力電圧とを比較し、
この入力電圧が属する基準電圧範囲を求める。この結果
に従って、アナログ信号は下位ビット側符号化回路１６
３によって下位ビットのディジタル値に符号化される。
出力バッファ回路１６４は、上位ビット符号化回路１５
８によって符号化された上位ビットのディジタル値と、
下位ビット符号化回路１６３によって符号化された下位
ビットのディジタル値とをディジタル信号出力端子１６
５を介して出力する。
【００２２】
【発明が解決しようとする課題】しかしながら、従来の
直並列型Ａ／Ｄ変換装置には以下のような問題がある。
直並列型Ａ／Ｄ変換装置には以下のような問題がある。
【００２３】図１３に示すような従来の直並列型Ａ／Ｄ
変換装置では、上位ビット変換部内に上位コンパレータ
列５４以外に差動変換器列５２を備えており、上位コン
パレータ列５４が決定した入力信号の電圧ＶINを含む電
圧範囲の上限電圧及び下限電圧を、それぞれ電圧ＶINを
基準に増幅して下位ビット変換部に伝達している。
変換装置では、上位ビット変換部内に上位コンパレータ
列５４以外に差動変換器列５２を備えており、上位コン
パレータ列５４が決定した入力信号の電圧ＶINを含む電
圧範囲の上限電圧及び下限電圧を、それぞれ電圧ＶINを
基準に増幅して下位ビット変換部に伝達している。
【００２４】図１５は図１３に示すような従来の直並列
型Ａ／Ｄ変換装置における下位ビット変換範囲の拡張の
仕方を説明するための図である。図１５において、５１
Ａは上位抵抗列、５２Ａは差動変換器列、５４Ａは上位
コンパレータ列であり、説明に必要な部分以外は省略し
ている。
型Ａ／Ｄ変換装置における下位ビット変換範囲の拡張の
仕方を説明するための図である。図１５において、５１
Ａは上位抵抗列、５２Ａは差動変換器列、５４Ａは上位
コンパレータ列であり、説明に必要な部分以外は省略し
ている。
【００２５】いま、入力信号の電圧ＶINは、上位コンパ
レータＣＭU(n-1)の基準電圧Ｖc(n-1)と上位コンパレー
タＣＭU(n)の基準電圧Ｖc(n)との間にあるものとする。
このとき、上位コンパレータＣＭU(n-1)以下のコンパレ
ータの出力信号は“Ｈ”レベルになると共に上位コンパ
レータＣＭU(n)以上のコンパレータの出力信号は“Ｌ”
レベルになり、スイッチ回路５３によって差動変換器Ｄ
ＥＡn-1 ，ＤＥＡn ，ＤＥＡn+1 が選択される。
レータＣＭU(n-1)の基準電圧Ｖc(n-1)と上位コンパレー
タＣＭU(n)の基準電圧Ｖc(n)との間にあるものとする。
このとき、上位コンパレータＣＭU(n-1)以下のコンパレ
ータの出力信号は“Ｈ”レベルになると共に上位コンパ
レータＣＭU(n)以上のコンパレータの出力信号は“Ｌ”
レベルになり、スイッチ回路５３によって差動変換器Ｄ
ＥＡn-1 ，ＤＥＡn ，ＤＥＡn+1 が選択される。
【００２６】このとき、差動変換器ＤＥＡn-1 は、分割
点電圧Ｖc(n-1)の下隣の分割点電圧Ｖr(n-1)を入力信号
の電圧ＶINを基準にして増幅し、低レベル基準電圧ＳＵ
ＢLとして出力する。差動変換器ＤＥＡn は、分割点電
圧Ｖc(n-1)とＶc(n)との間の分割点電圧Ｖr(n)を入力信
号の電圧ＶINを基準にして増幅し、中央値基準電圧ＳＵ
ＢM として出力する。また、差動変換器ＤＥＡn+1 は、
分割点電圧Ｖc(n)の上隣の分割点電圧Ｖr(n+1)を入力信
号の電圧ＶINを基準にして増幅し、高レベル基準電圧Ｓ
ＵＢH として出力する。
点電圧Ｖc(n-1)の下隣の分割点電圧Ｖr(n-1)を入力信号
の電圧ＶINを基準にして増幅し、低レベル基準電圧ＳＵ
ＢLとして出力する。差動変換器ＤＥＡn は、分割点電
圧Ｖc(n-1)とＶc(n)との間の分割点電圧Ｖr(n)を入力信
号の電圧ＶINを基準にして増幅し、中央値基準電圧ＳＵ
ＢM として出力する。また、差動変換器ＤＥＡn+1 は、
分割点電圧Ｖc(n)の上隣の分割点電圧Ｖr(n+1)を入力信
号の電圧ＶINを基準にして増幅し、高レベル基準電圧Ｓ
ＵＢH として出力する。
【００２７】例えば、９ビット（上位５ビット下位４ビ
ット）の直並列型Ａ／Ｄ変換装置とすると、図１５に示
すように、上位ビット変換の最小単位（Ｖc(n)−Ｖ
c(n-1)）が１６ステップであり、下位ビット変換の範囲
（Ｖr(n+1)−Ｖr(n-1)）が３２ステップである。また、
図１５では各差動変換器ＤＥＡn-1 ，ＤＥＡn ，ＤＥＡ
n+1 の利得を２倍としている。
ット）の直並列型Ａ／Ｄ変換装置とすると、図１５に示
すように、上位ビット変換の最小単位（Ｖc(n)−Ｖ
c(n-1)）が１６ステップであり、下位ビット変換の範囲
（Ｖr(n+1)−Ｖr(n-1)）が３２ステップである。また、
図１５では各差動変換器ＤＥＡn-1 ，ＤＥＡn ，ＤＥＡ
n+1 の利得を２倍としている。
【００２８】いま、入力信号の電圧ＶINが電圧Ｖr(n)よ
り４ステップ高電位側のところにあるとすると、電圧Ｖ
r(n+1)と入力信号の電圧ＶINとの差は１２ステップであ
るので、高レベル基準電圧ＳＵＢH は入力信号の電圧Ｖ
INより２４ステップ高電位側に発生する。また、入力信
号の電圧ＶINと電圧Ｖr(n)との差は４ステップであるの
で、中央値基準電圧ＳＵＢM は入力信号の電圧ＶINより
８ステップ低電位側に発生する。さらに、入力信号の電
圧ＶINと電圧Ｖr(n-1)との差は２０ステップであるの
で、低レベル基準電圧ＳＵＢL は入力信号の電圧ＶINよ
り４０ステップ低電位側に発生する。
り４ステップ高電位側のところにあるとすると、電圧Ｖ
r(n+1)と入力信号の電圧ＶINとの差は１２ステップであ
るので、高レベル基準電圧ＳＵＢH は入力信号の電圧Ｖ
INより２４ステップ高電位側に発生する。また、入力信
号の電圧ＶINと電圧Ｖr(n)との差は４ステップであるの
で、中央値基準電圧ＳＵＢM は入力信号の電圧ＶINより
８ステップ低電位側に発生する。さらに、入力信号の電
圧ＶINと電圧Ｖr(n-1)との差は２０ステップであるの
で、低レベル基準電圧ＳＵＢL は入力信号の電圧ＶINよ
り４０ステップ低電位側に発生する。
【００２９】このように、従来の直並列型Ａ／Ｄ変換装
置では、下位ビット変換部に伝達される基準電圧ＳＵＢ
H 、ＳＵＢM 、ＳＵＢL は、各々の差は一定ではある
が、値そのものは入力信号の電圧ＶINによって変化す
る。このため、下位ビット変換部は、動作を開始する前
に基準電圧のセトリングを待たなければならず、したが
って、Ａ／Ｄ変換の高速化が困難であるという問題があ
った。
置では、下位ビット変換部に伝達される基準電圧ＳＵＢ
H 、ＳＵＢM 、ＳＵＢL は、各々の差は一定ではある
が、値そのものは入力信号の電圧ＶINによって変化す
る。このため、下位ビット変換部は、動作を開始する前
に基準電圧のセトリングを待たなければならず、したが
って、Ａ／Ｄ変換の高速化が困難であるという問題があ
った。
【００３０】また、図１３に示すような従来の直並列型
Ａ／Ｄ変換器には、上位ビットデータに対して複雑な補
正が必要になるという問題もあった。
Ａ／Ｄ変換器には、上位ビットデータに対して複雑な補
正が必要になるという問題もあった。
【００３１】図１６は従来の直並列型Ａ／Ｄ変換器にお
いて上位ビットデータに対して複雑な補正が必要になる
メカニズムを説明するための図であり、図１３に示すよ
うな上位２ビットの直並列型Ａ／Ｄ変換器を示してい
る。図１６において、５１は上位抵抗列、５４は上位コ
ンパレータ列である。
いて上位ビットデータに対して複雑な補正が必要になる
メカニズムを説明するための図であり、図１３に示すよ
うな上位２ビットの直並列型Ａ／Ｄ変換器を示してい
る。図１６において、５１は上位抵抗列、５４は上位コ
ンパレータ列である。
【００３２】図１６に示すように、入力信号の電圧ＶIN
が上位コンパレータＣＭU1の基準電圧Ｖc1より低いとき
は上位ビットデータは“０”であり、同様に、電圧Ｖc1
より高く上位コンパレータＣＭU2の基準電圧Ｖc2より低
いときは“１”、電圧Ｖc2より高く上位コンパレータＣ
ＭU3の基準電圧Ｖc3より低いときは“２”、電圧Ｖc3よ
り高いときは“３”である（１０進数表現による）。
が上位コンパレータＣＭU1の基準電圧Ｖc1より低いとき
は上位ビットデータは“０”であり、同様に、電圧Ｖc1
より高く上位コンパレータＣＭU2の基準電圧Ｖc2より低
いときは“１”、電圧Ｖc2より高く上位コンパレータＣ
ＭU3の基準電圧Ｖc3より低いときは“２”、電圧Ｖc3よ
り高いときは“３”である（１０進数表現による）。
【００３３】ところが、例えば上位ビットデータが
“１”になるとき、下位ビット変換を行う電圧範囲の下
限電圧は分割抵抗ＲU1とＲU2との間の分割点電圧であ
り、上限電圧は分割抵抗ＲU5とＲU6との間の分割点電圧
である。つまり、下位ビット変換を行う電圧範囲は、上
位ビットデータが“０”である範囲の上半分から上位ビ
ットデータが“２”である範囲の下半分まで拡張されて
いる。このため、上位ビットデータに対し、１を加算す
るか、１を減算するか、加算・減算を行わないかの３通
りの補正が必要になる。
“１”になるとき、下位ビット変換を行う電圧範囲の下
限電圧は分割抵抗ＲU1とＲU2との間の分割点電圧であ
り、上限電圧は分割抵抗ＲU5とＲU6との間の分割点電圧
である。つまり、下位ビット変換を行う電圧範囲は、上
位ビットデータが“０”である範囲の上半分から上位ビ
ットデータが“２”である範囲の下半分まで拡張されて
いる。このため、上位ビットデータに対し、１を加算す
るか、１を減算するか、加算・減算を行わないかの３通
りの補正が必要になる。
【００３４】図１７は、図１６と同様に、図１３に示す
ような従来の直並列型Ａ／Ｄ変換器において上位ビット
データに対して複雑な補正が必要になるメカニズムを説
明するための図であり、（ａ），（ｂ），（ｃ）はそれ
ぞれ、上位ビットデータが“０”，“２”，“３”の場
合を示している。なお、図１７（ａ）のように上位ビッ
トデータが“０”の場合は、低レベル基準電圧ＶRBを越
えて下位ビット変換範囲を拡張する必要はなく、図１７
（ｃ）のように上位ビットデータが“３”の場合は、高
レベル基準電圧ＶRTを越えて下位ビット変換範囲を拡張
する必要はない。
ような従来の直並列型Ａ／Ｄ変換器において上位ビット
データに対して複雑な補正が必要になるメカニズムを説
明するための図であり、（ａ），（ｂ），（ｃ）はそれ
ぞれ、上位ビットデータが“０”，“２”，“３”の場
合を示している。なお、図１７（ａ）のように上位ビッ
トデータが“０”の場合は、低レベル基準電圧ＶRBを越
えて下位ビット変換範囲を拡張する必要はなく、図１７
（ｃ）のように上位ビットデータが“３”の場合は、高
レベル基準電圧ＶRTを越えて下位ビット変換範囲を拡張
する必要はない。
【００３５】図１８は図１３に示すような従来の直並列
型Ａ／Ｄ変換器における上位ビットデータの補正方法を
示す図であり、下位ビットデータが２ビット（補正用ビ
ットを含めて３ビット）の場合を示している。図１８に
示すように、下位ビットデータの上位２ビットが“１
１”のとき上位ビットデータに１を加算すると共に第２
ビットを“０”に反転する一方、上位２ビットが“０
０”のとき上位ビットデータから１を減算すると共に第
２ビットを“１”に反転する。
型Ａ／Ｄ変換器における上位ビットデータの補正方法を
示す図であり、下位ビットデータが２ビット（補正用ビ
ットを含めて３ビット）の場合を示している。図１８に
示すように、下位ビットデータの上位２ビットが“１
１”のとき上位ビットデータに１を加算すると共に第２
ビットを“０”に反転する一方、上位２ビットが“０
０”のとき上位ビットデータから１を減算すると共に第
２ビットを“１”に反転する。
【００３６】図１８に示すように、下位ビットデータに
よる上位ビットデータの補正は、１を加算する場合，１
を減算する場合，加算・減算を行わない場合の３通りが
必要になり、補正回路が複雑になるという問題があっ
た。
よる上位ビットデータの補正は、１を加算する場合，１
を減算する場合，加算・減算を行わない場合の３通りが
必要になり、補正回路が複雑になるという問題があっ
た。
【００３７】さらに、図１３に示すような従来の直並列
型Ａ／Ｄ変換装置には、他の問題もあった。
型Ａ／Ｄ変換装置には、他の問題もあった。
【００３８】図１９は図１３に示す従来の直並列型Ａ／
Ｄ変換装置を駆動するクロック信号のタイミングを示す
タイミングチャートである。図１９に示すように、入力
信号の電圧ＶINがサンプルホールドされている期間の前
半においてクロック信号ＣＫＵが発生する一方、後半に
おいてクロック信号ＣＫＬが発生する。また、クロック
信号ＣＫＵと同一タイミングで立ち上がりかつクロック
信号ＣＫＵよりもデューティ比の小さくないクロック信
号ＣＬＫが発生する。上位コンパレータ列５４はクロッ
ク信号ＣＫＵのタイミングで信号を出力し、下位コンパ
レータ列５７はクロック信号ＣＫＬのタイミングで信号
を出力する。下位・上位バッファ６０はクロック信号Ｃ
ＬＫの立ち上がりのタイミングで、補正された上位ビッ
トデータ及び下位ビットデータをラッチする。
Ｄ変換装置を駆動するクロック信号のタイミングを示す
タイミングチャートである。図１９に示すように、入力
信号の電圧ＶINがサンプルホールドされている期間の前
半においてクロック信号ＣＫＵが発生する一方、後半に
おいてクロック信号ＣＫＬが発生する。また、クロック
信号ＣＫＵと同一タイミングで立ち上がりかつクロック
信号ＣＫＵよりもデューティ比の小さくないクロック信
号ＣＬＫが発生する。上位コンパレータ列５４はクロッ
ク信号ＣＫＵのタイミングで信号を出力し、下位コンパ
レータ列５７はクロック信号ＣＫＬのタイミングで信号
を出力する。下位・上位バッファ６０はクロック信号Ｃ
ＬＫの立ち上がりのタイミングで、補正された上位ビッ
トデータ及び下位ビットデータをラッチする。
【００３９】図１９に示すようなタイミングによると、
Ｎサイクルにおけるクロック信号ＣＫＬによって下位コ
ンパレータ列５７が信号を出力した後、（Ｎ＋１）サイ
クルにおけるクロック信号ＣＫＵによって上位コンパレ
ータ列５４が新たに信号を出力するまでの間に、下位エ
ンコーダ５８によって下位コンパレータ列５７の出力信
号を下位ビットデータに変換し、さらに補正回路５９に
よって上位ビットデータの補正を行う必要がある。言い
換えると、クロック信号ＣＫＬが発生してから次のクロ
ック信号ＣＫＵが発生するまでの時間は、補正回路５９
の動作余裕時間よりも長くなければならない。このた
め、Ａ／Ｄ変換の高速化が困難であるという問題があっ
た。
Ｎサイクルにおけるクロック信号ＣＫＬによって下位コ
ンパレータ列５７が信号を出力した後、（Ｎ＋１）サイ
クルにおけるクロック信号ＣＫＵによって上位コンパレ
ータ列５４が新たに信号を出力するまでの間に、下位エ
ンコーダ５８によって下位コンパレータ列５７の出力信
号を下位ビットデータに変換し、さらに補正回路５９に
よって上位ビットデータの補正を行う必要がある。言い
換えると、クロック信号ＣＫＬが発生してから次のクロ
ック信号ＣＫＵが発生するまでの時間は、補正回路５９
の動作余裕時間よりも長くなければならない。このた
め、Ａ／Ｄ変換の高速化が困難であるという問題があっ
た。
【００４０】以上のような問題に鑑み、本発明は、従来
よりも高速動作が可能であり、しかも上位ビットデータ
の補正が簡易である直並列型Ａ／Ｄ変換装置を提供する
ことを第１の課題とする。
よりも高速動作が可能であり、しかも上位ビットデータ
の補正が簡易である直並列型Ａ／Ｄ変換装置を提供する
ことを第１の課題とする。
【００４１】また、従来の直並列型Ａ／Ｄ変換装置には
以下のような問題がある。
以下のような問題がある。
【００４２】図２０は従来の直並列型Ａ／Ｄ変換装置に
おける課題を説明するための図であり、かつ図１４に示
す従来の直並列型Ａ／Ｄ変換装置の動作を説明するため
の図である。同図中、（ａ）は第１の減算アンプ１７１
の入力となる、サンプルホールド回路１５４によって保
持されたアナログ信号の電圧ＶIN及びこの電圧ＶINが属
する基準電圧範囲の上限電圧ＶHHの変化を示すグラフ、
（ｂ）は第１の減算アンプ１７１から出力される下位ビ
ット変換部の入力電圧ＶLIN 並びに下位ビット変換部の
高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLの変化
を示すグラフ、（ｃ）は下位ビット側比較器１６２の動
作タイミングを示すグラフである。
おける課題を説明するための図であり、かつ図１４に示
す従来の直並列型Ａ／Ｄ変換装置の動作を説明するため
の図である。同図中、（ａ）は第１の減算アンプ１７１
の入力となる、サンプルホールド回路１５４によって保
持されたアナログ信号の電圧ＶIN及びこの電圧ＶINが属
する基準電圧範囲の上限電圧ＶHHの変化を示すグラフ、
（ｂ）は第１の減算アンプ１７１から出力される下位ビ
ット変換部の入力電圧ＶLIN 並びに下位ビット変換部の
高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLの変化
を示すグラフ、（ｃ）は下位ビット側比較器１６２の動
作タイミングを示すグラフである。
【００４３】まず、図１４に示す従来の直並列型Ａ／Ｄ
変換装置では、オペアンプ型減算アンプ１７１，１７２
を用いて、アナログ信号の電圧ＶINが属する基準電圧範
囲の上限電圧ＶHHを基準にアナログ信号の電圧ＶIN及び
当該基準電圧範囲の下限電圧を増幅し、増幅した電圧を
それぞれ下位ビット変換部の入力電圧ＶLIN 及び低レベ
ル基準電圧ＶLLとして用いている。このような構成によ
り、下位ビット変換部の下位ビット側比較器１６２に要
求される電圧分解能を緩和している。また、下位ビット
変換部の高レベル基準電圧ＶHHとしてアナログ信号の電
圧ＶINが属する基準電圧範囲の上限電圧ＶHHをそのまま
用いている。
変換装置では、オペアンプ型減算アンプ１７１，１７２
を用いて、アナログ信号の電圧ＶINが属する基準電圧範
囲の上限電圧ＶHHを基準にアナログ信号の電圧ＶIN及び
当該基準電圧範囲の下限電圧を増幅し、増幅した電圧を
それぞれ下位ビット変換部の入力電圧ＶLIN 及び低レベ
ル基準電圧ＶLLとして用いている。このような構成によ
り、下位ビット変換部の下位ビット側比較器１６２に要
求される電圧分解能を緩和している。また、下位ビット
変換部の高レベル基準電圧ＶHHとしてアナログ信号の電
圧ＶINが属する基準電圧範囲の上限電圧ＶHHをそのまま
用いている。
【００４４】そのため、このような構成では、図２０
（ａ），（ｂ）に示すように、アナログ信号の電圧ＶIN
が変化し、上位ビット変換部においてアナログ信号の電
圧ＶINが属する基準電圧範囲が変化すると、これに伴っ
て下位ビット変換部の高レベル基準電圧ＶLH及び低レベ
ル基準電圧ＶLLが変化することになる。したがって、高
レベル基準電圧ＶLH及び低レベル基準電圧ＶLLが安定す
るまでの過渡遅延によってＡ／Ｄ変換速度が制限される
という問題がある。
（ａ），（ｂ）に示すように、アナログ信号の電圧ＶIN
が変化し、上位ビット変換部においてアナログ信号の電
圧ＶINが属する基準電圧範囲が変化すると、これに伴っ
て下位ビット変換部の高レベル基準電圧ＶLH及び低レベ
ル基準電圧ＶLLが変化することになる。したがって、高
レベル基準電圧ＶLH及び低レベル基準電圧ＶLLが安定す
るまでの過渡遅延によってＡ／Ｄ変換速度が制限される
という問題がある。
【００４５】また、図２０（ａ）に示すように、アナロ
グ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHH
は上位ビット側比較器１５６における演算結果によって
作動するアナログスイッチ１５７を通るので、その分、
上限電圧ＶHHが決定されるタイミングはアナログ信号の
電圧ＶINがサンプリングされるタイミングに対して遅延
することになる。その結果、第１の減算アンプ１７１に
おいて、増幅する対象となる電圧すなわちアナログ信号
の電圧ＶINと増幅の基準となる電圧すなわちアナログ信
号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHとが
合致する期間（期間Ａ）と合致しない期間（期間Ｂ）と
が生じる。
グ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHH
は上位ビット側比較器１５６における演算結果によって
作動するアナログスイッチ１５７を通るので、その分、
上限電圧ＶHHが決定されるタイミングはアナログ信号の
電圧ＶINがサンプリングされるタイミングに対して遅延
することになる。その結果、第１の減算アンプ１７１に
おいて、増幅する対象となる電圧すなわちアナログ信号
の電圧ＶINと増幅の基準となる電圧すなわちアナログ信
号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHとが
合致する期間（期間Ａ）と合致しない期間（期間Ｂ）と
が生じる。
【００４６】このため、図２０（ｂ）に示すように、第
１の減算アンプ１７１から出力される下位ビット変換部
の入力電圧ＶLIN は、期間Ａでは、下位ビット変換部の
高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間に
存在するが、期間Ｂでは、アナログ信号の電圧とこれを
含む基準電圧範囲の上限電圧及び下限電圧との相対関係
が崩れるため、下位ビット変換部の高レベル基準電圧Ｖ
LHと低レベル基準電圧ＶLLとの間から大きく外れてしま
う。また、期間Ａでも、期間Ｂから期間Ａに移るときの
過渡現象によって、下位ビット変換部の入力電圧ＶLIN
は高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間
から外れてしまう。
１の減算アンプ１７１から出力される下位ビット変換部
の入力電圧ＶLIN は、期間Ａでは、下位ビット変換部の
高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間に
存在するが、期間Ｂでは、アナログ信号の電圧とこれを
含む基準電圧範囲の上限電圧及び下限電圧との相対関係
が崩れるため、下位ビット変換部の高レベル基準電圧Ｖ
LHと低レベル基準電圧ＶLLとの間から大きく外れてしま
う。また、期間Ａでも、期間Ｂから期間Ａに移るときの
過渡現象によって、下位ビット変換部の入力電圧ＶLIN
は高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間
から外れてしまう。
【００４７】ここで、下位ビット変換部の高レベル基準
電圧ＶLH及び低レベル基準電圧ＶLLもまた過渡現象によ
って変化するので、例えば図２０（ｃ）に示すように期
間Ａに移ってから下位ビット側比較器１６２のラッチ動
作までの時間が短いとき、Ａ／Ｄ変換によって得られる
ディジタル値に大きな誤差が生じる可能性がある。した
がって、直並列型Ａ／Ｄ変換装置に高速動作をさせる場
合、変換精度が低下するという問題があった。
電圧ＶLH及び低レベル基準電圧ＶLLもまた過渡現象によ
って変化するので、例えば図２０（ｃ）に示すように期
間Ａに移ってから下位ビット側比較器１６２のラッチ動
作までの時間が短いとき、Ａ／Ｄ変換によって得られる
ディジタル値に大きな誤差が生じる可能性がある。した
がって、直並列型Ａ／Ｄ変換装置に高速動作をさせる場
合、変換精度が低下するという問題があった。
【００４８】さらに、図１４に示すように、アナログ信
号の電圧ＶINを増幅する第１の減算アンプ１７１はその
入力インピーダンスがハイである下位ビット側比較器１
６２に接続される一方、下限電圧を増幅する第２の減算
アンプ１７２は下位ビット側タップ抵抗１６１に接続さ
れる。すなわち、第１の減算アンプ１７１と第２の減算
アンプ１７２とでは、それぞれの出力に負荷されるイン
ピーダンスが異なる。このため、上位ビット変換部にお
けるアナログ信号の電圧とこの電圧が属する基準電圧範
囲との相対関係は、誤差が加わった形で下位ビット変換
部に伝えられることになり、これにより変換精度が低下
するという問題が生じていた。
号の電圧ＶINを増幅する第１の減算アンプ１７１はその
入力インピーダンスがハイである下位ビット側比較器１
６２に接続される一方、下限電圧を増幅する第２の減算
アンプ１７２は下位ビット側タップ抵抗１６１に接続さ
れる。すなわち、第１の減算アンプ１７１と第２の減算
アンプ１７２とでは、それぞれの出力に負荷されるイン
ピーダンスが異なる。このため、上位ビット変換部にお
けるアナログ信号の電圧とこの電圧が属する基準電圧範
囲との相対関係は、誤差が加わった形で下位ビット変換
部に伝えられることになり、これにより変換精度が低下
するという問題が生じていた。
【００４９】前記の問題に鑑み、本発明は、直並列型Ａ
／Ｄ変換装置において、その高速且つ高精度化を図る上
で、下位ビット変換部に要求される電圧分解能が緩和さ
れ、しかも下位ビット変換の際に変換速度の制限がなく
変換誤差も生じないようにすることを第２の課題とす
る。
／Ｄ変換装置において、その高速且つ高精度化を図る上
で、下位ビット変換部に要求される電圧分解能が緩和さ
れ、しかも下位ビット変換の際に変換速度の制限がなく
変換誤差も生じないようにすることを第２の課題とす
る。
【００５０】
【課題を解決するための手段】請求項１の発明が講じた
解決手段は、入力されたアナログ信号を上位ビットと下
位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変換
装置として、所定の高レベル基準電圧と所定の低レベル
基準電圧との間を複数の基準電圧範囲に区分し、区分し
た複数の基準電圧範囲の中から前記アナログ信号の電圧
が属する一の基準電圧範囲を求め、求めた一の基準電圧
範囲を示すビットデータを上位ビットデータとして生成
出力すると共に、前記一の基準電圧範囲に基づき定めた
下位ビット変換を行う電圧範囲の上限電圧、下限電圧及
び中央値電圧を出力する上位ビット変換部と、前記上位
ビット変換部から出力された下位ビット変換を行う電圧
範囲の中央値電圧及び前記アナログ信号を入力とし、前
記中央値電圧を基準にして前記アナログ信号の電圧を増
幅する第１の差動増幅器と、前記第１の差動増幅器と同
じ利得を有し、前記上位ビット変換部から出力された下
位ビット変換を行う電圧範囲の上限電圧及び中央値電圧
を入力とし、前記中央値電圧を基準にして前記上限電圧
を増幅する第２の差動増幅器と、前記第１及び第２の差
動増幅器と同じ利得を有し、前記上位ビット変換部から
出力された下位ビット変換を行う電圧範囲の下限電圧及
び中央値電圧を入力とし、前記中央値電圧を基準にして
前記下限電圧を増幅する第３の差動増幅器と、前記第２
の差動増幅器の出力電圧を下位ビット変換の高レベル基
準電圧とすると共に前記第３の差動増幅器の出力電圧を
下位ビット変換の低レベル基準電圧とし、前記高レベル
基準電圧と前記低レベル基準電圧との間を複数の基準電
圧範囲に区分し、区分した複数の基準電圧範囲の中から
前記第１の差動増幅器の出力電圧が属する基準電圧範囲
を求め、求めた基準電圧範囲を示すビットデータを下位
ビットデータとして生成出力する下位ビッ ト変換部とを
備え、前記上位ビット変換部は、区分した複数の基準電
圧範囲の各中央値電圧と前記アナログ信号の電圧とを比
較することにより前記アナログ信号の電圧が一方の中央
値電圧よりも高く他方の中央値電圧よりも低い隣り合う
２つの基準電圧範囲を選択し、この隣り合う２つの基準
電圧範囲のいずれか一方を示すビットデータを上位ビッ
トデータとすると共に前記隣り合う２つの基準電圧範囲
を合わせて下位ビット変換の電圧範囲とするものであ
り、かつ、前記隣り合う２つの基準電圧範囲のうち電圧
の低い方を示すビットデータを上位ビットデータとして
出力するものであり、当該直並列型Ａ／Ｄ変換装置は、
前記下位ビット変換部から出力された下位ビットデ−タ
のＭＳＢが“１”であるとき、前記上位ビット変換部か
ら出力された上位ビットデータに“１”を加算する補正
を行うものである。
解決手段は、入力されたアナログ信号を上位ビットと下
位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変換
装置として、所定の高レベル基準電圧と所定の低レベル
基準電圧との間を複数の基準電圧範囲に区分し、区分し
た複数の基準電圧範囲の中から前記アナログ信号の電圧
が属する一の基準電圧範囲を求め、求めた一の基準電圧
範囲を示すビットデータを上位ビットデータとして生成
出力すると共に、前記一の基準電圧範囲に基づき定めた
下位ビット変換を行う電圧範囲の上限電圧、下限電圧及
び中央値電圧を出力する上位ビット変換部と、前記上位
ビット変換部から出力された下位ビット変換を行う電圧
範囲の中央値電圧及び前記アナログ信号を入力とし、前
記中央値電圧を基準にして前記アナログ信号の電圧を増
幅する第１の差動増幅器と、前記第１の差動増幅器と同
じ利得を有し、前記上位ビット変換部から出力された下
位ビット変換を行う電圧範囲の上限電圧及び中央値電圧
を入力とし、前記中央値電圧を基準にして前記上限電圧
を増幅する第２の差動増幅器と、前記第１及び第２の差
動増幅器と同じ利得を有し、前記上位ビット変換部から
出力された下位ビット変換を行う電圧範囲の下限電圧及
び中央値電圧を入力とし、前記中央値電圧を基準にして
前記下限電圧を増幅する第３の差動増幅器と、前記第２
の差動増幅器の出力電圧を下位ビット変換の高レベル基
準電圧とすると共に前記第３の差動増幅器の出力電圧を
下位ビット変換の低レベル基準電圧とし、前記高レベル
基準電圧と前記低レベル基準電圧との間を複数の基準電
圧範囲に区分し、区分した複数の基準電圧範囲の中から
前記第１の差動増幅器の出力電圧が属する基準電圧範囲
を求め、求めた基準電圧範囲を示すビットデータを下位
ビットデータとして生成出力する下位ビッ ト変換部とを
備え、前記上位ビット変換部は、区分した複数の基準電
圧範囲の各中央値電圧と前記アナログ信号の電圧とを比
較することにより前記アナログ信号の電圧が一方の中央
値電圧よりも高く他方の中央値電圧よりも低い隣り合う
２つの基準電圧範囲を選択し、この隣り合う２つの基準
電圧範囲のいずれか一方を示すビットデータを上位ビッ
トデータとすると共に前記隣り合う２つの基準電圧範囲
を合わせて下位ビット変換の電圧範囲とするものであ
り、かつ、前記隣り合う２つの基準電圧範囲のうち電圧
の低い方を示すビットデータを上位ビットデータとして
出力するものであり、当該直並列型Ａ／Ｄ変換装置は、
前記下位ビット変換部から出力された下位ビットデ−タ
のＭＳＢが“１”であるとき、前記上位ビット変換部か
ら出力された上位ビットデータに“１”を加算する補正
を行うものである。
【００５１】請求項１の発明によると、下位ビット変換
における高レベル基準電圧は、下位ビット変換を行う電
圧範囲の上限電圧が、第２の差動増幅器によって前記電
圧範囲の中央値電圧を基準にして高電圧側に増幅される
ことによって得られる。また、下位ビット変換における
低レベル基準電圧は、下位ビット変換を行う電圧範囲の
下限電圧が、第３の差動増幅器によって前記電圧範囲の
中央値電圧を基準にして低電圧側に増幅されることによ
って得られる。このため、下位ビット変換における高レ
ベル基準電圧及び低レベル基準電圧は入力されたアナロ
グ信号の電圧によって変化することがなく、セトリング
時間が短縮される。また、各基準電圧範囲の電圧も安定
するので、下位ビット変換の分解能も向上する。さら
に、入力されたアナログ信号の電圧は、第１の差動増幅
器によって前記電圧範囲の中央値電圧を基準にして前記
第２及び第３の差動増幅器と等しい増幅率で増幅されて
から下位ビット変換部に与えられるので、下位ビット変
換の精度が従来より低下することはない。
における高レベル基準電圧は、下位ビット変換を行う電
圧範囲の上限電圧が、第２の差動増幅器によって前記電
圧範囲の中央値電圧を基準にして高電圧側に増幅される
ことによって得られる。また、下位ビット変換における
低レベル基準電圧は、下位ビット変換を行う電圧範囲の
下限電圧が、第３の差動増幅器によって前記電圧範囲の
中央値電圧を基準にして低電圧側に増幅されることによ
って得られる。このため、下位ビット変換における高レ
ベル基準電圧及び低レベル基準電圧は入力されたアナロ
グ信号の電圧によって変化することがなく、セトリング
時間が短縮される。また、各基準電圧範囲の電圧も安定
するので、下位ビット変換の分解能も向上する。さら
に、入力されたアナログ信号の電圧は、第１の差動増幅
器によって前記電圧範囲の中央値電圧を基準にして前記
第２及び第３の差動増幅器と等しい増幅率で増幅されて
から下位ビット変換部に与えられるので、下位ビット変
換の精度が従来より低下することはない。
【００５２】さらに、１つの上位ビットデータは、隣り
合う２つの基準電圧範囲のいずれか一方を示す。この隣
り合う２つの基準電圧範囲は下位ビット変換の電圧範囲
になるので、下位ビットデータのＭＳＢは入力信号の電
圧が隣り合う２つの基準電圧範囲のいずれに属するかを
示すことになる。したがって、下位ビットデータのＭＳ
Ｂを用いることによって上位ビットデータを容易に補正
することができる。
合う２つの基準電圧範囲のいずれか一方を示す。この隣
り合う２つの基準電圧範囲は下位ビット変換の電圧範囲
になるので、下位ビットデータのＭＳＢは入力信号の電
圧が隣り合う２つの基準電圧範囲のいずれに属するかを
示すことになる。したがって、下位ビットデータのＭＳ
Ｂを用いることによって上位ビットデータを容易に補正
することができる。
【００５３】請求項２の発明が講じた解決手段は、入力
されたアナログ信号を上位ビットと下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と所定の低レベル基準電圧との間を
複数の基準電圧範囲に区分し、区分した複数の基準電圧
範囲の中から前記アナログ信号の電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って上位ビットの
符号化を行う上位ビット変換部と、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を基準
にして、前記アナログ信号の電圧を増幅する第１の差動
増幅器と、前記第１の差動増幅器と同じ利得を有し、前
記上位ビット変換部によって求められた基準電圧範囲の
中央値電圧を基準にしてこの基準電圧範囲の上限電圧を
増幅する第２の差動増幅器と、前記第１及び第２の差動
増幅器と同じ利得を有し、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を基準にしてこ
の基準電圧範囲の下限電圧を増幅する第３の差動増幅器
と、前記第２の差動増幅器の出力電圧を下位ビット変換
の高レベル基準電圧とすると共に前記第３の差動増幅器
の出力電圧を下位ビット変換の低レベル基準電圧とし、
この高レベル基準電圧と低レベル基準電圧との間を複数
の基準電圧範囲に区分し、区分した複数の基準電圧範囲
の中から前記第１の差動増幅器の出力電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲に従って下位ビッ
トの符号化を行う下位ビット変換部と、前記上位ビット
変換部と前記第１の差動増幅器との間に設けられ、与え
られた制御信号に従って、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を前記第１の差
動増幅器に基準電圧として出力すると共に前記アナログ
信号の電圧を前記第１の差動増幅器に増幅対象の電圧と
して出力する第１の状態と、前記上位ビット変換部によ
って求められた基準電圧範囲の中央値電圧を前記第１の
差動増幅器に基準電圧及び増幅対象の電圧として出力す
る第２の状態とを切り換えるスイッチング手段とを備え
たものである。
されたアナログ信号を上位ビットと下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と所定の低レベル基準電圧との間を
複数の基準電圧範囲に区分し、区分した複数の基準電圧
範囲の中から前記アナログ信号の電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って上位ビットの
符号化を行う上位ビット変換部と、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を基準
にして、前記アナログ信号の電圧を増幅する第１の差動
増幅器と、前記第１の差動増幅器と同じ利得を有し、前
記上位ビット変換部によって求められた基準電圧範囲の
中央値電圧を基準にしてこの基準電圧範囲の上限電圧を
増幅する第２の差動増幅器と、前記第１及び第２の差動
増幅器と同じ利得を有し、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を基準にしてこ
の基準電圧範囲の下限電圧を増幅する第３の差動増幅器
と、前記第２の差動増幅器の出力電圧を下位ビット変換
の高レベル基準電圧とすると共に前記第３の差動増幅器
の出力電圧を下位ビット変換の低レベル基準電圧とし、
この高レベル基準電圧と低レベル基準電圧との間を複数
の基準電圧範囲に区分し、区分した複数の基準電圧範囲
の中から前記第１の差動増幅器の出力電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲に従って下位ビッ
トの符号化を行う下位ビット変換部と、前記上位ビット
変換部と前記第１の差動増幅器との間に設けられ、与え
られた制御信号に従って、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を前記第１の差
動増幅器に基準電圧として出力すると共に前記アナログ
信号の電圧を前記第１の差動増幅器に増幅対象の電圧と
して出力する第１の状態と、前記上位ビット変換部によ
って求められた基準電圧範囲の中央値電圧を前記第１の
差動増幅器に基準電圧及び増幅対象の電圧として出力す
る第２の状態とを切り換えるスイッチング手段とを備え
たものである。
【００５４】請求項３の発明が講じた解決手段は、入力
されたアナログ信号を上位ビットと 下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と所定の低レベル基準電圧との間を
複数の基準電圧範囲に区分し、区分した複数の基準電圧
範囲の中から前記アナログ信号の電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って上位ビットの
符号化を行う上位ビット変換部と、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を基準
にして、前記アナログ信号の電圧を増幅する第１の差動
増幅器と、前記第１の差動増幅器と同じ利得を有し、前
記上位ビット変換部によって求められた基準電圧範囲の
中央値電圧を基準にしてこの基準電圧範囲の上限電圧を
増幅する第２の差動増幅器と、前記第１及び第２の差動
増幅器と同じ利得を有し、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を基準にしてこ
の基準電圧範囲の下限電圧を増幅する第３の差動増幅器
と、前記第２の差動増幅器の出力電圧を下位ビット変換
の高レベル基準電圧とすると共に前記第３の差動増幅器
の出力電圧を下位ビット変換の低レベル基準電圧とし、
この高レベル基準電圧と低レベル基準電圧との間を複数
の基準電圧範囲に区分し、区分した複数の基準電圧範囲
の中から前記第１の差動増幅器の出力電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲に従って下位ビッ
トの符号化を行う下位ビット変換部と、前記上位ビット
変換部と前記第１の差動増幅器との間に設けられ、与え
られた制御信号に従って、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を前記第１の差
動増幅器に基準電圧として出力すると共に前記アナログ
信号の電圧を前記第１の差動増幅器に増幅対象の電圧と
して出力する第１の状態と、前記アナログ信号の電圧を
前記第１の差動増幅器に基準電圧及び増幅対象の電圧と
して出力する第２の状態とを切り換えるスイッチング手
段とを備えたものである。
されたアナログ信号を上位ビットと 下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と所定の低レベル基準電圧との間を
複数の基準電圧範囲に区分し、区分した複数の基準電圧
範囲の中から前記アナログ信号の電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って上位ビットの
符号化を行う上位ビット変換部と、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を基準
にして、前記アナログ信号の電圧を増幅する第１の差動
増幅器と、前記第１の差動増幅器と同じ利得を有し、前
記上位ビット変換部によって求められた基準電圧範囲の
中央値電圧を基準にしてこの基準電圧範囲の上限電圧を
増幅する第２の差動増幅器と、前記第１及び第２の差動
増幅器と同じ利得を有し、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を基準にしてこ
の基準電圧範囲の下限電圧を増幅する第３の差動増幅器
と、前記第２の差動増幅器の出力電圧を下位ビット変換
の高レベル基準電圧とすると共に前記第３の差動増幅器
の出力電圧を下位ビット変換の低レベル基準電圧とし、
この高レベル基準電圧と低レベル基準電圧との間を複数
の基準電圧範囲に区分し、区分した複数の基準電圧範囲
の中から前記第１の差動増幅器の出力電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲に従って下位ビッ
トの符号化を行う下位ビット変換部と、前記上位ビット
変換部と前記第１の差動増幅器との間に設けられ、与え
られた制御信号に従って、前記上位ビット変換部によっ
て求められた基準電圧範囲の中央値電圧を前記第１の差
動増幅器に基準電圧として出力すると共に前記アナログ
信号の電圧を前記第１の差動増幅器に増幅対象の電圧と
して出力する第１の状態と、前記アナログ信号の電圧を
前記第１の差動増幅器に基準電圧及び増幅対象の電圧と
して出力する第２の状態とを切り換えるスイッチング手
段とを備えたものである。
【００５５】請求項４の発明が講じた解決手段は、入力
されたアナログ信号を上位ビットと下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と低レベル基準電圧との間を複数の
基準電圧範囲に区分し、区分した複数の基準電圧範囲の
中から前記アナログ信号の電圧が属する基準電圧範囲を
求め、求めた基準電圧範囲に従って上位ビットの符号化
を行う上位ビット変換 部と、前記上位ビット変換部によ
って求められた基準電圧範囲の中央値電圧を基準にして
前記アナログ信号の電圧を増幅する第１の差動増幅器
と、前記第１の差動増幅器と同じ利得を有し、前記上位
ビット変換部において区分した複数の基準電圧範囲の中
の一の基準電圧範囲の中央値電圧を基準にしてこの一の
基準電圧範囲の上限電圧を増幅する第２の差動増幅器
と、前記第１及び第２の差動増幅器と同じ利得を有し、
前記上位ビット変換部において区分した複数の基準電圧
範囲の中の一の基準電圧範囲の中央値電圧を基準にして
この一の基準電圧範囲の下限電圧を増幅する第３の差動
増幅器と、前記第２の差動増幅器の出力電圧を下位ビッ
ト変換の高レベル基準電圧とすると共に前記第３の差動
増幅器の出力電圧を下位ビット変換の低レベル基準電圧
とし、この高レベル基準電圧と低レベル基準電圧との間
を複数の基準電圧範囲に区分し、区分した複数の基準電
圧範囲の中から前記第１の差動増幅器の出力電圧が属す
る基準電圧範囲を求め、求めた基準電圧範囲に従って下
位ビットの符号化を行う下位ビット変換部と、前記上位
ビット変換部と前記第１の差動増幅器との間に設けら
れ、与えられた制御信号に従って、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を前記
第１の差動増幅器に基準電圧として出力すると共に前記
アナログ信号の電圧を前記第１の差動増幅器に増幅対象
の電圧として出力する第１の状態と、前記上位ビット変
換部によって求められた基準電圧範囲の中央値電圧を前
記第１の差動増幅器に基準電圧及び増幅対象の電圧とし
て出力する第２の状態とを切り換えるスイッチング手段
とを備えたものである。
されたアナログ信号を上位ビットと下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と低レベル基準電圧との間を複数の
基準電圧範囲に区分し、区分した複数の基準電圧範囲の
中から前記アナログ信号の電圧が属する基準電圧範囲を
求め、求めた基準電圧範囲に従って上位ビットの符号化
を行う上位ビット変換 部と、前記上位ビット変換部によ
って求められた基準電圧範囲の中央値電圧を基準にして
前記アナログ信号の電圧を増幅する第１の差動増幅器
と、前記第１の差動増幅器と同じ利得を有し、前記上位
ビット変換部において区分した複数の基準電圧範囲の中
の一の基準電圧範囲の中央値電圧を基準にしてこの一の
基準電圧範囲の上限電圧を増幅する第２の差動増幅器
と、前記第１及び第２の差動増幅器と同じ利得を有し、
前記上位ビット変換部において区分した複数の基準電圧
範囲の中の一の基準電圧範囲の中央値電圧を基準にして
この一の基準電圧範囲の下限電圧を増幅する第３の差動
増幅器と、前記第２の差動増幅器の出力電圧を下位ビッ
ト変換の高レベル基準電圧とすると共に前記第３の差動
増幅器の出力電圧を下位ビット変換の低レベル基準電圧
とし、この高レベル基準電圧と低レベル基準電圧との間
を複数の基準電圧範囲に区分し、区分した複数の基準電
圧範囲の中から前記第１の差動増幅器の出力電圧が属す
る基準電圧範囲を求め、求めた基準電圧範囲に従って下
位ビットの符号化を行う下位ビット変換部と、前記上位
ビット変換部と前記第１の差動増幅器との間に設けら
れ、与えられた制御信号に従って、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を前記
第１の差動増幅器に基準電圧として出力すると共に前記
アナログ信号の電圧を前記第１の差動増幅器に増幅対象
の電圧として出力する第１の状態と、前記上位ビット変
換部によって求められた基準電圧範囲の中央値電圧を前
記第１の差動増幅器に基準電圧及び増幅対象の電圧とし
て出力する第２の状態とを切り換えるスイッチング手段
とを備えたものである。
【００５６】請求項５の発明が講じた解決手段は、入力
されたアナログ信号を上位ビットと下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と低レベル基準電圧との間を複数の
基準電圧範囲に区分し、区分した複数の基準電圧範囲の
中から前記アナログ信号の電圧が属する基準電圧範囲を
求め、求めた基準電圧範囲に従って上位ビットの符号化
を行う上位ビット変換部と、前記上位ビット変換部によ
って求められた基準電圧範囲の中央値電圧を基準にして
前記アナログ信号の電圧を増幅する第１の差動増幅器
と、前記第１の差動増幅器と同じ利得を有し、前記上位
ビット変換部において区分した複数の基準 電圧範囲の中
の一の基準電圧範囲の中央値電圧を基準にしてこの一の
基準電圧範囲の上限電圧を増幅する第２の差動増幅器
と、前記第１及び第２の差動増幅器と同じ利得を有し、
前記上位ビット変換部において区分した複数の基準電圧
範囲の中の一の基準電圧範囲の中央値電圧を基準にして
この一の基準電圧範囲の下限電圧を増幅する第３の差動
増幅器と、前記第２の差動増幅器の出力電圧を下位ビッ
ト変換の高レベル基準電圧とすると共に前記第３の差動
増幅器の出力電圧を下位ビット変換の低レベル基準電圧
とし、この高レベル基準電圧と低レベル基準電圧との間
を複数の基準電圧範囲に区分し、区分した複数の基準電
圧範囲の中から前記第１の差動増幅器の出力電圧が属す
る基準電圧範囲を求め、求めた基準電圧範囲に従って下
位ビットの符号化を行う下位ビット変換部と、前記上位
ビット変換部と前記第１の差動増幅器との間に設けら
れ、与えられた制御信号に従って、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を前記
第１の差動増幅器に基準電圧として出力すると共に前記
アナログ信号の電圧を前記第１の差動増幅器に増幅対象
の電圧として出力する第１の状態と、前記アナログ信号
の電圧を前記第１の差動増幅器に基準電圧及び増幅対象
の電圧として出力する第２の状態とを切り換えるスイッ
チング手段とを備えたものである。
されたアナログ信号を上位ビットと下位ビットとに分け
てＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定
の高レベル基準電圧と低レベル基準電圧との間を複数の
基準電圧範囲に区分し、区分した複数の基準電圧範囲の
中から前記アナログ信号の電圧が属する基準電圧範囲を
求め、求めた基準電圧範囲に従って上位ビットの符号化
を行う上位ビット変換部と、前記上位ビット変換部によ
って求められた基準電圧範囲の中央値電圧を基準にして
前記アナログ信号の電圧を増幅する第１の差動増幅器
と、前記第１の差動増幅器と同じ利得を有し、前記上位
ビット変換部において区分した複数の基準 電圧範囲の中
の一の基準電圧範囲の中央値電圧を基準にしてこの一の
基準電圧範囲の上限電圧を増幅する第２の差動増幅器
と、前記第１及び第２の差動増幅器と同じ利得を有し、
前記上位ビット変換部において区分した複数の基準電圧
範囲の中の一の基準電圧範囲の中央値電圧を基準にして
この一の基準電圧範囲の下限電圧を増幅する第３の差動
増幅器と、前記第２の差動増幅器の出力電圧を下位ビッ
ト変換の高レベル基準電圧とすると共に前記第３の差動
増幅器の出力電圧を下位ビット変換の低レベル基準電圧
とし、この高レベル基準電圧と低レベル基準電圧との間
を複数の基準電圧範囲に区分し、区分した複数の基準電
圧範囲の中から前記第１の差動増幅器の出力電圧が属す
る基準電圧範囲を求め、求めた基準電圧範囲に従って下
位ビットの符号化を行う下位ビット変換部と、前記上位
ビット変換部と前記第１の差動増幅器との間に設けら
れ、与えられた制御信号に従って、前記上位ビット変換
部によって求められた基準電圧範囲の中央値電圧を前記
第１の差動増幅器に基準電圧として出力すると共に前記
アナログ信号の電圧を前記第１の差動増幅器に増幅対象
の電圧として出力する第１の状態と、前記アナログ信号
の電圧を前記第１の差動増幅器に基準電圧及び増幅対象
の電圧として出力する第２の状態とを切り換えるスイッ
チング手段とを備えたものである。
【００５７】請求項２または４の発明により、アナログ
信号の電圧と上位ビット変換部によって決定された基準
電圧範囲の中央値電圧とのタイミングが合致しないと
き、スイッチング手段を第２の状態に切り替えることに
よって、上位ビット変換部によって求められた基準電圧
範囲の中央値電圧を第１の差動増幅器に基準電圧及び増
幅対象の電圧として出力する。このため、タイミングの
ずれによってアナログ信号の電圧と上位ビット変換部に
よって求められた基準電圧範囲の中央値電圧とが大きく
異なっても、第１の差動増幅器は所定の電圧を出力す
る。これにより、第１の差動増幅器の出力電圧が下位ビ
ット変換部の高レベル基準電圧と低レベル基準電圧との
間から外れることがなくなるので、過渡現象に由来する
変換速度の制限がなく、得られる下位ビットに誤差は生
じない。
信号の電圧と上位ビット変換部によって決定された基準
電圧範囲の中央値電圧とのタイミングが合致しないと
き、スイッチング手段を第２の状態に切り替えることに
よって、上位ビット変換部によって求められた基準電圧
範囲の中央値電圧を第１の差動増幅器に基準電圧及び増
幅対象の電圧として出力する。このため、タイミングの
ずれによってアナログ信号の電圧と上位ビット変換部に
よって求められた基準電圧範囲の中央値電圧とが大きく
異なっても、第１の差動増幅器は所定の電圧を出力す
る。これにより、第１の差動増幅器の出力電圧が下位ビ
ット変換部の高レベル基準電圧と低レベル基準電圧との
間から外れることがなくなるので、過渡現象に由来する
変換速度の制限がなく、得られる下位ビットに誤差は生
じない。
【００５８】請求項３または５の発明により、アナログ
信号と上位ビット変換部によって求められた基準電圧範
囲の中央値電圧とのタイミングが合致しないとき、スイ
ッチング手段を第２の状態に切り替えることによって、
アナログ信号の電圧を第１の差動増幅器に基準電圧及び
増幅対象の電圧として出力する。このため、タイミング
のずれによってアナログ信号の電圧と上位ビット変換部
によって求められた基準電圧範囲の中央値電圧とが大き
く異なっても、第１の差動増幅器は所定の電圧を出力す
る。これにより、第１の差動増幅器の出力電圧が下位ビ
ット変換部の高レベル基準電圧と低レベル基準電圧との
間から外れることがなくなるので、過渡現象に由来する
変換速度の制限がなく、得られる下位ビットに誤差は生
じない。
信号と上位ビット変換部によって求められた基準電圧範
囲の中央値電圧とのタイミングが合致しないとき、スイ
ッチング手段を第２の状態に切り替えることによって、
アナログ信号の電圧を第１の差動増幅器に基準電圧及び
増幅対象の電圧として出力する。このため、タイミング
のずれによってアナログ信号の電圧と上位ビット変換部
によって求められた基準電圧範囲の中央値電圧とが大き
く異なっても、第１の差動増幅器は所定の電圧を出力す
る。これにより、第１の差動増幅器の出力電圧が下位ビ
ット変換部の高レベル基準電圧と低レベル基準電圧との
間から外れることがなくなるので、過渡現象に由来する
変換速度の制限がなく、得られる下位ビットに誤差は生
じない。
【００５９】
【発明の実施の形態】（第１の実施形態） 以下、本発明の第１の実施形態に係る直並列型Ａ／Ｄ変
換装置について、図面を参照しながら説明する。
換装置について、図面を参照しながら説明する。
【００６０】図１は本実施形態に係る直並列型Ａ／Ｄ変
換装置の全体構成を示す回路図である。図１に示す装置
は、上位２ビット下位２ビット（補正ビットを含めると
下位３ビット）の４ビットＡ／Ｄ変換装置である。
換装置の全体構成を示す回路図である。図１に示す装置
は、上位２ビット下位２ビット（補正ビットを含めると
下位３ビット）の４ビットＡ／Ｄ変換装置である。
【００６１】図１において、１はサンプルホールドされ
たＡ／Ｄ変換対象の入力アナログ信号の電圧ＶINが印加
される入力端子、２は高レベル基準電圧ＶRTが印加され
る端子、３は低レベル基準電圧ＶRBが印加される端子、
４はＡ／Ｄ変換の結果得られた４ビットのディジタル信
号Ｄ0 〜Ｄ3 が出力される出力端子である。
たＡ／Ｄ変換対象の入力アナログ信号の電圧ＶINが印加
される入力端子、２は高レベル基準電圧ＶRTが印加され
る端子、３は低レベル基準電圧ＶRBが印加される端子、
４はＡ／Ｄ変換の結果得られた４ビットのディジタル信
号Ｄ0 〜Ｄ3 が出力される出力端子である。
【００６２】また、１１は直列に接続された抵抗値の等
しい８（＝２3 ）個の抵抗ＲU1〜ＲU8からなる上位抵抗
列、１２は２（＝２2 −２）個のコンパレータＣＭU1，
ＣＭU2からなる上位コンパレータ列、１３は３（＝２2
−１）個のスイッチＳＷ1 〜ＳＷ3 からなるスイッチ回
路、１４は上位ビットデータを符号化する上位エンコー
ダ、１５は上位バッファ、１６は同一特性を有し利得が
等しい４個の差動増幅器ＡＭＰ1 〜ＡＭＰ4 からなる差
動増幅器列、１７は直列に接続された抵抗値の等しい８
（＝２3 ）個の抵抗ＲL1〜ＲL8からなる下位抵抗列、１
８は７（＝２3−１）個のコンパレータＣＭL1〜ＣＭL7
からなる下位コンパレータ列、１９は下位ビットデータ
を符号化する下位エンコーダ、２０は下位バッファ、２
１は上位ビットデータを補正する補正回路、２２は下位
・上位バッファである。
しい８（＝２3 ）個の抵抗ＲU1〜ＲU8からなる上位抵抗
列、１２は２（＝２2 −２）個のコンパレータＣＭU1，
ＣＭU2からなる上位コンパレータ列、１３は３（＝２2
−１）個のスイッチＳＷ1 〜ＳＷ3 からなるスイッチ回
路、１４は上位ビットデータを符号化する上位エンコー
ダ、１５は上位バッファ、１６は同一特性を有し利得が
等しい４個の差動増幅器ＡＭＰ1 〜ＡＭＰ4 からなる差
動増幅器列、１７は直列に接続された抵抗値の等しい８
（＝２3 ）個の抵抗ＲL1〜ＲL8からなる下位抵抗列、１
８は７（＝２3−１）個のコンパレータＣＭL1〜ＣＭL7
からなる下位コンパレータ列、１９は下位ビットデータ
を符号化する下位エンコーダ、２０は下位バッファ、２
１は上位ビットデータを補正する補正回路、２２は下位
・上位バッファである。
【００６３】図１３と比較すると、上位抵抗列１１は上
位抵抗列５１と、下位抵抗列１７は下位抵抗列５６と、
下位コンパレータ列１８は下位コンパレータ列５７と、
下位エンコーダ１９は下位エンコーダ５８と、それぞれ
同じ構成からなる。
位抵抗列５１と、下位抵抗列１７は下位抵抗列５６と、
下位コンパレータ列１８は下位コンパレータ列５７と、
下位エンコーダ１９は下位エンコーダ５８と、それぞれ
同じ構成からなる。
【００６４】上位抵抗列１１、上位コンパレータ列１
２、スイッチ回路１３、上位エンコーダ１４、上位バッ
ファ１５によって上位ビット変換部４１が構成されてい
る。また、下位抵抗列１７、下位コンパレータ列１８、
下位エンコーダ１９、下位バッファ２０によって下位ビ
ット変換部４２が構成されている。
２、スイッチ回路１３、上位エンコーダ１４、上位バッ
ファ１５によって上位ビット変換部４１が構成されてい
る。また、下位抵抗列１７、下位コンパレータ列１８、
下位エンコーダ１９、下位バッファ２０によって下位ビ
ット変換部４２が構成されている。
【００６５】入力端子１は、上位コンパレータ列１２を
構成する各コンパレータ（以下、上位コンパレータとい
う）ＣＭU1，ＣＭU2の＋側入力端子と差動増幅器列１６
を構成する第１の差動増幅器ＡＭＰ1 の＋側入力端子と
に接続されている。また、端子２及び３は上位抵抗列１
１の両端に接続されている。
構成する各コンパレータ（以下、上位コンパレータとい
う）ＣＭU1，ＣＭU2の＋側入力端子と差動増幅器列１６
を構成する第１の差動増幅器ＡＭＰ1 の＋側入力端子と
に接続されている。また、端子２及び３は上位抵抗列１
１の両端に接続されている。
【００６６】上位抵抗列１１は、各抵抗間に７（＝２3
−１）個の分割点を有している。偶数番目の分割点は、
端子２に印加された高レベル基準電圧ＶRTと端子３に印
加された低レベル基準電圧ＶRBとの間を複数の基準電圧
範囲に区分しており、スイッチ回路１３を構成する各ス
イッチＳＷ1 〜ＳＷ3 に各々接続されている。奇数番目
の分割点（両端の分割点を除く）は、上位コンパレータ
ＣＭU1，ＣＭU2の−側入力端子に接続されている。
−１）個の分割点を有している。偶数番目の分割点は、
端子２に印加された高レベル基準電圧ＶRTと端子３に印
加された低レベル基準電圧ＶRBとの間を複数の基準電圧
範囲に区分しており、スイッチ回路１３を構成する各ス
イッチＳＷ1 〜ＳＷ3 に各々接続されている。奇数番目
の分割点（両端の分割点を除く）は、上位コンパレータ
ＣＭU1，ＣＭU2の−側入力端子に接続されている。
【００６７】上位コンパレータ列１２は、クロック信号
ＣＫＵのタイミングで、入力端子１に印加された入力信
号の電圧ＶINと上位抵抗列１１の分割点電圧とを各上位
コンパレータＣＭU1，ＣＭU2によって比較し、入力信号
の電圧ＶINが属する基準電圧範囲を示す信号を出力す
る。上位コンパレータ列１２の出力信号は上位エンコー
ダ１４に入力され、上位エンコーダ１４は上位コンパレ
ータ列１２の出力信号を上位ビットデータに変換して出
力する。上位バッファ１５は、クロック信号ＮＣＬＫの
立ち上がりのタイミングで上位ビットデータをラッチ
し、補正回路２１に出力する。また、上位コンパレータ
列１２の出力信号はスイッチ回路１３にも入力される。
ＣＫＵのタイミングで、入力端子１に印加された入力信
号の電圧ＶINと上位抵抗列１１の分割点電圧とを各上位
コンパレータＣＭU1，ＣＭU2によって比較し、入力信号
の電圧ＶINが属する基準電圧範囲を示す信号を出力す
る。上位コンパレータ列１２の出力信号は上位エンコー
ダ１４に入力され、上位エンコーダ１４は上位コンパレ
ータ列１２の出力信号を上位ビットデータに変換して出
力する。上位バッファ１５は、クロック信号ＮＣＬＫの
立ち上がりのタイミングで上位ビットデータをラッチ
し、補正回路２１に出力する。また、上位コンパレータ
列１２の出力信号はスイッチ回路１３にも入力される。
【００６８】スイッチ回路１３は、上位コンパレータ列
１２の出力信号に従って各スイッチＳＷ1 〜ＳＷ3 を制
御し、下位ビット変換を行う電圧範囲（以下、下位変換
範囲という）の上限電圧ＶH 、中央値電圧ＶM 、下限電
圧ＶL を差動増幅器列１６に出力する。例えば、上位コ
ンパレータＣＭU1の出力信号が“Ｈ”レベルであり、上
位コンパレータＣＭU2の出力信号が“Ｌ”レベルである
ときは、抵抗ＲU6とＲU7との間の分割点の電圧をＶH 、
抵抗ＲU4とＲU5との間の分割点の電圧をＶM 、抵抗ＲU2
とＲU3の間の分割点の電圧をＶL とする。
１２の出力信号に従って各スイッチＳＷ1 〜ＳＷ3 を制
御し、下位ビット変換を行う電圧範囲（以下、下位変換
範囲という）の上限電圧ＶH 、中央値電圧ＶM 、下限電
圧ＶL を差動増幅器列１６に出力する。例えば、上位コ
ンパレータＣＭU1の出力信号が“Ｈ”レベルであり、上
位コンパレータＣＭU2の出力信号が“Ｌ”レベルである
ときは、抵抗ＲU6とＲU7との間の分割点の電圧をＶH 、
抵抗ＲU4とＲU5との間の分割点の電圧をＶM 、抵抗ＲU2
とＲU3の間の分割点の電圧をＶL とする。
【００６９】差動増幅器列１６は、下位変換範囲の上限
電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL 及び入力信号
の電圧ＶINを入力とし、下位ビット変換部４２のための
高レベル基準電圧ＳＵＢH 、中央値基準電圧ＳＵＢM 、
低レベル基準電圧ＳＵＢL 及び下位ビットＡ／Ｄ変換対
象の電圧ＳＵＢINを出力する。第２の差動増幅器ＡＭＰ
2 は、＋側入力端子に電圧ＶH が、−側入力端子に電圧
ＶM が入力され、電圧ＶM を基準にして電圧ＶH を増幅
し電圧ＳＵＢH として出力する。第３の差動増幅器ＡＭ
Ｐ3 は、＋側入力端子に電圧ＶL が、−側入力端子に電
圧ＶM が入力され、電圧ＶM を基準にして電圧ＶL を増
幅し電圧ＳＵＢL として出力する。第４の差動増幅器Ａ
ＭＰ4 は、＋側入力端子及び−側入力端子に共に電圧Ｖ
M が入力され、電圧ＳＵＢM を出力する。また、第１の
差動増幅器ＡＭＰ1 は、−側入力端子に電圧ＶM が、＋
側入力端子に入力信号の電圧ＶINが入力され、電圧ＶM
を基準にして電圧ＶINを増幅し電圧ＳＵＢINとして出力
する。第１の差動増幅器ＡＭＰ1 の出力端子は下位コン
パレータ列１８を構成する下位コンパレータＣＭL1〜Ｃ
ＭL7の＋側入力端子に接続されている。
電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL 及び入力信号
の電圧ＶINを入力とし、下位ビット変換部４２のための
高レベル基準電圧ＳＵＢH 、中央値基準電圧ＳＵＢM 、
低レベル基準電圧ＳＵＢL 及び下位ビットＡ／Ｄ変換対
象の電圧ＳＵＢINを出力する。第２の差動増幅器ＡＭＰ
2 は、＋側入力端子に電圧ＶH が、−側入力端子に電圧
ＶM が入力され、電圧ＶM を基準にして電圧ＶH を増幅
し電圧ＳＵＢH として出力する。第３の差動増幅器ＡＭ
Ｐ3 は、＋側入力端子に電圧ＶL が、−側入力端子に電
圧ＶM が入力され、電圧ＶM を基準にして電圧ＶL を増
幅し電圧ＳＵＢL として出力する。第４の差動増幅器Ａ
ＭＰ4 は、＋側入力端子及び−側入力端子に共に電圧Ｖ
M が入力され、電圧ＳＵＢM を出力する。また、第１の
差動増幅器ＡＭＰ1 は、−側入力端子に電圧ＶM が、＋
側入力端子に入力信号の電圧ＶINが入力され、電圧ＶM
を基準にして電圧ＶINを増幅し電圧ＳＵＢINとして出力
する。第１の差動増幅器ＡＭＰ1 の出力端子は下位コン
パレータ列１８を構成する下位コンパレータＣＭL1〜Ｃ
ＭL7の＋側入力端子に接続されている。
【００７０】下位抵抗列１７は、高レベル基準電圧とし
て第２の差動増幅器ＡＭＰ2 の出力電圧ＳＵＢH が印加
されると共に、低レベル基準電圧として第３の差動増幅
器ＡＭＰ3 の出力電圧ＳＵＢL が印加され、さらに中間
分割点（抵抗ＲL4とＲL5との間の分割点）に第４の差動
増幅器ＡＭＰ4 の出力電圧ＳＵＢM が中央値基準電圧と
して印加される。下位抵抗列１７は各抵抗間に７（＝２
3 −１）個の分割点を有しており、高レベル基準電圧Ｓ
ＵＢH と低レベル基準電圧ＳＵＢL との間を複数の基準
電圧範囲に区分している。下位抵抗列１７の分割点は下
位コンパレータＣＭL1〜ＣＭL7の−側入力端子にそれぞ
れ接続されている。
て第２の差動増幅器ＡＭＰ2 の出力電圧ＳＵＢH が印加
されると共に、低レベル基準電圧として第３の差動増幅
器ＡＭＰ3 の出力電圧ＳＵＢL が印加され、さらに中間
分割点（抵抗ＲL4とＲL5との間の分割点）に第４の差動
増幅器ＡＭＰ4 の出力電圧ＳＵＢM が中央値基準電圧と
して印加される。下位抵抗列１７は各抵抗間に７（＝２
3 −１）個の分割点を有しており、高レベル基準電圧Ｓ
ＵＢH と低レベル基準電圧ＳＵＢL との間を複数の基準
電圧範囲に区分している。下位抵抗列１７の分割点は下
位コンパレータＣＭL1〜ＣＭL7の−側入力端子にそれぞ
れ接続されている。
【００７１】下位コンパレータ列１８は、クロック信号
ＣＫＬのタイミングで、電圧ＳＵＢINと下位抵抗列１７
の各分割点電圧とを各下位コンパレータＣＭL1〜ＣＭL7
によって比較し、電圧ＳＵＢINが属する基準電圧範囲を
示す信号を出力する。下位コンパレータ列１８の出力信
号は下位エンコーダ１９に入力され、下位エンコーダ１
９は下位コンパレータ列１８の出力信号を下位ビットデ
ータに変換して出力する。下位バッファ２０は、クロッ
ク信号ＣＬＫの立ち上がりのタイミングで下位ビットデ
ータをラッチし下位・上位バッファ２２に出力すると共
に、下位ビットデータの一部を補正回路２１に出力す
る。
ＣＫＬのタイミングで、電圧ＳＵＢINと下位抵抗列１７
の各分割点電圧とを各下位コンパレータＣＭL1〜ＣＭL7
によって比較し、電圧ＳＵＢINが属する基準電圧範囲を
示す信号を出力する。下位コンパレータ列１８の出力信
号は下位エンコーダ１９に入力され、下位エンコーダ１
９は下位コンパレータ列１８の出力信号を下位ビットデ
ータに変換して出力する。下位バッファ２０は、クロッ
ク信号ＣＬＫの立ち上がりのタイミングで下位ビットデ
ータをラッチし下位・上位バッファ２２に出力すると共
に、下位ビットデータの一部を補正回路２１に出力す
る。
【００７２】補正回路２１は、入力された上位ビットデ
ータを下位ビットデータの一部を用いて補正して下位・
上位バッファ２２に出力する。下位・上位バッファ２２
は、クロック信号ＮＣＬＫの立ち上がりのタイミング
で、補正された上位ビットデータ及び下位ビットデータ
を合わせて出力端子４に出力する。
ータを下位ビットデータの一部を用いて補正して下位・
上位バッファ２２に出力する。下位・上位バッファ２２
は、クロック信号ＮＣＬＫの立ち上がりのタイミング
で、補正された上位ビットデータ及び下位ビットデータ
を合わせて出力端子４に出力する。
【００７３】図１に示す直並列型Ａ／Ｄ変換器において
最も特徴的なことは、上位ビット変換部４１と下位ビッ
ト変換部４２との間に差動増幅器列１６を備えたことで
ある。ここで、差動増幅器列１６の動作について説明す
る。
最も特徴的なことは、上位ビット変換部４１と下位ビッ
ト変換部４２との間に差動増幅器列１６を備えたことで
ある。ここで、差動増幅器列１６の動作について説明す
る。
【００７４】図２は差動増幅器列１６の動作を説明する
ための図であり、下位変換範囲の上限電圧ＶH ，中央値
電圧ＶM ，下限電圧ＶL 及び入力電圧ＶINと第１〜第４
の差動増幅器ＡＭＰ1 〜ＡＭＰ4 の各出力電圧ＳＵ
ＢH ，ＳＵＢM 、ＳＵＢL 及びＳＵＢINとの関係を示す
図である。
ための図であり、下位変換範囲の上限電圧ＶH ，中央値
電圧ＶM ，下限電圧ＶL 及び入力電圧ＶINと第１〜第４
の差動増幅器ＡＭＰ1 〜ＡＭＰ4 の各出力電圧ＳＵ
ＢH ，ＳＵＢM 、ＳＵＢL 及びＳＵＢINとの関係を示す
図である。
【００７５】図２において、１１Ａは上位抵抗列、１２
Ａは上位コンパレータ列であり、説明に必要な部分以外
は省略している。上位抵抗列１１Ａにおいて、奇数番目
の分割点の電圧をＶc(n)、偶数番目の分割点の電圧をＶ
r(n)とする。また、上位ビット変換の基準電圧範囲（Ｖ
c(n)−Ｖc(n-1)）が１６ステップであり、下位変換範囲
（Ｖr(n+1)−Ｖr(n-1)）が３２ステップであるとする。
また、説明を簡単にするために、第１〜第４の差動増幅
器ＡＭＰ1 〜ＡＭＰ4 の利得は２倍であるものとする。
Ａは上位コンパレータ列であり、説明に必要な部分以外
は省略している。上位抵抗列１１Ａにおいて、奇数番目
の分割点の電圧をＶc(n)、偶数番目の分割点の電圧をＶ
r(n)とする。また、上位ビット変換の基準電圧範囲（Ｖ
c(n)−Ｖc(n-1)）が１６ステップであり、下位変換範囲
（Ｖr(n+1)−Ｖr(n-1)）が３２ステップであるとする。
また、説明を簡単にするために、第１〜第４の差動増幅
器ＡＭＰ1 〜ＡＭＰ4 の利得は２倍であるものとする。
【００７６】上位コンパレータＣＭU(n)は、電圧Ｖc(n)
と入力信号の電圧ＶINとの比較を行う。入力信号の電圧
ＶINが電圧Ｖc(n-1)と電圧Ｖc(n)との間にあるとき、下
位変換範囲の上限電圧ＶH として電圧Ｖr(n+1)が選択さ
れ、中央値電圧ＶM として電圧Ｖr(n)が選択され、下限
電圧ＶL として電圧Ｖr(n-1)が選択される。
と入力信号の電圧ＶINとの比較を行う。入力信号の電圧
ＶINが電圧Ｖc(n-1)と電圧Ｖc(n)との間にあるとき、下
位変換範囲の上限電圧ＶH として電圧Ｖr(n+1)が選択さ
れ、中央値電圧ＶM として電圧Ｖr(n)が選択され、下限
電圧ＶL として電圧Ｖr(n-1)が選択される。
【００７７】第２の差動増幅器ＡＭＰ2 は電圧ＶINに関
係なく電圧ＶM を基準にして電圧ＶH を増幅し、電圧Ｓ
ＵＢH として出力する。第３の差動増幅器ＡＭＰ3 は電
圧ＶINに関係なく電圧ＶM を基準にして電圧ＶL を増幅
し、電圧ＳＵＢL として出力する。また、第４の差動増
幅器ＡＭＰ4 は電圧ＶINに関係なく電圧ＶM をそのまま
電圧ＳＵＢM として出力する。この結果、電圧ＳＵＢH
は電圧ＳＵＢM より３２（＝１６×２）ステップ高レベ
ル側に発生し、電圧ＳＵＢL は電圧ＳＵＢM より３２
（＝１６×２）ステップ低レベル側に発生する。
係なく電圧ＶM を基準にして電圧ＶH を増幅し、電圧Ｓ
ＵＢH として出力する。第３の差動増幅器ＡＭＰ3 は電
圧ＶINに関係なく電圧ＶM を基準にして電圧ＶL を増幅
し、電圧ＳＵＢL として出力する。また、第４の差動増
幅器ＡＭＰ4 は電圧ＶINに関係なく電圧ＶM をそのまま
電圧ＳＵＢM として出力する。この結果、電圧ＳＵＢH
は電圧ＳＵＢM より３２（＝１６×２）ステップ高レベ
ル側に発生し、電圧ＳＵＢL は電圧ＳＵＢM より３２
（＝１６×２）ステップ低レベル側に発生する。
【００７８】第１の差動増幅器ＡＭＰ1 は、電圧ＶM を
基準にして入力信号の電圧ＶINを増幅し、電圧ＳＵＢIN
として出力する。いま、電圧ＶINが電圧Ｖr(n)（＝
ＶM ）より４ステップ高レベル側にあるとすると、電圧
ＳＵＢINは電圧ＳＵＢM から８（＝４×２）ステップ高
レベル側に発生する。すなわち、電圧ＶH ，ＶL と電圧
ＶINとの相対関係は下位ビット変換においても維持され
る。
基準にして入力信号の電圧ＶINを増幅し、電圧ＳＵＢIN
として出力する。いま、電圧ＶINが電圧Ｖr(n)（＝
ＶM ）より４ステップ高レベル側にあるとすると、電圧
ＳＵＢINは電圧ＳＵＢM から８（＝４×２）ステップ高
レベル側に発生する。すなわち、電圧ＶH ，ＶL と電圧
ＶINとの相対関係は下位ビット変換においても維持され
る。
【００７９】このように、本実施形態によると、下位ビ
ット変換部４２の基準電圧ＳＵＢH、ＳＵＢM 、ＳＵＢ
L は入力信号の電圧ＶINによって変化することはなく安
定することになる。
ット変換部４２の基準電圧ＳＵＢH、ＳＵＢM 、ＳＵＢ
L は入力信号の電圧ＶINによって変化することはなく安
定することになる。
【００８０】なお、下位変換範囲の基準電圧ＶH ，
ＶM ，ＶL は、必ずしも、上位コンパレータ列１２の出
力信号に従って選択する必要はない。例えば、第２〜第
４の差動増幅器ＡＭＰ2 〜ＡＭＰ4 には、上位抵抗列１
１の任意の連続する３つの偶数番目の分割点電圧を電圧
ＶH ，ＶM ，ＶL として入力し、第１の差動増幅器ＡＭ
Ｐ1 にのみ、上位コンパレータ列１２の出力信号によっ
て決定された下位変換範囲の中央値電圧ＶM ' を入力す
ればよい。このようにしても、第１の差動増幅器ＡＭＰ
1 の出力電圧ＳＵＢINと基準電圧ＳＵＢH 及びＳＵＢL
との関係は図２のようになる。この場合、スイッチ回路
１３は、上位コンパレータ列１２によって決定された電
圧ＶM ' のみを差動増幅器列１６に出力すればよい。
ＶM ，ＶL は、必ずしも、上位コンパレータ列１２の出
力信号に従って選択する必要はない。例えば、第２〜第
４の差動増幅器ＡＭＰ2 〜ＡＭＰ4 には、上位抵抗列１
１の任意の連続する３つの偶数番目の分割点電圧を電圧
ＶH ，ＶM ，ＶL として入力し、第１の差動増幅器ＡＭ
Ｐ1 にのみ、上位コンパレータ列１２の出力信号によっ
て決定された下位変換範囲の中央値電圧ＶM ' を入力す
ればよい。このようにしても、第１の差動増幅器ＡＭＰ
1 の出力電圧ＳＵＢINと基準電圧ＳＵＢH 及びＳＵＢL
との関係は図２のようになる。この場合、スイッチ回路
１３は、上位コンパレータ列１２によって決定された電
圧ＶM ' のみを差動増幅器列１６に出力すればよい。
【００８１】以上説明したように、本実施形態と従来例
とが大きく異なる点は、図２と図１５とを比較すると分
かるように、下位ビット変換部４２の基準電圧ＳＵ
ＢH 、ＳＵＢM 、ＳＵＢL が一定電圧に固定され、変換
周期毎に変動することがないという点である。
とが大きく異なる点は、図２と図１５とを比較すると分
かるように、下位ビット変換部４２の基準電圧ＳＵ
ＢH 、ＳＵＢM 、ＳＵＢL が一定電圧に固定され、変換
周期毎に変動することがないという点である。
【００８２】以下、図１に示す直並列型Ａ／Ｄ変換装置
の動作について説明する。
の動作について説明する。
【００８３】まず、上位ビット変換部４１の動作につい
て説明する。図３は上位ビット変換部４１の動作を説明
するための図であり、１１は上位抵抗列、１２は上位コ
ンパレータ列である。同図中、（ａ）は入力信号の電圧
ＶINが上位コンパレータＣＭU1の基準電圧Ｖc1と上位コ
ンパレータＣＭU2の基準電圧Ｖc2との間（斜線を施した
部分）にある場合、（ｂ）は入力信号の電圧ＶINが上位
コンパレータＣＭU1の基準電圧Ｖc1よりも低い場合、
（ｃ）は入力信号の電圧ＶINが上位コンパレータＣＭU2
の基準電圧Ｖc2よりも高い場合を示している。
て説明する。図３は上位ビット変換部４１の動作を説明
するための図であり、１１は上位抵抗列、１２は上位コ
ンパレータ列である。同図中、（ａ）は入力信号の電圧
ＶINが上位コンパレータＣＭU1の基準電圧Ｖc1と上位コ
ンパレータＣＭU2の基準電圧Ｖc2との間（斜線を施した
部分）にある場合、（ｂ）は入力信号の電圧ＶINが上位
コンパレータＣＭU1の基準電圧Ｖc1よりも低い場合、
（ｃ）は入力信号の電圧ＶINが上位コンパレータＣＭU2
の基準電圧Ｖc2よりも高い場合を示している。
【００８４】図３に示すように、上位抵抗列１１は高レ
ベル基準電圧ＶRTと低レベル基準電圧ＶRBとの間を４個
の基準電圧範囲に区分しており、上位ビットデータは４
種類（２ビット）となる。上位ビットデータは、入力信
号の電圧ＶINが低レベル基準電圧ＶRBと電圧Ｖr1との間
にあるときは“０”、電圧Ｖr1と電圧Ｖr2との間にある
ときは“１”、電圧Ｖr2と電圧Ｖr3との間にあるときは
“２”、電圧Ｖr3と高レベル基準電圧ＶRTとの間にある
ときは“３”になる（１０進数表現による）。
ベル基準電圧ＶRTと低レベル基準電圧ＶRBとの間を４個
の基準電圧範囲に区分しており、上位ビットデータは４
種類（２ビット）となる。上位ビットデータは、入力信
号の電圧ＶINが低レベル基準電圧ＶRBと電圧Ｖr1との間
にあるときは“０”、電圧Ｖr1と電圧Ｖr2との間にある
ときは“１”、電圧Ｖr2と電圧Ｖr3との間にあるときは
“２”、電圧Ｖr3と高レベル基準電圧ＶRTとの間にある
ときは“３”になる（１０進数表現による）。
【００８５】これに対し、上位コンパレータは２個しか
接続されていないので、上位ビット変換部４１によって
得られる上位ビットデータは３種類である（図３では丸
で囲んでいる）。図３（ａ）のとき、上位コンパレータ
ＣＭU1の出力信号は“Ｈ”レベル、上位コンパレータＣ
ＭU2の出力信号は“Ｌ”レベルになり、上位エンコーダ
１４によって得られる上位ビットデータは“１”にな
る。図３（ｂ）のとき、上位コンパレータＣＭU1及びＣ
ＭU2の出力信号は共に“Ｌ”レベルになり、上位エンコ
ーダ１４によって得られる上位ビットデータは“０”に
なる。図３（ｃ）のとき、上位コンパレータＣＭU1及び
ＣＭU2の出力信号は共に“Ｈ”レベルになり、上位エン
コーダ１４によって得られる上位ビットデータは“２”
になる。
接続されていないので、上位ビット変換部４１によって
得られる上位ビットデータは３種類である（図３では丸
で囲んでいる）。図３（ａ）のとき、上位コンパレータ
ＣＭU1の出力信号は“Ｈ”レベル、上位コンパレータＣ
ＭU2の出力信号は“Ｌ”レベルになり、上位エンコーダ
１４によって得られる上位ビットデータは“１”にな
る。図３（ｂ）のとき、上位コンパレータＣＭU1及びＣ
ＭU2の出力信号は共に“Ｌ”レベルになり、上位エンコ
ーダ１４によって得られる上位ビットデータは“０”に
なる。図３（ｃ）のとき、上位コンパレータＣＭU1及び
ＣＭU2の出力信号は共に“Ｈ”レベルになり、上位エン
コーダ１４によって得られる上位ビットデータは“２”
になる。
【００８６】一般的にいうと、上位抵抗列１１を構成す
る抵抗の個数は２n 個であるとすると、高レベル基準電
圧ＶRTと低レベル基準電圧ＶRBとの間は２n-1 個の基準
電圧範囲に区分され、上位コンパレータ列１２を構成す
るコンパレータの個数は（２n-1 −２）個になり、上位
ビット変換部４１によって得られる上位ビットデータは
（２n-1 −１）種類となる。このため、上位ビットデー
タの補正が必要になるが、これについては後述する。
る抵抗の個数は２n 個であるとすると、高レベル基準電
圧ＶRTと低レベル基準電圧ＶRBとの間は２n-1 個の基準
電圧範囲に区分され、上位コンパレータ列１２を構成す
るコンパレータの個数は（２n-1 −２）個になり、上位
ビット変換部４１によって得られる上位ビットデータは
（２n-1 −１）種類となる。このため、上位ビットデー
タの補正が必要になるが、これについては後述する。
【００８７】また、図３（ａ）のとき、下位変換範囲の
上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL として電
圧Ｖr3，Ｖr2，Ｖr1が差動増幅器列１６に出力される。
同様に、図３（ｂ）のとき、電圧Ｖr2，Ｖr1，ＶRBが下
位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧
ＶL として差動増幅器列１６に出力され、図３（ｃ）の
とき、電圧ＶRT，Ｖr3，Ｖr2が下位変換範囲の上限電圧
ＶH ，中央値電圧ＶM，下限電圧ＶL として差動増幅器
列１６に出力される。
上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL として電
圧Ｖr3，Ｖr2，Ｖr1が差動増幅器列１６に出力される。
同様に、図３（ｂ）のとき、電圧Ｖr2，Ｖr1，ＶRBが下
位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧
ＶL として差動増幅器列１６に出力され、図３（ｃ）の
とき、電圧ＶRT，Ｖr3，Ｖr2が下位変換範囲の上限電圧
ＶH ，中央値電圧ＶM，下限電圧ＶL として差動増幅器
列１６に出力される。
【００８８】ただし、前述したように、下位変換範囲の
電圧ＶH ，ＶM ，ＶL は、必ずしも上位コンパレータ列
１２の出力信号に従って選択する必要はなく、上位抵抗
列の任意の連続する３つの偶数番目の分割点電圧を電圧
ＶH ，ＶM ，ＶL として入力し、第１の差動増幅器ＡＭ
Ｐ1 にのみ、上位コンパレータ列１２の出力信号によっ
て決定された下位変換範囲の中央値電圧ＶM ' を入力す
ればよい。
電圧ＶH ，ＶM ，ＶL は、必ずしも上位コンパレータ列
１２の出力信号に従って選択する必要はなく、上位抵抗
列の任意の連続する３つの偶数番目の分割点電圧を電圧
ＶH ，ＶM ，ＶL として入力し、第１の差動増幅器ＡＭ
Ｐ1 にのみ、上位コンパレータ列１２の出力信号によっ
て決定された下位変換範囲の中央値電圧ＶM ' を入力す
ればよい。
【００８９】差動増幅器列１６は、すでに説明したよう
に、下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下
限電圧ＶL を下位ビット変換の高レベル基準電圧ＳＵＢ
H ，中央値基準電圧ＳＵＢM ，低レベル基準電圧ＳＵＢ
L に変換する。また、入力信号の電圧ＶINを下位ビット
Ａ／Ｄ変換の対象となる電圧ＳＵＢINに変換する。
に、下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下
限電圧ＶL を下位ビット変換の高レベル基準電圧ＳＵＢ
H ，中央値基準電圧ＳＵＢM ，低レベル基準電圧ＳＵＢ
L に変換する。また、入力信号の電圧ＶINを下位ビット
Ａ／Ｄ変換の対象となる電圧ＳＵＢINに変換する。
【００９０】次に、下位ビット変換部４２の動作につい
て説明する。下位抵抗列１７は下位ビット変換の高レベ
ル基準電圧ＳＵＢH と下位ビット変換の低レベル基準電
圧ＳＵＢL との間を８個の基準電圧範囲に区分してお
り、下位ビットデータは８種類（３ビット）となる。さ
らに下位抵抗列１７の分割誤差を少なくするために、中
央値基準電圧ＳＵＢM が中央の分割点（抵抗ＲL4とＲL5
との間の分割点）に印加される。
て説明する。下位抵抗列１７は下位ビット変換の高レベ
ル基準電圧ＳＵＢH と下位ビット変換の低レベル基準電
圧ＳＵＢL との間を８個の基準電圧範囲に区分してお
り、下位ビットデータは８種類（３ビット）となる。さ
らに下位抵抗列１７の分割誤差を少なくするために、中
央値基準電圧ＳＵＢM が中央の分割点（抵抗ＲL4とＲL5
との間の分割点）に印加される。
【００９１】下位コンパレータ列１８を構成する下位コ
ンパレータＣＭL1〜ＣＭL7は、下位抵抗列１７の各分割
点の電圧と下位ビットＡ／Ｄ変換対象の電圧ＳＵＢINと
を比較し、比較結果を表す信号を出力する。下位エンコ
ーダ１９は下位コンパレータ列１８の出力信号を３ビッ
トの下位ビットデータに変換する。ただし、下位ビット
データのＭＳＢは、上位ビットデータの補正のために用
いられる。
ンパレータＣＭL1〜ＣＭL7は、下位抵抗列１７の各分割
点の電圧と下位ビットＡ／Ｄ変換対象の電圧ＳＵＢINと
を比較し、比較結果を表す信号を出力する。下位エンコ
ーダ１９は下位コンパレータ列１８の出力信号を３ビッ
トの下位ビットデータに変換する。ただし、下位ビット
データのＭＳＢは、上位ビットデータの補正のために用
いられる。
【００９２】次に、補正回路２１の動作について説明す
る。図３に示したように、真の上位ビットデータと上位
ビット変換部４１によって得られる上位ビットデータと
は必ずしも一致しない。例えば、図３（ａ）の場合、上
位ビットデータとして“１”が得られるが、真の上位ビ
ットデータは“２”の場合と“１”の場合とがありその
可能性は５０％ずつである。このとき、下位変換範囲の
下限電圧ＶL は電圧Ｖr1であり、下位変換範囲の上限電
圧ＶH は電圧Ｖr3であるので、下位変換範囲は真の上位
データが“１”又は“２”である範囲に一致する。この
ため、入力された電圧ＶINが電圧ＶM より高いときは下
位ビットデータのＭＳＢは“１”になり、入力された電
圧ＶINが電圧ＶM より低いときは下位ビットデータのＭ
ＳＢは“０”になる。したがって、上位ビットデータの
補正は下位ビットデータのＭＳＢを用いて簡単に行うこ
とができる。
る。図３に示したように、真の上位ビットデータと上位
ビット変換部４１によって得られる上位ビットデータと
は必ずしも一致しない。例えば、図３（ａ）の場合、上
位ビットデータとして“１”が得られるが、真の上位ビ
ットデータは“２”の場合と“１”の場合とがありその
可能性は５０％ずつである。このとき、下位変換範囲の
下限電圧ＶL は電圧Ｖr1であり、下位変換範囲の上限電
圧ＶH は電圧Ｖr3であるので、下位変換範囲は真の上位
データが“１”又は“２”である範囲に一致する。この
ため、入力された電圧ＶINが電圧ＶM より高いときは下
位ビットデータのＭＳＢは“１”になり、入力された電
圧ＶINが電圧ＶM より低いときは下位ビットデータのＭ
ＳＢは“０”になる。したがって、上位ビットデータの
補正は下位ビットデータのＭＳＢを用いて簡単に行うこ
とができる。
【００９３】図４は補正回路２１による上位ビットデー
タの補正方法を示す図である。図４に示すように、補正
回路２１は、変換された下位ビットデータのＭＳＢが
（バイナリーコードでもグレイコードでも）“１”のと
き上位ビットデータに“１”を加算し、下位ビットデー
タのＭＳＢが“０”のときは上位ビットデータを補正し
ない。
タの補正方法を示す図である。図４に示すように、補正
回路２１は、変換された下位ビットデータのＭＳＢが
（バイナリーコードでもグレイコードでも）“１”のと
き上位ビットデータに“１”を加算し、下位ビットデー
タのＭＳＢが“０”のときは上位ビットデータを補正し
ない。
【００９４】したがって、従来例における補正と大きく
異なるのは、図４と図１８とを比較すると分かるよう
に、下位ビットデータのＭＳＢによって“１”を加算す
るか否かという補正だけでよい点であり、これにより、
補正回路の構成は従来よりも簡易になる。
異なるのは、図４と図１８とを比較すると分かるよう
に、下位ビットデータのＭＳＢによって“１”を加算す
るか否かという補正だけでよい点であり、これにより、
補正回路の構成は従来よりも簡易になる。
【００９５】図５は図１に示す直並列型Ａ／Ｄ変換装置
を駆動する信号のタイミングを示すタイミングチャート
である。図５に示すように、入力された電圧ＶINがサン
プルホールドされた期間の，前半において上位コンパレ
ータ列１２を動作させるクロック信号ＣＫＵが発生する
一方、後半において下位コンパレータ列１８を動作させ
るクロック信号ＣＫＬが発生する。また、上位バッファ
１５及び下位・上位バッファ２２にラッチを行わせるク
ロック信号ＮＣＬＫは、クロック信号ＣＫＬと略同じタ
イミングにリーディングエッジ（又はトライリングエッ
ジ）を持ち、下位バッファ２０にラッチを行わせるクロ
ック信号ＣＬＫは、クロック信号ＣＫＵと略同じタイミ
ングにリーディングエッジ（又はトライリングエッジ）
を持つ。
を駆動する信号のタイミングを示すタイミングチャート
である。図５に示すように、入力された電圧ＶINがサン
プルホールドされた期間の，前半において上位コンパレ
ータ列１２を動作させるクロック信号ＣＫＵが発生する
一方、後半において下位コンパレータ列１８を動作させ
るクロック信号ＣＫＬが発生する。また、上位バッファ
１５及び下位・上位バッファ２２にラッチを行わせるク
ロック信号ＮＣＬＫは、クロック信号ＣＫＬと略同じタ
イミングにリーディングエッジ（又はトライリングエッ
ジ）を持ち、下位バッファ２０にラッチを行わせるクロ
ック信号ＣＬＫは、クロック信号ＣＫＵと略同じタイミ
ングにリーディングエッジ（又はトライリングエッジ）
を持つ。
【００９６】図１に示す直並列型Ａ／Ｄ変換装置は、図
５に示すような信号のタイミングに従って次のように動
作する。
５に示すような信号のタイミングに従って次のように動
作する。
【００９７】まず、Ｎサイクルにおけるクロック信号Ｃ
ＫＵによって確定した上位コンパレータ列１２の出力信
号は、上位エンコーダ１４によって上位ビットデータに
変換され、上位ビットデータはクロック信号ＮＣＬＫの
立ち上がりによって上位バッファ１５にラッチされる。
次に、Ｎサイクルにおけるクロック信号ＣＫＬによって
確定した下位コンパレータ列１８の出力信号は、下位エ
ンコーダ１９によって下位ビットデータに変換され、下
位ビットデータはクロック信号ＣＬＫの立ち上がりによ
って下位バッファ２０にラッチされる。
ＫＵによって確定した上位コンパレータ列１２の出力信
号は、上位エンコーダ１４によって上位ビットデータに
変換され、上位ビットデータはクロック信号ＮＣＬＫの
立ち上がりによって上位バッファ１５にラッチされる。
次に、Ｎサイクルにおけるクロック信号ＣＫＬによって
確定した下位コンパレータ列１８の出力信号は、下位エ
ンコーダ１９によって下位ビットデータに変換され、下
位ビットデータはクロック信号ＣＬＫの立ち上がりによ
って下位バッファ２０にラッチされる。
【００９８】上位バッファ１５にラッチされた上位ビッ
トデータは、下位バッファ２０にラッチされた下位ビッ
トデータのＭＳＢに従って、すでに説明したような補正
が行われる。補正された上位ビットデータ及び下位ビッ
トデータは、共に、（Ｎ＋１）サイクルにおけるクロッ
ク信号ＮＣＬＫの立ち上がりによって下位・上位バッフ
ァ２２にラッチされ、出力端子４に出力される。
トデータは、下位バッファ２０にラッチされた下位ビッ
トデータのＭＳＢに従って、すでに説明したような補正
が行われる。補正された上位ビットデータ及び下位ビッ
トデータは、共に、（Ｎ＋１）サイクルにおけるクロッ
ク信号ＮＣＬＫの立ち上がりによって下位・上位バッフ
ァ２２にラッチされ、出力端子４に出力される。
【００９９】したがって、補正回路２１の動作余裕時間
は、下位バッファ２０がクロック信号ＣＬＫの立ち上が
りによって下位ビットデータをラッチしてから下位・上
位バッファ２２がクロック信号ＮＣＬＫの立ち上がりに
よって補正された上位ビットデータ及び下位ビットデー
タをラッチするまでの時間となる。
は、下位バッファ２０がクロック信号ＣＬＫの立ち上が
りによって下位ビットデータをラッチしてから下位・上
位バッファ２２がクロック信号ＮＣＬＫの立ち上がりに
よって補正された上位ビットデータ及び下位ビットデー
タをラッチするまでの時間となる。
【０１００】なお、本実施形態では、上位２ビット下位
２ビットの４ビットＡ／Ｄ変換装置を例にとって説明し
たが、本発明はこれに限るものではなく、上位Ｎビット
下位Ｍビットの（Ｎ＋Ｍ）ビットＡ／Ｄ変換装置（Ｎ，
Ｍは自然数）で実現可能である。この場合、上位抵抗列
１１を２N+1 個の抵抗によって構成し、上位コンパレー
タ列１２を（２N −２）個のコンパレータによって構成
し、スイッチ回路１３を（２N −１）個のスイッチによ
って構成すると共に、下位抵抗列１７を２M+1個の抵抗
によって構成し、下位コンパレータ列１８を（２M+1 −
１）個のコンパレータによって構成すればよい。
２ビットの４ビットＡ／Ｄ変換装置を例にとって説明し
たが、本発明はこれに限るものではなく、上位Ｎビット
下位Ｍビットの（Ｎ＋Ｍ）ビットＡ／Ｄ変換装置（Ｎ，
Ｍは自然数）で実現可能である。この場合、上位抵抗列
１１を２N+1 個の抵抗によって構成し、上位コンパレー
タ列１２を（２N −２）個のコンパレータによって構成
し、スイッチ回路１３を（２N −１）個のスイッチによ
って構成すると共に、下位抵抗列１７を２M+1個の抵抗
によって構成し、下位コンパレータ列１８を（２M+1 −
１）個のコンパレータによって構成すればよい。
【０１０１】（第２の実施形態） 以下、本発明の第２の実施形態について図面を参照しな
がら説明する。
がら説明する。
【０１０２】図６は本発明の第２の実施形態に係る直並
列型Ａ／Ｄ変換装置の全体構成を示す回路図である。図
６において、１０１はＡ／Ｄ変換の対象となるアナログ
信号が入力されるアナログ信号入力端子、１０２は上位
ビット側高レベル基準電圧端子、１０３は上位ビット側
低レベル基準電圧端子、１０４はアナログ信号入力端子
１０１に入力されたアナログ信号をサンプルホールドす
るサンプルホールド回路、１０５は上位ビット側高レベ
ル基準電圧端子１０２と上位ビット側低レベル基準電圧
端子１０３との間の電圧を分割する上位ビット側タップ
抵抗、１０６は上位ビット側比較器、１０７はアナログ
スイッチ、１０８は上位ビット符号化回路、１０９は下
位ビット側高レベル基準電圧端子、１１０は下位ビット
側低レベル基準電圧端子、１１１は下位ビット側高レベ
ル基準電圧端子１０９と下位ビット側低レベル基準電圧
端子１１０との間の電圧を分割する下位ビット側タップ
抵抗、１１２は下位ビット側比較器、１１３は下位ビッ
ト符号化回路、１１４は出力バッファ回路、１１５はデ
ィジタル信号出力端子である。
列型Ａ／Ｄ変換装置の全体構成を示す回路図である。図
６において、１０１はＡ／Ｄ変換の対象となるアナログ
信号が入力されるアナログ信号入力端子、１０２は上位
ビット側高レベル基準電圧端子、１０３は上位ビット側
低レベル基準電圧端子、１０４はアナログ信号入力端子
１０１に入力されたアナログ信号をサンプルホールドす
るサンプルホールド回路、１０５は上位ビット側高レベ
ル基準電圧端子１０２と上位ビット側低レベル基準電圧
端子１０３との間の電圧を分割する上位ビット側タップ
抵抗、１０６は上位ビット側比較器、１０７はアナログ
スイッチ、１０８は上位ビット符号化回路、１０９は下
位ビット側高レベル基準電圧端子、１１０は下位ビット
側低レベル基準電圧端子、１１１は下位ビット側高レベ
ル基準電圧端子１０９と下位ビット側低レベル基準電圧
端子１１０との間の電圧を分割する下位ビット側タップ
抵抗、１１２は下位ビット側比較器、１１３は下位ビッ
ト符号化回路、１１４は出力バッファ回路、１１５はデ
ィジタル信号出力端子である。
【０１０３】上位ビット変換部１４１は、上位ビット側
タップ抵抗１０５、上位ビット側比較器１０６、アナロ
グスイッチ１０７、上位ビット符号化回路１０８によっ
て構成されている。下位ビット変換部１４２は、下位ビ
ット側タップ抵抗１１１、下位ビット側比較器１１２、
及び下位ビット符号化回路１１３によって構成されてい
る。また、出力バッファ回路１１４によって出力部１４
３が構成されている。
タップ抵抗１０５、上位ビット側比較器１０６、アナロ
グスイッチ１０７、上位ビット符号化回路１０８によっ
て構成されている。下位ビット変換部１４２は、下位ビ
ット側タップ抵抗１１１、下位ビット側比較器１１２、
及び下位ビット符号化回路１１３によって構成されてい
る。また、出力バッファ回路１１４によって出力部１４
３が構成されている。
【０１０４】また、１１６ａは利得の固定された第１の
差動増幅器、１１６ｂは利得の固定された第２の差動増
幅器、１１６ｃは利得の固定された第３の差動増幅器，
１１６ｄは利得の固定された第４の差動増幅器、１２０
はスイッチング手段、１２４は抵抗である。第１〜第４
の差動増幅器１１６ａ〜１１６ｄは同じ利得を有する。
差動増幅器、１１６ｂは利得の固定された第２の差動増
幅器、１１６ｃは利得の固定された第３の差動増幅器，
１１６ｄは利得の固定された第４の差動増幅器、１２０
はスイッチング手段、１２４は抵抗である。第１〜第４
の差動増幅器１１６ａ〜１１６ｄは同じ利得を有する。
【０１０５】次に、図６に示す直並列型Ａ／Ｄ変換装置
の動作について説明する。
の動作について説明する。
【０１０６】アナログ信号入力端子１０１に入力された
アナログ信号は、サンプルホールド回路１０４によって
サンプリングされ上位ビットのＡ／Ｄ変換期間から下位
ビットのＡ／Ｄ変換期間までの間一定の電圧に保持され
る。
アナログ信号は、サンプルホールド回路１０４によって
サンプリングされ上位ビットのＡ／Ｄ変換期間から下位
ビットのＡ／Ｄ変換期間までの間一定の電圧に保持され
る。
【０１０７】上位ビット変換部１４１では、サンプルホ
ールド回路１０４によって保持されたアナログ信号の電
圧ＶINと、上位ビット側高レベル基準電圧端子１０２と
上位ビット側低レベル基準電圧端子１０３との間の電圧
を上位ビット側タップ抵抗１０５により分割することに
よって得られた各基準電圧信号とを上位ビット側比較器
１０６によってそれぞれ比較し、これにより、アナログ
信号の電圧ＶINが属する基準電圧範囲を求める。求めた
基準電圧範囲に従って、上位ビット符号化回路１０８は
前記アナログ信号を表すディジタル信号の上位ビットを
符号化する。なお、各基準電圧範囲の区分点にはアナロ
グスイッチ１０７が各々接続されている。
ールド回路１０４によって保持されたアナログ信号の電
圧ＶINと、上位ビット側高レベル基準電圧端子１０２と
上位ビット側低レベル基準電圧端子１０３との間の電圧
を上位ビット側タップ抵抗１０５により分割することに
よって得られた各基準電圧信号とを上位ビット側比較器
１０６によってそれぞれ比較し、これにより、アナログ
信号の電圧ＶINが属する基準電圧範囲を求める。求めた
基準電圧範囲に従って、上位ビット符号化回路１０８は
前記アナログ信号を表すディジタル信号の上位ビットを
符号化する。なお、各基準電圧範囲の区分点にはアナロ
グスイッチ１０７が各々接続されている。
【０１０８】さらに細分化したディジタル値を得るため
に、第２の差動増幅器１１６ｂは、アナログ信号の電圧
ＶINが属する基準電圧範囲の上限電圧ＶHHを当該基準電
圧範囲の中央値電圧ＶHMを基準にして増幅して、下位ビ
ット変換の高レベル基準電圧ＶLHとして下位ビット側高
レベル基準電圧端子１０９に出力すると共に、第３の差
動増幅器１１６ｃは、アナログ信号の電圧ＶINが属する
基準電圧範囲の下限電圧ＶHLを当該基準電圧範囲の中央
値電圧ＶHMを基準にして増幅して、下位ビット変換の低
レベル基準電圧ＶLLとして下位ビット側低レベル基準電
圧端子１１０に出力する。
に、第２の差動増幅器１１６ｂは、アナログ信号の電圧
ＶINが属する基準電圧範囲の上限電圧ＶHHを当該基準電
圧範囲の中央値電圧ＶHMを基準にして増幅して、下位ビ
ット変換の高レベル基準電圧ＶLHとして下位ビット側高
レベル基準電圧端子１０９に出力すると共に、第３の差
動増幅器１１６ｃは、アナログ信号の電圧ＶINが属する
基準電圧範囲の下限電圧ＶHLを当該基準電圧範囲の中央
値電圧ＶHMを基準にして増幅して、下位ビット変換の低
レベル基準電圧ＶLLとして下位ビット側低レベル基準電
圧端子１１０に出力する。
【０１０９】図７は第１〜第４の差動増幅器１１６ａ，
１１６ｂ，１１６ｃ，１１６ｄの構成の一例を示す回路
図である。各差動増幅器は入力電圧と基準電圧との差電
圧を増幅して、差電圧が０Ｖのときの出力電圧に増幅し
た差電圧を加えて出力するものであり、図７に示すよう
に、一般に、トランジスタ１３１ａ，１３１ｂ、定電流
源１３２ａ，１３２ｂ、エミッタ抵抗１３３、負荷抵抗
１３４ａ，１３４ｂ及び出力バッファ１３５によって構
成される。
１１６ｂ，１１６ｃ，１１６ｄの構成の一例を示す回路
図である。各差動増幅器は入力電圧と基準電圧との差電
圧を増幅して、差電圧が０Ｖのときの出力電圧に増幅し
た差電圧を加えて出力するものであり、図７に示すよう
に、一般に、トランジスタ１３１ａ，１３１ｂ、定電流
源１３２ａ，１３２ｂ、エミッタ抵抗１３３、負荷抵抗
１３４ａ，１３４ｂ及び出力バッファ１３５によって構
成される。
【０１１０】いま、各差動増幅器の利得をＡとし、各差
動増幅器の入力電圧と基準電圧との差電圧が０Ｖのとき
の出力電圧をＶ0 とすると、上位ビット変換部１４１に
よって求められた，アナログ信号の電圧ＶINが属する基
準電圧範囲の上限電圧ＶHH，中央値電圧ＶHM，下限電圧
ＶHLから、第２の差動増幅器１１６ｂから出力される下
位ビット変換の高レベル基準電圧ＶLHは ＶLH＝Ｖ0 ＋Ａ（ＶHH−ＶHM） …（１） と表わされ、また第３の差動増幅器１１６ｃから出力さ
れる下位ビット変換の低レベル基準電圧ＶLLは ＶLL＝Ｖ0 ＋Ａ（ＶHL−ＶHM） …（２） と表わされる。したがって、下位ビット変換の高レベル
基準電圧ＶLHと低レベル基準電圧ＶLLとの差は、式
（１），（２）から、 ＶLH−ＶLL＝Ａ（ＶHH−ＶHL） …（３） となる。すなわち、上位ビット変換部１４１によって決
定された，アナログ信号の電圧ＶINが属する基準電圧範
囲の上限電圧ＶHHと下限電圧ＶHLとの差電圧が、第２及
び第３の差動増幅器１１６ｂ，１１６ｃによってＡ倍さ
れて、下位ビット側高レベル基準電圧端子１０９及び下
位ビット側低レベル基準電圧端子１１０に伝えられるこ
とになる。
動増幅器の入力電圧と基準電圧との差電圧が０Ｖのとき
の出力電圧をＶ0 とすると、上位ビット変換部１４１に
よって求められた，アナログ信号の電圧ＶINが属する基
準電圧範囲の上限電圧ＶHH，中央値電圧ＶHM，下限電圧
ＶHLから、第２の差動増幅器１１６ｂから出力される下
位ビット変換の高レベル基準電圧ＶLHは ＶLH＝Ｖ0 ＋Ａ（ＶHH−ＶHM） …（１） と表わされ、また第３の差動増幅器１１６ｃから出力さ
れる下位ビット変換の低レベル基準電圧ＶLLは ＶLL＝Ｖ0 ＋Ａ（ＶHL−ＶHM） …（２） と表わされる。したがって、下位ビット変換の高レベル
基準電圧ＶLHと低レベル基準電圧ＶLLとの差は、式
（１），（２）から、 ＶLH−ＶLL＝Ａ（ＶHH−ＶHL） …（３） となる。すなわち、上位ビット変換部１４１によって決
定された，アナログ信号の電圧ＶINが属する基準電圧範
囲の上限電圧ＶHHと下限電圧ＶHLとの差電圧が、第２及
び第３の差動増幅器１１６ｂ，１１６ｃによってＡ倍さ
れて、下位ビット側高レベル基準電圧端子１０９及び下
位ビット側低レベル基準電圧端子１１０に伝えられるこ
とになる。
【０１１１】またここで、上位ビット変換部１４１の任
意の基準電圧範囲において上限電圧と中央値電圧との差
及び下限電圧と中央値電圧との差は一定であるので、 ＶHH−ＶHM＝一定 ＶHL−ＶHM＝一定 となり、式（１），（２）から、 ＶLH＝一定 …（４） ＶLL＝一定 …（５） となる。すなわち、下位ビット変換の高レベル基準電圧
ＶLH及び低レベル基準電圧ＶLLは、入力されたアナログ
信号の電圧ＶINの大きさに関係なく常に一定となる。
意の基準電圧範囲において上限電圧と中央値電圧との差
及び下限電圧と中央値電圧との差は一定であるので、 ＶHH−ＶHM＝一定 ＶHL−ＶHM＝一定 となり、式（１），（２）から、 ＶLH＝一定 …（４） ＶLL＝一定 …（５） となる。すなわち、下位ビット変換の高レベル基準電圧
ＶLH及び低レベル基準電圧ＶLLは、入力されたアナログ
信号の電圧ＶINの大きさに関係なく常に一定となる。
【０１１２】また、第１の差動増幅器１１６ａは、サン
プルホールド回路１０４によって保持されたアナログ信
号の電圧ＶINと上位ビット変換部１４１によって求めら
れた，電圧ＶINが属する基準電圧範囲の中央値電圧ＶHM
とをスイッチング手段１２０を介して入力し、電圧ＶIN
をこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHM
を基準に増幅して、下位ビット変換部１４２の入力電圧
ＶLIN として出力する。
プルホールド回路１０４によって保持されたアナログ信
号の電圧ＶINと上位ビット変換部１４１によって求めら
れた，電圧ＶINが属する基準電圧範囲の中央値電圧ＶHM
とをスイッチング手段１２０を介して入力し、電圧ＶIN
をこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHM
を基準に増幅して、下位ビット変換部１４２の入力電圧
ＶLIN として出力する。
【０１１３】ここで、スイッチング手段１２０について
さらに詳細に説明する。
さらに詳細に説明する。
【０１１４】図８はスイッチング手段１２０の構成を示
す回路図である。図８に示すように、スイッチング手段
１２０はスイッチ１２１及び制御信号入力端子１２２に
よって構成される。スイッチ１２１は３つの入力端子と
２つの出力端子を持ち、入力端子の１つにはサンプルホ
ールド回路１０４によって保持された電圧ＶINが入力さ
れると共に残りの２つにはこの電圧ＶINが属する基準電
圧範囲の中央値電圧ＶHMが入力され、出力端子の一方か
らは第１の差動増幅器１１６ａの増幅対象の電圧として
の＋側入力電圧Ｖ+ が出力されると共に他方からは第１
の差動増幅器１１６ａの基準電圧としての−側入力電圧
Ｖ- が出力される。また、制御信号入力端子１２２には
スイッチ１２１を制御する制御信号Ｖc が入力される。
す回路図である。図８に示すように、スイッチング手段
１２０はスイッチ１２１及び制御信号入力端子１２２に
よって構成される。スイッチ１２１は３つの入力端子と
２つの出力端子を持ち、入力端子の１つにはサンプルホ
ールド回路１０４によって保持された電圧ＶINが入力さ
れると共に残りの２つにはこの電圧ＶINが属する基準電
圧範囲の中央値電圧ＶHMが入力され、出力端子の一方か
らは第１の差動増幅器１１６ａの増幅対象の電圧として
の＋側入力電圧Ｖ+ が出力されると共に他方からは第１
の差動増幅器１１６ａの基準電圧としての−側入力電圧
Ｖ- が出力される。また、制御信号入力端子１２２には
スイッチ１２１を制御する制御信号Ｖc が入力される。
【０１１５】図９は図８に示すようなスイッチング手段
１２０を用いた場合の本実施形態に係る直並列型Ａ／Ｄ
変換装置の動作を説明するための図である。同図中、
（ａ）はサンプルホールド回路１０４によって保持され
たアナログ信号の電圧ＶIN及びこの電圧ＶINが属する基
準電圧範囲の中央値電圧ＶHMの変化を示すグラフ、
（ｂ）は第１の差動増幅器１１６ａの＋側入力電圧Ｖ+
及び−側入力電圧Ｖ- の変化を示すグラフ、（ｃ）はス
イッチ１２１，１２１を制御する制御信号Ｖc を示すグ
ラフ、（ｄ）は第１の差動増幅器１１６ａから出力され
る下位ビット変換部１４２の入力電圧ＶLIN を示すグラ
フ、（ｅ）は下位ビット側比較器１１２の動作タイミン
グを示すグラフである。
１２０を用いた場合の本実施形態に係る直並列型Ａ／Ｄ
変換装置の動作を説明するための図である。同図中、
（ａ）はサンプルホールド回路１０４によって保持され
たアナログ信号の電圧ＶIN及びこの電圧ＶINが属する基
準電圧範囲の中央値電圧ＶHMの変化を示すグラフ、
（ｂ）は第１の差動増幅器１１６ａの＋側入力電圧Ｖ+
及び−側入力電圧Ｖ- の変化を示すグラフ、（ｃ）はス
イッチ１２１，１２１を制御する制御信号Ｖc を示すグ
ラフ、（ｄ）は第１の差動増幅器１１６ａから出力され
る下位ビット変換部１４２の入力電圧ＶLIN を示すグラ
フ、（ｅ）は下位ビット側比較器１１２の動作タイミン
グを示すグラフである。
【０１１６】アナログ信号の電圧ＶINが属する基準電圧
範囲の中央値電圧ＶHMは上位ビット側比較器１０６にお
ける演算結果によって作動するアナログスイッチ１０７
を通るので、その分、電圧ＶINに対して遅延する。この
ため、図９（ａ）に示すように、アナログ信号の電圧Ｖ
INとこの電圧ＶINが属する基準電圧範囲の中央値電圧Ｖ
HMとが合致している期間（期間Ａ）と合致していない期
間（期間Ｂ）とが生じる。
範囲の中央値電圧ＶHMは上位ビット側比較器１０６にお
ける演算結果によって作動するアナログスイッチ１０７
を通るので、その分、電圧ＶINに対して遅延する。この
ため、図９（ａ）に示すように、アナログ信号の電圧Ｖ
INとこの電圧ＶINが属する基準電圧範囲の中央値電圧Ｖ
HMとが合致している期間（期間Ａ）と合致していない期
間（期間Ｂ）とが生じる。
【０１１７】ここで、スイッチング手段１２０の制御信
号入力端子１２２に図９（ｃ）に示すような制御信号Ｖ
c を入力して、スイッチ１２１，１２１に切り換え動作
をさせる。制御信号Ｖc は期間Ａでは“Ｈ”レベルにな
りスイッチ１２１，１２１を図８において実線で示すよ
うに制御する一方、期間Ｂでは“Ｌ”レベルになりスイ
ッチ１２１，１２１を図８において破線で示すように制
御する。
号入力端子１２２に図９（ｃ）に示すような制御信号Ｖ
c を入力して、スイッチ１２１，１２１に切り換え動作
をさせる。制御信号Ｖc は期間Ａでは“Ｈ”レベルにな
りスイッチ１２１，１２１を図８において実線で示すよ
うに制御する一方、期間Ｂでは“Ｌ”レベルになりスイ
ッチ１２１，１２１を図８において破線で示すように制
御する。
【０１１８】すなわち、図９（ｂ）に示すように、アナ
ログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範
囲の中央値電圧ＶHMとが合致している期間（期間Ａ）で
は、第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+
としてアナログ信号の電圧ＶINが入力されると共に−側
入力電圧Ｖ- として電圧ＶINが属する基準電圧範囲の中
央値電圧ＶHMが入力される。
ログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範
囲の中央値電圧ＶHMとが合致している期間（期間Ａ）で
は、第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+
としてアナログ信号の電圧ＶINが入力されると共に−側
入力電圧Ｖ- として電圧ＶINが属する基準電圧範囲の中
央値電圧ＶHMが入力される。
【０１１９】一方、アナログ信号の電圧ＶINとこの電圧
ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致し
ていない期間（期間Ｂ）では、第１の差動増幅器１１６
ａには、＋側入力電圧Ｖ+ 及び−側入力電圧Ｖ- として
共に電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMが
入力される。
ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致し
ていない期間（期間Ｂ）では、第１の差動増幅器１１６
ａには、＋側入力電圧Ｖ+ 及び−側入力電圧Ｖ- として
共に電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMが
入力される。
【０１２０】したがって、図９（ｄ）に示すように、第
１の差動増幅器１１６ａから出力される下位ビット変換
部１４２の入力電圧ＶLIN は、期間Ａでは、アナログ信
号の電圧ＶINがこの電圧ＶINが属する基準電圧範囲の中
央値電圧ＶHMを基準として増幅された電圧となる一方、
期間Ｂでは、＋側入力電圧Ｖ+ と−側入力電圧Ｖ- との
差電圧が０のときの出力電圧Ｖ0 となる。
１の差動増幅器１１６ａから出力される下位ビット変換
部１４２の入力電圧ＶLIN は、期間Ａでは、アナログ信
号の電圧ＶINがこの電圧ＶINが属する基準電圧範囲の中
央値電圧ＶHMを基準として増幅された電圧となる一方、
期間Ｂでは、＋側入力電圧Ｖ+ と−側入力電圧Ｖ- との
差電圧が０のときの出力電圧Ｖ0 となる。
【０１２１】このことを数式を用いて説明する。他の差
動増幅器と同様に、第１の差動増幅器１１６ａの利得を
Ａ、入力電圧と基準電圧との差電圧が０Ｖのときの出力
電圧をＶ0 とすると、アナログ信号の電圧ＶINとこの電
圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致
している期間（期間Ａ）では、第１の差動増幅器１１６
ａから出力される下位ビット変換部１４２の入力電圧Ｖ
LIN は、ＶLIN ＝Ｖ0 ＋Ａ（ＶIN−ＶHM） …（６）と
表わされる。したがって、下位ビット変換の高レベル基
準電圧ＶLHと下位ビット変換部１４２の入力電圧ＶLIN
との差、及び下位ビット変換部１４２の入力電圧ＶLIN
と下位ビット変換の低レベル基準電圧ＶLLとの差は、式
（１），（２），（６）からそれぞれ、 ＶLH−ＶLIN ＝Ａ（ＶHH−ＶIN） …（７） ＶLIN −ＶLL＝Ａ（ＶIN−ＶHL） …（８） となる。すなわち、アナログ信号の電圧ＶINとこの電圧
ＶINが属する基準電圧範囲の上限電圧ＶHH及び下限電圧
ＶLHとの相対関係は保持されたまま、その差電圧だけが
Ａ倍増幅されて下位ビット変換部１４２に伝達されるこ
とになる。したがって、下位ビット側比較器１１２に要
求される電圧分解能がＡ倍緩和される。
動増幅器と同様に、第１の差動増幅器１１６ａの利得を
Ａ、入力電圧と基準電圧との差電圧が０Ｖのときの出力
電圧をＶ0 とすると、アナログ信号の電圧ＶINとこの電
圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致
している期間（期間Ａ）では、第１の差動増幅器１１６
ａから出力される下位ビット変換部１４２の入力電圧Ｖ
LIN は、ＶLIN ＝Ｖ0 ＋Ａ（ＶIN−ＶHM） …（６）と
表わされる。したがって、下位ビット変換の高レベル基
準電圧ＶLHと下位ビット変換部１４２の入力電圧ＶLIN
との差、及び下位ビット変換部１４２の入力電圧ＶLIN
と下位ビット変換の低レベル基準電圧ＶLLとの差は、式
（１），（２），（６）からそれぞれ、 ＶLH−ＶLIN ＝Ａ（ＶHH−ＶIN） …（７） ＶLIN −ＶLL＝Ａ（ＶIN−ＶHL） …（８） となる。すなわち、アナログ信号の電圧ＶINとこの電圧
ＶINが属する基準電圧範囲の上限電圧ＶHH及び下限電圧
ＶLHとの相対関係は保持されたまま、その差電圧だけが
Ａ倍増幅されて下位ビット変換部１４２に伝達されるこ
とになる。したがって、下位ビット側比較器１１２に要
求される電圧分解能がＡ倍緩和される。
【０１２２】一方、アナログ信号の電圧ＶINとこの電圧
ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致し
ていない期間（期間Ｂ）では、第１の差動増幅器１１６
ａから出力される下位ビット変換部１４２の入力電圧Ｖ
LIN は、入力差電圧が０Ｖのときの出力電圧である，下
位ビット変換の高レベル基準電圧ＶLHと低レベル基準電
圧ＶLLとの中央値電圧Ｖ0 になる。 ＶLIN ＝Ｖ0 …（９）
ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致し
ていない期間（期間Ｂ）では、第１の差動増幅器１１６
ａから出力される下位ビット変換部１４２の入力電圧Ｖ
LIN は、入力差電圧が０Ｖのときの出力電圧である，下
位ビット変換の高レベル基準電圧ＶLHと低レベル基準電
圧ＶLLとの中央値電圧Ｖ0 になる。 ＶLIN ＝Ｖ0 …（９）
【０１２３】このように、下位ビット変換部１４２の入
力電圧ＶLIN は下位ビット変換の高レベル基準電圧ＶLH
と低レベル基準電圧ＶLLとの間に常に存在し、期間Ｂか
ら期間Ａに移るときに電圧変化の大きな過渡現象は生じ
ない。また、すでに説明したように、下位ビット変換の
高位基準電圧ＶLHと低レベル基準電圧ＶLLも常に一定で
ある。したがって、例えば、図９（ｅ）に示すように、
直並列型Ａ／Ｄ変換器が高速動作して、期間Ｂから期間
Ａに移ってから下位ビット側比較器１１２のラッチ動作
までの期間が短い場合でも、下位ビット変換部１４２は
安定して動作し、得られる下位ビットは誤差のないもの
になる。
力電圧ＶLIN は下位ビット変換の高レベル基準電圧ＶLH
と低レベル基準電圧ＶLLとの間に常に存在し、期間Ｂか
ら期間Ａに移るときに電圧変化の大きな過渡現象は生じ
ない。また、すでに説明したように、下位ビット変換の
高位基準電圧ＶLHと低レベル基準電圧ＶLLも常に一定で
ある。したがって、例えば、図９（ｅ）に示すように、
直並列型Ａ／Ｄ変換器が高速動作して、期間Ｂから期間
Ａに移ってから下位ビット側比較器１１２のラッチ動作
までの期間が短い場合でも、下位ビット変換部１４２は
安定して動作し、得られる下位ビットは誤差のないもの
になる。
【０１２４】なお、スイッチング手段１２０は図１０に
示すような構成にしてもよい。図１０に示すスイッチン
グ手段１２０では、スイッチ１２１の３つの入力端子の
うち、上の２つにサンプルホールド回路１０４によって
保持されたアナログ信号の電圧ＶINが入力されると共に
残りの１つに電圧ＶINが属する基準電圧範囲の中央値電
圧ＶHMが入力される。また、制御信号入力端子１２２に
入力された制御信号Ｖc はインバータ１２３によって反
転された上でスイッチ１２１に与えられる。
示すような構成にしてもよい。図１０に示すスイッチン
グ手段１２０では、スイッチ１２１の３つの入力端子の
うち、上の２つにサンプルホールド回路１０４によって
保持されたアナログ信号の電圧ＶINが入力されると共に
残りの１つに電圧ＶINが属する基準電圧範囲の中央値電
圧ＶHMが入力される。また、制御信号入力端子１２２に
入力された制御信号Ｖc はインバータ１２３によって反
転された上でスイッチ１２１に与えられる。
【０１２５】図１１は図１０に示すようなスイッチング
手段１２０を用いた場合の本実施形態に係る直並列型Ａ
／Ｄ変換装置の動作を説明するための図である。図９と
同様に、図１１において、（ａ）はサンプルホールド回
路１０４によって保持されたアナログ信号の電圧ＶIN及
びこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHM
の変化を示すグラフ、（ｂ）は第１の差動増幅器１１６
ａの＋側入力電圧Ｖ+及び−側入力電圧Ｖ- の変化を示
すグラフ、（ｃ）はスイッチ１２１，１２１を制御する
制御信号Ｖc を示すグラフ、（ｄ）は第１の差動増幅器
１１６ａから出力される下位ビット変換部１４２の入力
電圧ＶLIN を示すグラフ、（ｅ）は下位ビット側比較器
１１２の動作タイミングを示すグラフである。
手段１２０を用いた場合の本実施形態に係る直並列型Ａ
／Ｄ変換装置の動作を説明するための図である。図９と
同様に、図１１において、（ａ）はサンプルホールド回
路１０４によって保持されたアナログ信号の電圧ＶIN及
びこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHM
の変化を示すグラフ、（ｂ）は第１の差動増幅器１１６
ａの＋側入力電圧Ｖ+及び−側入力電圧Ｖ- の変化を示
すグラフ、（ｃ）はスイッチ１２１，１２１を制御する
制御信号Ｖc を示すグラフ、（ｄ）は第１の差動増幅器
１１６ａから出力される下位ビット変換部１４２の入力
電圧ＶLIN を示すグラフ、（ｅ）は下位ビット側比較器
１１２の動作タイミングを示すグラフである。
【０１２６】図１１から分かるように、アナログ信号の
電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値
電圧ＶHMとが合致していない期間（期間Ｂ）では、制御
信号Ｖc はインバータ１２３によって反転されるのでス
イッチ１２１は図１０において実線で示すようになり、
第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+ 及び
−側入力電圧Ｖ- として共に電圧ＶINが入力される。こ
の点以外は図１１と図９とは同じであり、図１０に示す
スイッチング手段１２０を用いた本実施形態に係る直並
列型Ａ／Ｄ変換装置は、図８に示すスイッチング手段１
２０を用いた場合と同様の動作をする。
電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値
電圧ＶHMとが合致していない期間（期間Ｂ）では、制御
信号Ｖc はインバータ１２３によって反転されるのでス
イッチ１２１は図１０において実線で示すようになり、
第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+ 及び
−側入力電圧Ｖ- として共に電圧ＶINが入力される。こ
の点以外は図１１と図９とは同じであり、図１０に示す
スイッチング手段１２０を用いた本実施形態に係る直並
列型Ａ／Ｄ変換装置は、図８に示すスイッチング手段１
２０を用いた場合と同様の動作をする。
【０１２７】また、図６において、第４の差動増幅器１
１６ｄは、＋側入力電圧及び−側入力電圧として共にア
ナログ信号の電圧ＶINが属する基準電圧範囲の中央値電
圧ＶHMを入力し、下位ビット側高レベル基準電圧端子１
０９と下位ビット側低レベル基準電圧端子１１０との中
間点に出力電圧を与える。第４の差動増幅器１１６ｄの
出力電圧は、下位ビット変換部１４２に高レベル基準電
圧ＶLHから低レベル基準電圧ＶLLまでの電圧範囲の中央
値基準電圧として入力されている。
１６ｄは、＋側入力電圧及び−側入力電圧として共にア
ナログ信号の電圧ＶINが属する基準電圧範囲の中央値電
圧ＶHMを入力し、下位ビット側高レベル基準電圧端子１
０９と下位ビット側低レベル基準電圧端子１１０との中
間点に出力電圧を与える。第４の差動増幅器１１６ｄの
出力電圧は、下位ビット変換部１４２に高レベル基準電
圧ＶLHから低レベル基準電圧ＶLLまでの電圧範囲の中央
値基準電圧として入力されている。
【０１２８】また、第４の差動増幅器１１６ｄは下位ビ
ット側タップ抵抗１１１に出力電圧を与える出力線とは
別の出力線１２５を有しており、この出力線１２５は抵
抗１２４を介して第１の差動増幅器１１６ａの出力線に
接続されている。
ット側タップ抵抗１１１に出力電圧を与える出力線とは
別の出力線１２５を有しており、この出力線１２５は抵
抗１２４を介して第１の差動増幅器１１６ａの出力線に
接続されている。
【０１２９】すると、下位ビット変換の高レベル基準電
圧ＶLHを出力する第２の差動増幅器１１６ｂ及び下位ビ
ット変換の低レベル基準電圧ＶLLを出力する第３の差動
増幅器１１６ｃが第４の差動増幅器１１６ｄに対して下
位ビット側タップ抵抗１１１のインピーダンスを有する
のに対応して、下位ビット変換部１４２の入力電圧Ｖ
LIN を出力する第１の差動増幅器１１６ａも第４の差動
増幅器１１６ｄに対して抵抗１２４によって同じインピ
ーダンスを有するよう構成することが可能になり、上位
ビット変換部１４１におけるアナログ信号の電圧ＶINと
この電圧ＶINが属する基準電圧範囲との相対関係が、下
位ビット変換部１４２に誤差なく伝えられる。
圧ＶLHを出力する第２の差動増幅器１１６ｂ及び下位ビ
ット変換の低レベル基準電圧ＶLLを出力する第３の差動
増幅器１１６ｃが第４の差動増幅器１１６ｄに対して下
位ビット側タップ抵抗１１１のインピーダンスを有する
のに対応して、下位ビット変換部１４２の入力電圧Ｖ
LIN を出力する第１の差動増幅器１１６ａも第４の差動
増幅器１１６ｄに対して抵抗１２４によって同じインピ
ーダンスを有するよう構成することが可能になり、上位
ビット変換部１４１におけるアナログ信号の電圧ＶINと
この電圧ＶINが属する基準電圧範囲との相対関係が、下
位ビット変換部１４２に誤差なく伝えられる。
【０１３０】下位ビット変換部１４２では、第１の差動
増幅器１１６ａから入力された電圧ＶLIN と、下位ビッ
ト側高レベル基準電圧端子１０９と下位ビット側低レベ
ル基準電圧端子１１０との間の電圧を下位ビット側タッ
プ抵抗１１１によりさらに細かく分割することによって
得られた各基準電圧信号とを下位ビット側比較器１１２
によって比較し、これにより、入力電圧ＶLIN が属する
基準電圧範囲を求める。このとき、アナログ信号の電圧
ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧
ＶHMとが合致している期間（図９及び図１１における期
間Ａ）において第１の差動増幅器１１６ａから出力され
る電圧、すなわち、アナログ信号の電圧ＶINがこの電圧
ＶINが属する基準電圧範囲の中央値電圧ＶHMを基準に増
幅された電圧ＶLIN を対象とする。
増幅器１１６ａから入力された電圧ＶLIN と、下位ビッ
ト側高レベル基準電圧端子１０９と下位ビット側低レベ
ル基準電圧端子１１０との間の電圧を下位ビット側タッ
プ抵抗１１１によりさらに細かく分割することによって
得られた各基準電圧信号とを下位ビット側比較器１１２
によって比較し、これにより、入力電圧ＶLIN が属する
基準電圧範囲を求める。このとき、アナログ信号の電圧
ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧
ＶHMとが合致している期間（図９及び図１１における期
間Ａ）において第１の差動増幅器１１６ａから出力され
る電圧、すなわち、アナログ信号の電圧ＶINがこの電圧
ＶINが属する基準電圧範囲の中央値電圧ＶHMを基準に増
幅された電圧ＶLIN を対象とする。
【０１３１】求めた基準電圧範囲に従って、下位ビット
符号化回路１１３は入力されたアナログ信号ＶINを表す
ディジタル信号の下位ビットを符号化する。出力バッフ
ァ回路１１４は、上位ビット符号化回路１０８によって
符号化された上位ビットと下位ビット符号化回路１１３
によって符号化された下位ビットとを合わせて、ディジ
タル信号出力端子１１５を介して出力する。
符号化回路１１３は入力されたアナログ信号ＶINを表す
ディジタル信号の下位ビットを符号化する。出力バッフ
ァ回路１１４は、上位ビット符号化回路１０８によって
符号化された上位ビットと下位ビット符号化回路１１３
によって符号化された下位ビットとを合わせて、ディジ
タル信号出力端子１１５を介して出力する。
【０１３２】なお、本実施形態では、下位ビット変換の
高レベル基準電圧、低レベル基準電圧及びこれらの中央
値電圧としてアナログ信号の電圧が属する基準電圧範囲
の上限電圧、下限電圧及び中央値電圧を各々差動増幅し
て得た電圧を用いるものとしたが、本発明はこれに限る
ものでなく、下位ビット変換の高レベル基準電圧、低レ
ベル基準電圧及びこれらの中央値電圧として上位ビット
変換部１４１における任意の基準電圧範囲の上限電圧、
下限電圧、中央値電圧を用いてもよい。
高レベル基準電圧、低レベル基準電圧及びこれらの中央
値電圧としてアナログ信号の電圧が属する基準電圧範囲
の上限電圧、下限電圧及び中央値電圧を各々差動増幅し
て得た電圧を用いるものとしたが、本発明はこれに限る
ものでなく、下位ビット変換の高レベル基準電圧、低レ
ベル基準電圧及びこれらの中央値電圧として上位ビット
変換部１４１における任意の基準電圧範囲の上限電圧、
下限電圧、中央値電圧を用いてもよい。
【０１３３】図１２は本発明の第２の実施形態に係る直
並列型Ａ／Ｄ変換装置の変形例の全体構成を示す回路図
であり、下位ビット変換の高レベル基準電圧、低レベル
基準電圧及びこれらの中央値電圧として上位ビット変換
部１４１における所定の基準電圧範囲の上限電圧、下限
電圧及び中央値電圧を差動増幅して用いるものである。
図１２において、図６に示す直並列型Ａ／Ｄ変換装置と
共通の構成要素には、図６と同一の符号を付している。
図１２において、アナログスイッチ１０７Ａはスイッチ
ング手段１２０にのみ電圧を出力する。下位ビット変換
の高レベル基準電圧、低レベル基準電圧及びこれらの中
央値電圧として上位ビット変換部１４１における所定の
基準電圧範囲の上限電圧、下限電圧及び中央値電圧を差
動増幅して用いる点以外は、図１２に示す直並列型Ａ／
Ｄ変換装置は図６に示す直並列型Ａ／Ｄ変換装置の構成
と同様であり、図６に示す直並列型Ａ／Ｄ変換装置と同
様の効果が得られる。
並列型Ａ／Ｄ変換装置の変形例の全体構成を示す回路図
であり、下位ビット変換の高レベル基準電圧、低レベル
基準電圧及びこれらの中央値電圧として上位ビット変換
部１４１における所定の基準電圧範囲の上限電圧、下限
電圧及び中央値電圧を差動増幅して用いるものである。
図１２において、図６に示す直並列型Ａ／Ｄ変換装置と
共通の構成要素には、図６と同一の符号を付している。
図１２において、アナログスイッチ１０７Ａはスイッチ
ング手段１２０にのみ電圧を出力する。下位ビット変換
の高レベル基準電圧、低レベル基準電圧及びこれらの中
央値電圧として上位ビット変換部１４１における所定の
基準電圧範囲の上限電圧、下限電圧及び中央値電圧を差
動増幅して用いる点以外は、図１２に示す直並列型Ａ／
Ｄ変換装置は図６に示す直並列型Ａ／Ｄ変換装置の構成
と同様であり、図６に示す直並列型Ａ／Ｄ変換装置と同
様の効果が得られる。
【０１３４】
【発明の効果】以上のように、本発明によると、下位ビ
ット変換における基準電圧のセトリング時間が短縮され
るので、従来よりも高速動作が可能になる。また、上位
ビットデータの補正が簡易になると共に、補正回路の動
作余裕も向上する。
ット変換における基準電圧のセトリング時間が短縮され
るので、従来よりも高速動作が可能になる。また、上位
ビットデータの補正が簡易になると共に、補正回路の動
作余裕も向上する。
【０１３５】また、下位ビット変換部に要求される電圧
分解能が緩和され、しかも下位ビット変換部の高レベル
基準電圧及び低レベル基準電圧を入力アナログ電圧信号
の変化に関わらず安定させることができる。
分解能が緩和され、しかも下位ビット変換部の高レベル
基準電圧及び低レベル基準電圧を入力アナログ電圧信号
の変化に関わらず安定させることができる。
【０１３６】また、入力アナログ電圧信号を増幅する差
動増幅器の前にスイッチング手段を設けることによっ
て、この差動増幅器から出力される下位ビット変換部の
入力アナログ電圧信号が下位ビット変換部の高レベル基
準電圧と低レベル基準電圧との間から外れないようにし
たので、過渡現象に由来する変換誤差が小さくなる。
動増幅器の前にスイッチング手段を設けることによっ
て、この差動増幅器から出力される下位ビット変換部の
入力アナログ電圧信号が下位ビット変換部の高レベル基
準電圧と低レベル基準電圧との間から外れないようにし
たので、過渡現象に由来する変換誤差が小さくなる。
【０１３７】また、各差動増幅器の負荷インピーダンス
を合わせることによって、各電圧を増幅する際に、入力
アナログ電圧信号とこの入力アナログ電圧信号が属する
基準電圧範囲の上限電圧及び下限電圧との相対関係にず
れを生じさせない。
を合わせることによって、各電圧を増幅する際に、入力
アナログ電圧信号とこの入力アナログ電圧信号が属する
基準電圧範囲の上限電圧及び下限電圧との相対関係にず
れを生じさせない。
【０１３８】したがって、高速且つ高精度の直並列型Ａ
／Ｄ変換装置を実現することができる。
／Ｄ変換装置を実現することができる。
【図１】本発明の第１の実施形態に係る直並列型Ａ／Ｄ
変換器の回路構成図である。
変換器の回路構成図である。
【図２】本発明の第１の実施形態に係る直並列型Ａ／Ｄ
変換器における下位変換範囲の拡張方法を示す図であ
る。
変換器における下位変換範囲の拡張方法を示す図であ
る。
【図３】本発明の第１の実施形態に係る直並列型Ａ／Ｄ
変換器において、上位ビットデータの補正が簡易になる
メカニズムを示す図である。
変換器において、上位ビットデータの補正が簡易になる
メカニズムを示す図である。
【図４】本発明の第１の実施形態に係る直並列型Ａ／Ｄ
変換器における上位ビットデータの補正方法を示す図で
ある。
変換器における上位ビットデータの補正方法を示す図で
ある。
【図５】本発明の第１の実施形態に係る直並列型Ａ／Ｄ
変換器を駆動する信号のタイミングを示すタイミングチ
ャートである。
変換器を駆動する信号のタイミングを示すタイミングチ
ャートである。
【図６】本発明の第２の実施形態に係る直並列型Ａ／Ｄ
変換装置の構成を示す回路図である。
変換装置の構成を示す回路図である。
【図７】本発明の第２の実施形態に係る直並列型Ａ／Ｄ
変換装置に用いる差動増幅器の構成の一例を示す回路図
である。
変換装置に用いる差動増幅器の構成の一例を示す回路図
である。
【図８】本発明の第２の実施形態に係る直並列型Ａ／Ｄ
変換装置に用いるスイッチング手段の構成の一例を示す
回路図である。
変換装置に用いるスイッチング手段の構成の一例を示す
回路図である。
【図９】図８に示すスイッチング手段を用いたときの本
発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の
動作を説明するためのタイミング図である。
発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の
動作を説明するためのタイミング図である。
【図１０】本発明の第２の実施形態に係る直並列型Ａ／
Ｄ変換装置に用いるスイッチング手段の構成の他の例を
示す回路図である。
Ｄ変換装置に用いるスイッチング手段の構成の他の例を
示す回路図である。
【図１１】図１０に示すスイッチング手段を用いたとき
の本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装
置の動作を説明するためのタイミング図である。
の本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装
置の動作を説明するためのタイミング図である。
【図１２】本発明の第２の実施形態に係る直並列型Ａ／
Ｄ変換装置の変形例の構成を示す回路図である。
Ｄ変換装置の変形例の構成を示す回路図である。
【図１３】従来の直並列型Ａ／Ｄ変換装置の回路構成図
である。
である。
【図１４】従来の他の直並列型Ａ／Ｄ変換装置の構成を
示す回路図である。
示す回路図である。
【図１５】図１３に示す従来の直並列型Ａ／Ｄ変換装置
における下位変換範囲の拡張方法を示す図である。
における下位変換範囲の拡張方法を示す図である。
【図１６】図１３に示す従来の直並列型Ａ／Ｄ変換装置
において、上位ビットデータの補正が複雑になる理由を
説明するための図である。
において、上位ビットデータの補正が複雑になる理由を
説明するための図である。
【図１７】図１３に示す従来の直並列型Ａ／Ｄ変換装置
において、上位ビットデータの補正が複雑になる理由を
説明するための図である。
において、上位ビットデータの補正が複雑になる理由を
説明するための図である。
【図１８】図１３に示す従来の直並列型Ａ／Ｄ変換装置
における上位ビットデータの補正方法を示す図である。
における上位ビットデータの補正方法を示す図である。
【図１９】図１３に示す従来の直並列型Ａ／Ｄ変換装置
を駆動する信号のタイミングを示すタイミングチャート
である。
を駆動する信号のタイミングを示すタイミングチャート
である。
【図２０】図１４に示す従来の直並列型Ａ／Ｄ変換装置
の動作を説明するためのタイミング図である。
の動作を説明するためのタイミング図である。
ＶIN アナログ信号の電圧 ＶRT 高レベル基準電圧 ＶRB 低レベル基準電圧 ＶH 下位ビット変換を行う電圧範囲の上限電圧 ＶL 下位ビット変換を行う電圧範囲の下限電圧 ＶM 下位ビット変換を行う電圧範囲の中央値電圧 ＳＵＢH 下位ビット変換の高レベル基準電圧 ＳＵＢL 下位ビット変換の低レベル基準電圧 ＳＵＢM 下位ビット変換の中央値基準電圧 １５ 上位バッファ ＡＭＰ1 第１の差動増幅器 ＡＭＰ2 第２の差動増幅器 ＡＭＰ3 第３の差動増幅器 ＡＭＰ4 第４の差動増幅器 ２０ 下位バッファ ２１ 補正回路 ２２ 下位・上位バッファ ４１ 上位ビット変換部 ４２ 下位ビット変換部 ＶIN アナログ信号の電圧 ＶHH 基準電圧範囲の上限電圧 ＶHM 基準電圧範囲の中央値電圧 ＶHL 基準電圧範囲の下限電圧 １１６ａ 第１の差動増幅器 １１６ｂ 第２の差動増幅器 １１６ｃ 第３の差動増幅器 １１６ｄ 第４の差動増幅器 １２０ スイッチング手段 Ｖc 制御信号 １２４ 抵抗 １２５ 出力線 １４１ 上位ビット変換部 １４２ 下位ビット変換部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荻田 進一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−157020（ＪＰ，Ａ) 特開 平２−202224（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (5)
- 【請求項１】 入力されたアナログ信号を上位ビットと
下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変
換装置であって、 所定の高レベル基準電圧と所定の低レベル基準電圧との
間を複数の基準電圧範囲に区分し、区分した複数の基準
電圧範囲の中から前記アナログ信号の電圧が属する一の
基準電圧範囲を求め、求めた一の基準電圧範囲を示すビ
ットデータを上位ビットデータとして生成出力すると共
に、前記一の基準電圧範囲に基づき定めた下位ビット変
換を行う電圧範囲の上限電圧、下限電圧及び中央値電圧
を出力する上位ビット変換部と、 前記上位ビット変換部から出力された下位ビット変換を
行う電圧範囲の中央値電圧及び前記アナログ信号を入力
とし、前記中央値電圧を基準にして前記アナログ信号の
電圧を増幅する第１の差動増幅器と、 前記第１の差動増幅器と同じ利得を有し、前記上位ビッ
ト変換部から出力された下位ビット変換を行う電圧範囲
の上限電圧及び中央値電圧を入力とし、前記中央値電圧
を基準にして前記上限電圧を増幅する第２の差動増幅器
と、 前記第１及び第２の差動増幅器と同じ利得を有し、前記
上位ビット変換部から出力された下位ビット変換を行う
電圧範囲の下限電圧及び中央値電圧を入力とし、前記中
央値電圧を基準にして前記下限電圧を増幅する第３の差
動増幅器と、 前記第２の差動増幅器の出力電圧を下位ビット変換の高
レベル基準電圧とすると共に前記第３の差動増幅器の出
力電圧を下位ビット変換の低レベル基準電圧とし、前記
高レベル基準電圧と前記低レベル基準電圧との間を複数
の基準電圧範囲に区分し、区分した複数の基準電圧範囲
の中から前記第１の差動増幅器の出力電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲を示すビットデー
タを下位ビットデータとして生成出力する下位ビット変
換部とを備え、 前記上位ビット変換部は、 区分した複数の基準電圧範囲の各中央値電圧と前記アナ
ログ信号の電圧とを比較することにより前記アナログ信
号の電圧が一方の中央値電圧よりも高く他方の 中央値電
圧よりも低い隣り合う２つの基準電圧範囲を選択し、こ
の隣り合う２つの基準電圧範囲のいずれか一方を示すビ
ットデータを上位ビットデータとすると共に前記隣り合
う２つの基準電圧範囲を合わせて下位ビット変換の電圧
範囲とするものであり、かつ、 前記隣り合う２つの基準電圧範囲のうち電圧の低い方を
示すビットデータを上位ビットデータとして出力するも
のであり、 当該直並列型Ａ／Ｄ変換装置は、前記下位ビット変換部
から出力された下位ビットデ−タのＭＳＢが“１”であ
るとき、前記上位ビット変換部から出力された上位ビッ
トデータに“１”を加算する補正を行うことを特徴とす
る直並列型Ａ／Ｄ変換装置。 - 【請求項２】 入力されたアナログ信号を上位ビットと
下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変
換装置であって、 所定の高レベル基準電圧と所定の低レベル基準電圧との
間を複数の基準電圧範囲に区分し、区分した複数の基準
電圧範囲の中から前記アナログ信号の電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲に従って上位ビッ
トの符号化を行う上位ビット変換部と、 前記上位ビット変換部によって求められた基準電圧範囲
の中央値電圧を基準にして、前記アナログ信号の電圧を
増幅する第１の差動増幅器と、 前記第１の差動増幅器と同じ利得を有し、前記上位ビッ
ト変換部によって求められた基準電圧範囲の中央値電圧
を基準にしてこの基準電圧範囲の上限電圧を増幅する第
２の差動増幅器と、 前記第１及び第２の差動増幅器と同じ利得を有し、前記
上位ビット変換部によって求められた基準電圧範囲の中
央値電圧を基準にしてこの基準電圧範囲の下限電圧を増
幅する第３の差動増幅器と、 前記第２の差動増幅器の出力電圧を下位ビット変換の高
レベル基準電圧とすると共に前記第３の差動増幅器の出
力電圧を下位ビット変換の低レベル基準電圧とし、この
高レベル基準電圧と低レベル基準電圧との間を複数の基
準電圧範囲に区分し、区分した複数の基準電圧範囲の中
から前記第１の差動増幅器の出力電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って下位ビットの
符号化を 行う下位ビット変換部と、 前記上位ビット変換部と前記第１の差動増幅器との間に
設けられ、与えられた制御信号に従って、前記上位ビッ
ト変換部によって求められた基準電圧範囲の中央値電圧
を前記第１の差動増幅器に基準電圧として出力すると共
に前記アナログ信号の電圧を前記第１の差動増幅器に増
幅対象の電圧として出力する第１の状態と、前記上位ビ
ット変換部によって求められた基準電圧範囲の中央値電
圧を前記第１の差動増幅器に基準電圧及び増幅対象の電
圧として出力する第２の状態とを切り換えるスイッチン
グ手段とを備えたことを特徴とする直並列型Ａ／Ｄ変換
装置。 - 【請求項３】 入力されたアナログ信号を上位ビットと
下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変
換装置であって、 所定の高レベル基準電圧と所定の低レベル基準電圧との
間を複数の基準電圧範囲に区分し、区分した複数の基準
電圧範囲の中から前記アナログ信号の電圧が属する基準
電圧範囲を求め、求めた基準電圧範囲に従って上位ビッ
トの符号化を行う上位ビット変換部と、 前記上位ビット変換部によって求められた基準電圧範囲
の中央値電圧を基準にして、前記アナログ信号の電圧を
増幅する第１の差動増幅器と、 前記第１の差動増幅器と同じ利得を有し、前記上位ビッ
ト変換部によって求められた基準電圧範囲の中央値電圧
を基準にしてこの基準電圧範囲の上限電圧を増幅する第
２の差動増幅器と、 前記第１及び第２の差動増幅器と同じ利得を有し、前記
上位ビット変換部によって求められた基準電圧範囲の中
央値電圧を基準にしてこの基準電圧範囲の下限電圧を増
幅する第３の差動増幅器と、 前記第２の差動増幅器の出力電圧を下位ビット変換の高
レベル基準電圧とすると共に前記第３の差動増幅器の出
力電圧を下位ビット変換の低レベル基準電圧とし、この
高レベル基準電圧と低レベル基準電圧との間を複数の基
準電圧範囲に区分し、区分した複数の基準電圧範囲の中
から前記第１の差動増幅器の出力電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って下位ビットの
符号化を行う下位ビット変換部と、 前記上位ビット変換部と前記第１の差動増幅器との間に
設けられ、与えられた制御信号に従って、前記上位ビッ
ト変換部によって求められた基準電圧範囲の中央値電圧
を前記第１の差動増幅器に基準電圧として出力すると共
に前記アナログ信号の電圧を前記第１の差動増幅器に増
幅対象の電圧として出力する第１の状態と、前記アナロ
グ信号の電圧を前記第１の差動増幅器に基準電圧及び増
幅対象の電圧として出力する第２の状態とを切り換える
スイッチング手段とを備えたことを特徴とする直並列型
Ａ／Ｄ変換装置。 - 【請求項４】 入力されたアナログ信号を上位ビットと
下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変
換装置であって、 所定の高レベル基準電圧と低レベル基準電圧との間を複
数の基準電圧範囲に区分し、区分した複数の基準電圧範
囲の中から前記アナログ信号の電圧が属する基準電圧範
囲を求め、求めた基準電圧範囲に従って上位ビットの符
号化を行う上位ビット変換部と、 前記上位ビット変換部によって求められた基準電圧範囲
の中央値電圧を基準にして前記アナログ信号の電圧を増
幅する第１の差動増幅器と、 前記第１の差動増幅器と同じ利得を有し、前記上位ビッ
ト変換部において区分した複数の基準電圧範囲の中の一
の基準電圧範囲の中央値電圧を基準にしてこの一の基準
電圧範囲の上限電圧を増幅する第２の差動増幅器と、 前記第１及び第２の差動増幅器と同じ利得を有し、前記
上位ビット変換部において区分した複数の基準電圧範囲
の中の一の基準電圧範囲の中央値電圧を基準にしてこの
一の基準電圧範囲の下限電圧を増幅する第３の差動増幅
器と、 前記第２の差動増幅器の出力電圧を下位ビット変換の高
レベル基準電圧とすると共に前記第３の差動増幅器の出
力電圧を下位ビット変換の低レベル基準電圧とし、この
高レベル基準電圧と低レベル基準電圧との間を複数の基
準電圧範囲に区分し、区分した複数の基準電圧範囲の中
から前記第１の差動増幅器の出力電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って下位ビットの
符号化を行う下位ビット変換部と、 前記上位ビット変換部と前記第１の差動増幅器との間に
設けられ、与えられた制御信号に従って、前記上位ビッ
ト変換部によって求められた基準電圧範囲の中 央値電圧
を前記第１の差動増幅器に基準電圧として出力すると共
に前記アナログ信号の電圧を前記第１の差動増幅器に増
幅対象の電圧として出力する第１の状態と、前記上位ビ
ット変換部によって求められた基準電圧範囲の中央値電
圧を前記第１の差動増幅器に基準電圧及び増幅対象の電
圧として出力する第２の状態とを切り換えるスイッチン
グ手段とを備えたことを特徴とする直並列型Ａ／Ｄ変換
装置。 - 【請求項５】 入力されたアナログ信号を上位ビットと
下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変
換装置であって、 所定の高レベル基準電圧と低レベル基準電圧との間を複
数の基準電圧範囲に区分し、区分した複数の基準電圧範
囲の中から前記アナログ信号の電圧が属する基準電圧範
囲を求め、求めた基準電圧範囲に従って上位ビットの符
号化を行う上位ビット変換部と、 前記上位ビット変換部によって求められた基準電圧範囲
の中央値電圧を基準にして前記アナログ信号の電圧を増
幅する第１の差動増幅器と、 前記第１の差動増幅器と同じ利得を有し、前記上位ビッ
ト変換部において区分した複数の基準電圧範囲の中の一
の基準電圧範囲の中央値電圧を基準にしてこの一の基準
電圧範囲の上限電圧を増幅する第２の差動増幅器と、 前記第１及び第２の差動増幅器と同じ利得を有し、前記
上位ビット変換部において区分した複数の基準電圧範囲
の中の一の基準電圧範囲の中央値電圧を基準にしてこの
一の基準電圧範囲の下限電圧を増幅する第３の差動増幅
器と、 前記第２の差動増幅器の出力電圧を下位ビット変換の高
レベル基準電圧とすると共に前記第３の差動増幅器の出
力電圧を下位ビット変換の低レベル基準電圧とし、この
高レベル基準電圧と低レベル基準電圧との間を複数の基
準電圧範囲に区分し、区分した複数の基準電圧範囲の中
から前記第１の差動増幅器の出力電圧が属する基準電圧
範囲を求め、求めた基準電圧範囲に従って下位ビットの
符号化を行う下位ビット変換部と、 前記上位ビット変換部と前記第１の差動増幅器との間に
設けられ、与えられた制御信号に従って、前記上位ビッ
ト変換部によって求められた基準電圧範囲の中央値電圧
を前記第１の差動増幅器に基準電圧として出力すると共
に前記アナログ 信号の電圧を前記第１の差動増幅器に増
幅対象の電圧として出力する第１の状態と、前記アナロ
グ信号の電圧を前記第１の差動増幅器に基準電圧及び増
幅対象の電圧として出力する第２の状態とを切り換える
スイッチング手段とを備えたことを特徴とする直並列型
Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08660297A JP3181532B2 (ja) | 1996-04-16 | 1997-04-04 | 直並列型ａ／ｄ変換装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9391696 | 1996-04-16 | ||
| JP8-93916 | 1996-07-22 | ||
| JP8-192263 | 1996-07-22 | ||
| JP19226396 | 1996-07-22 | ||
| JP08660297A JP3181532B2 (ja) | 1996-04-16 | 1997-04-04 | 直並列型ａ／ｄ変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001041260A Division JP3574623B2 (ja) | 1996-04-16 | 2001-02-19 | 直並列型ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093435A JPH1093435A (ja) | 1998-04-10 |
| JP3181532B2 true JP3181532B2 (ja) | 2001-07-03 |
Family
ID=27305209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08660297A Expired - Fee Related JP3181532B2 (ja) | 1996-04-16 | 1997-04-04 | 直並列型ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181532B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6674224B2 (ja) * | 2015-10-22 | 2020-04-01 | キヤノン株式会社 | 固体撮像装置 |
-
1997
- 1997-04-04 JP JP08660297A patent/JP3181532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093435A (ja) | 1998-04-10 |
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