KR930006744B1

KR930006744B1 - 아날로그버퍼의 에러보정용 전류발생회로

Info

Publication number: KR930006744B1
Application number: KR1019900013664A
Authority: KR
Inventors: 최명준
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1993-07-23
Also published as: KR920005505A

Abstract

내용 없음.

Description

아날로그버퍼의 에러보정용 전류발생회로

제1도는 아날로그버퍼를 사용한 종래 2스텝아날로그/디지탈변환회로.

제2도는 전형적인 아날로그버퍼의 구성도.

제3도는 쌍으로 동작하는 아날로그버퍼를 나타낸 도면.

제4도는 제2도에 도시한 아날로그버퍼의 실제적인 동작부만을 나타낸 도면.

제5도는 에러보정용 전류를 갖는 아날로그버퍼의 구성도.

제6도는 에러보정전류 발생회로의 원리도.

제7도는 본 발명 에러보정전류 발생회로의 일실시예를 나타낸 도면.

제8도는 본 발명 에러보정전류 발생회로의 다른 실시예를 나타낸 도면.

제9도는 본 발명 에러보정전류 발생회로의 또다른 실시예를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 코르스비교부 2,2' : 제1,제2코딩부

3 : 아날로그버퍼 4 : 파인비교부

5 : 디지탈버퍼부 11 : 레벨스프트부

12 : 증폭부 13 : 전압/전류변환부

14 : 전류반복부

본 발명은 2스텝이상의 멀티스테이지 아날로그/디지탈변환회로에서 아날로그버퍼의 오프셋 에러에 의해서 발생하는 신호의 오차를 보정하기 위한 에러보정용 전류발생회로에 관한 것으로서, 특히 쌍으로 동작하는 아날로그버퍼의 두출력 전위차를 입력의 전위차와 같도록 하여 아날로그버퍼의 오차를 보정하는 아날로그버퍼의 에러보정용 전류발생회로에 관한 것이다.

일반적으로 아날로그신호를 입력하여 디지탈신호로 변환하는 아날로그/디지탈변환회로를 아날로그버퍼를 사용하여 다단으로 구성하게 되면, 아날로그버퍼의 오프셋에러에 의해 발생하는 신호의 오차로 인하여 아날로그 신호가 에레없이 정확하게 디지탈신호로 변환되지 않게 된다. 즉 아날로그버퍼를 사용한 종래의 2스텝 아날로그/디지탈변환회로가 제1도에 도시되어 있는바, 제1도에서 탑기준전위(R_T)와 보텀기준전위(R_B)가 패드로부터 노드(N₂,N₃)에 각각 제공되면, 저항열의 저항(R₁)을 통해 2^m개의 기준 전위가 발생하게 된다. 이 2^m개의 기준전위는 M비트코르스비교부(1)의 기준전위로 사용되며, 2^m개의 배교기로 이루어진 코르스비교부(1)는 제1코딩부(2)를 거쳐서 M비트의 MSB신호를 발생하게 된다. 그리고 아날로그비퍼(3)는 코르스비교부(1)의 출력에 따라서 2^m개의 기준 노드(N₄)중 한쌍을 노드(N₇,N₈)를 통해 파인비교부(4)로 전달한다. 이 때 노드(N₇)의 전위 V(N₇)에서 노드(N₈)의 전위 V(N₈)를 뺀 전위차 V(N₇)-V(N₈)은 파인비교부(4)의 풀스케일에 해당하며, 이값이 요구되는 값에 비하여 얼마큼의 오차를 갖고 있는지가 이와 같은 2스텝 아날로그/디지탈변환회로 전체의 선형성을 결정하는 중요한 요소가 된다. 노드(N₇,N₈)의 전위 V(N₇), V(N₈)은 다시 저항열의 저항(R₂)을 통한 2ⁿ개의 노드(N₉)기준전위를 발생하게 되고, 이 기준전위는 파인비교부(4)의 기준전위로 제공되어 파인비교부(4)를 거치며, 제2코딩부(2')를 통해 N비트의 LSB신호를 발생하게 된다.

상기한 M비트의 MSB신호와 N비트의 LSB신호가 적당한 보정회로를 거쳐 원하는 비트의 디지탈출력코드를 디지탈버퍼부(5)를 통해 생성하게 된다.

이와 같이 2스텝 아날로그/디지탈변환회로의 해상도(혹은 선형성)을 결정하는 가장 중요한 요인중 하나는 파인비교부(4)의 풀스케일이 되는 노드(N₇)의 전위 V(N₇)에서 노드(N₈)의 전위 V(N₈)를 뺀 전위차 V(N₇)-V(N₈)이 얼마나 에러없이 정확한 값이냐 하는 것이다. 예컨대 10비트의 아날로그/디지탈변환회로에서 파인배교부(4)가 6비트의 해상도를 갖도록 구성하였다고 가정할 때 1V의 전체풀스케일(노드(N₂)의 전위 V(N₂)-노드(N₃)의 전위 V(N₃))에 대해서 V(N₇)-V(N₈)은 1V를 2^(10-6)으로 나눈 62.5mV의 값을 가져야 하고, 10비트의 전체해상도를 보장하기 위해서 62.5mV는 0.5mV미만의 오차를 가져 야만 한다.

제2도는 전형적인 아날로그버퍼(3)의 구성도로서 2^m개의 코르스비교부(1)의 출력노드(N₅)는 아날로그입력노드(N₁)에 따라서 2^m개중 하나만이 논리 "0"가 되고, 나머지는 논리 "1"이 되도록 구성되어 있다. 가령 제2도의 노드(N_4.1)가 "0"이면, 노드V(N_4.2,N_4.3)는 모두 "1"이다. 따라서 트랜지스터(T_3.1,T_4.1)를 제외한 모든 트랜지스터(T₅,T₆)는 턴온되어서 트랜지스터(T_1.1)의 베이스노드에는 노드(N_4.1)의 전위가, 트랜지스터(T_2.1)의 베이스노드에는 노드(N_4.2)의 전위가 전달되고, 이들 트랜지스터(T_1.1,T_2.1)를 제외한 모든 바이폴라트랜지스터(T₁,T₂)의 베이스노드에는 노드(N₄₄)의 전위가 전달된다.

여기서 트랜지스터(T₁)는 트랜지스터(T_1.1,T_1.2,…)이고, 트랜지스터(T₂)는 트랜지스터(T_2.1,T_2.2,…)이며, 트랜지스터(T₃)는 트랜지스터(T_4.1,T_4.2,…)이다. 또 트랜지스터(T₄)는 트랜지스터(T_4.1,T_4.2,…)이고, 트랜지스터(T₅)는 트랜지스터(T_5.1,T_5.2,…)이며, 트랜지스터(T₆)는 트랜지스터(T_6.1,T_6.2,…)이다.

그런데 노드(N₄₄)는 보텀기준노드(N₃: Bottom Reference Node)보다 낮은 값으로 셋팅되어 있어서 트랜지스터(T_1.1,T_2.1)를 제외한 모든 바이폴라트랜지스터(T₁,T₂)들을 커트오프시키게 된다 이 때 각 노드(N_4.1,N_4.2)등은 제1도의 기준노드(N₄)에 해당하며, 이들 각 기준노드간의 차 즉, V(N_4.1)-V(N_4.2), V(N_4.2)-V(N_4.3),…등은 모두 위에서 말한 파인비교부(4)의 풀스케일에 해당하는 값이고, 상기한 예에 의하면 62.5mV로 고정되어 있다고 본다.

따라서 파인비교부(4)의 탑기준노드(N₇; Top Referencd Node)의 전위는 N_4.1의 전위에서 P챈널트랜지스터(T_3.1)의 턴온저항에 따른 전압강하 Von(T_3.1)과 T_1.1의 베이스-에미터간 전압강하 V_be(T_1.1)를 뺀 값인 V(N_4.1)-Von(T_3.1)-V_be(T_1.1)이 되고, 이와 마찬가지로 노드(N₈)의 전위는 V(N_4.2)-Von(T_4.1)-V_be(T_2.1)이 된다.

그러므로 이상적인 아날로그버퍼가 되기 위해서는 위에서 보인대로 V(N₇)-V(N₈)의 값이 정확해야 하고, 이 값은 앞서 주어진대로 V(N_4.1)-V(N_4.2)와 같아야 한다.

그러나 종래의 2스텝 아날로그/디지탈변환회로에 있어서는 아날로그 버퍼의 오프셋에러로 인한 오차가 발생하여 V(N₇)-V(N₈)의 값이 V(N_4.1)-V(N_4.2)와 일치하지 않는 결점이 있었다.

본 발명은 상기한 종래의 2스텝 아날로그/디지탈변환회로가 갖는 결점을 제거하고자 발명된 것으로, 쌍으로 동작하는 아날로그버퍼의 두출력 전위차를 입력의 전위차와 같도록 하여 아날로그버퍼의 오차를 보정하는 아날로그버퍼의 에러보정용 전류발생회로를 제공함에 그 목적이 있다.

이하 본 발명의 구성 및 작용, 효과를 첨부도면을 참조하여 상세하게 설명한다.

상기한 목적을 달성하기 위한 본 발명 아날로그버퍼의 에러보정용 전류발생회로는 다수의 저항(R₁,R₂)이 직렬로 연결된 저항열과, 코르스비교부(1), 제1, 제2코딩부(2,2'), 아날로그버퍼(3), 파인비교부(4) 및 디지탈버퍼부(5)를 구비한 아날로그/디지탈변환회로에 있어서, 레벨쉬프트부(11)와 증폭부(12), 전압/전류변환부(13) 및 전류반복부(14)로 이루어지는 에러 보정 전류 발생회로를 상기 아날로그버퍼(3)에 연결구성하여 아날로그버퍼의 오프셋에러에 의해 발생하는 신호의 오차를 보정하는 것을 특징으로 한다.

제3도는 쌍으로 동작하는 아날로그버퍼를 도시한 도면, 제4도는 제2도에 도시한 아날로그버퍼에 있어서 실제적인 동작부만을 나타낸 도면으로서, 턴오프상태의 PMOS트랜지스터와 그에 해당하는 기준신호선 및 바이폴라 트랜지스터는 생략되어 있다.

상기한 바와같이 V(N₇)-V(N₈)은 V(N_4.1)-V(N_4.2)-(Von(T₃)-Von(T₄))-(V_be(T₁)-V_be(T₂))가 되고, PMOS트랜지스터(T₃,T₄)의 소오스-드레인간 전압강하 Von(T₃), Von(T₄)는 PMOS트랜지스터(T₃,T₄)의 턴온저항 각각을 바이폴라트랜지스터(T₁,T₂) 각각의 베이스전류(I₁,I₂)에 곱한 값이다. 이때 I₁, I₂의 값은 동일하고, 파인비교기어레이저항(R₂)에는 V(N₇)-V(N₈)을 R₂값으로 나눈

의 전류가 흐르고, 이 값을 I_F라고 했을때 트랜지스터(T₁)의 에미터전류 I_e(T₁)는 I₁+I_F이고, 트랜지스터(T₂)의 에미터전류 I_e(T₂)는 I₂-I_F가 된다.

그런데, 바이폴라트랜지스터의 베이스-에미터간 전위 V_be는

이고, 트랜지스터의 전류이득이 충분히 크다면 I_c=I_e이므로 위와 같이 I_e(T₁)과 I_c(T₁), I_e(T₂)와 I_e(T₂)는 서로 각각 같게 된다. 그러나 이 때 I_e(T₁)과 I_e(T₂)가 2I_F만큼 차이가 나므로 V_be(T₁)은 V_be(T₂)와 서로 달라져서 원하는 아날로그 버퍼의 출력을 얻을 수 없다.

제5도는 에러보정용전류가 포함된 아날로그버퍼의 구성도로서, 본 발명에서는 위에서 제시한 바와 같은 문제점을 해결하기 위해 제5도에서와 같은 방법을 사용하고 있다. 즉 노드(N₈)에서 접지단으로 2I_F만큼의 전류를 흘려주어서 I_e(T₁)=I₁+I_F, I_e(T₂)-I₂-I_F+2I_F가 되어 I₁=I₂일때 I_e(T₁)이 I_e(T₂)와 같아지게 하였다. 본 발명에서는 제5도의 전류 2I_F를 발생시키기 위해 저항(R₂)과 같은 값을 갖는 동일형의 저항(R₄)을 사용하고 있으며, 제6도에 그 기본구성을 나타내었다.

제6도는 에러 보정 전류 발생회로의 원리도로서, 제6도에서의 OTA는 전위차(V_e)를 입력으로 받아서 증폭률(G)만큼 증폭된 전류(I_o)를 얻는 전압/전류증폭기(OTA : Operational Transconductance Amplifier)이다. 제6도와 같은 구성에 의하면 I_o=G×V_e이고, 입력전압(Vin)은 OTA의 입력전압 (V_e)에 출력전류(I_o)와 되먹임저항(R_F)의 곱을 더한 값 즉, V_e+I_oR_F이므로 Vin-I_o×R_F=V_e가 되고, 이어서 I_o=G×V_e=G×(Vin=I_oR_F)=G×Vin-G×R_F×I_o가 되어

이 된다.

OTA의 증폭률(G)이 충분히 크다면, 위에서 I_o=Vin/R_F가 되어서 제5도의 전류(I_F)를 만들어 낼 수 있다. 제7도는 에러 보정 전류 발생회로의 일예를 나타낸 도면으로서, 노드(N₂,N₃)는 제1도에서의 노드(N₂,N₃)와 같다. 저항(R₃)은 탑기준노드(N₂)에서 보텀기준노드(N₃)로 별도의 스트링(string)저항을 두어 제4도의 V(N_4.1)-V(N_4.2)에 해당하는 전위차가 노드(N₁₃,N₁₄)사이에 나타나게 한 것이다. 도면부호 11은 레벨쉬프트부로서 도면부호 12로 나타낸 증폭부의 입력단이 받아들이기 적합한 전압레벨로의 변환과 입력버퍼링을 담당한다. 증폭부(12)는 충분히 큰 증폭률 G를 갖게 하기 위해 다단증폭단으로 구성할 수도 있다. 도면부호 13은 증폭부(12)의 출력전압을 받아서 전류형태의 출력을 내는 전압/전류변환부로서 오픈에미터 형태로 이루어져 있다. 도면부호 14는 전압/전류변환부(13)의 출력전류가 되먹임 저항(R_F)을 통해 흐르게 하고, 그 전류(I_F)를 반복시켜 2I_F를 출력으로 얻어서 제5도의 2I_F에 적용하기 위한 전류반복부이다. 제7도의 레벨쉬프트부(11)와 증폭부(12) 및 전압/전류변환부(13)는 함께 제6도에 도시한 OTA(Operational Transconductance Amplifier)를 구성하고, 제6도의 출력전류(Io)는 전압/전류변환부(13)의 출력전류(I_F)와 같다. 전압/전류변환부(13)에 있는 바이폴라트랜지스터(T₇)의 컬렉터전류를 전류반복부(14)에 있는 PMOS트랜지스터(T₈,T₉)가 반복하여 바이폴라트랜지스터(T₁₀)에 흘리고, 이 전류가 트랜지스터(T₁₀,T₁₁)로 이루어진 전류미러를 이용하여 반복되어 2I_F로 증폭되고, 이 증폭된 전류(2I_F)를 제5도의 2I_F로 쓰기위해 트랜지스터(T₁₁)의 컬렉터는 노드(N₈)에 연결한다.

제8도는 상기 보정전류발생회로의 다른예로서, 저항(R₅,R₆)과 트랜지스터(T₃₄,T₃₅)로 이루어진 전류원회로가 OTA의 전체바이어싱전류를 생성하고, 노드(N₂,N₃)의 기준전위를 저항(R₃)으로 적절히 나누어서 노드(N₁₃,N₁₄)의 전위를 만들어낸다.

증폭부(12)의 트랜지스터(T₁₈~T₂₂)는 OTA의 제1증폭단을 구성하고, 레벨쉬프트부(11)의 트랜지스터(T₁₂~T₁₇)는 노드(N₁₃,N₁₄)로부터 OTA로 들어가는 바이어스입력전류를 최소화하기 위해 다링톤 구조를 갖고 있다. 증폭부(12)의 트랜지스터(T₂₃,T₂₄)는 전체 OTA의 증폭률을 높이기 위한 제2증폭단으로서, 상기 제1증폭단의 노드(N₁₅)출력을 입력으로 받아서 전압/전류변환부(13)에 있는 OTA출력트랜지스터(T₇)의 베이스노드(N₁₆)로 출력을 내보낸다. 트랜지스터(T₇)의 출력전류(I_C(T₇)는 되먹임저항(R₄)을 통해 입력신호로서 노드(N₁₈)로 되먹여진다. 증폭률(G)이 충분히 크다면, 노드(N₁₉)의 전위는 노드(N₁₇)의 전위와 같으므로 저항(R₄)에는 V(N₁₇)-V(N₁₈)의 전압이 걸리고, 따라서 저항(R₄)의 값이 제2~제5도에 도시한 파인비교기어레이저항(R₂)과 같으면, 저항(R₄)에는 I_F와 같은 전류가 흐르게 된다. 트랜지스터(T₈,T₉)는 상기 트랜지스터(T₇)의 컬렉터로 흐르는 전류를 트랜지스터(T₉)로 반복시키는 전류반복기를 구성하고 있다. 이 전류반복기의 전류반복효율을 높이기 위해 트랜지스터(T₂₅,T₂₆)의 캐스코드가 들어가 있고, 이 전류는 트랜지스터(T₁₀)를 통해 흐른다. 한편 전류(I_F)에 해당하는 전류가 노드(N₁₈)로 흘러들어가게 되므로 트랜지스터(T₁₃,T₁₅)의 전류를 같게 맞춰주기 위해 상기 트랜지스터(T₁₀)의 전류를 트랜지스터(T₂₉)로 반복하여 노드(N₁₈)에서 접지를 흘려준다.

제9도는 상기 보정전류발생회로의 또 다른 예로서, 전압/전류변환부(13)에 있는 저항(R₄)에 흐르는 전류를 정확하게 전류반복부(14)의 트랜지스터(T₁₀)로 반복하기 위한 것이다.

제9도에서 저항(R₄)을 통해 흐르는 전류(I₃)를 반복시켜서 출력전류로 사용하기 위해 전류 반복부(14)에 트랜지스터(T₈,T₉)를 이용하였는데, 트랜지스터(T₉]의 드레인전류(I₇)가 트랜지스터(T₈)의 드레인전류(I₆)와 같기 위해서는 트랜지스터(T₈)의 소오스-드레인간 전위 Vds(T₈)가 트랜지스터(T₉)의 소오스-드레인간 전위 Vds(T₉)와 같아야 한다. 이를 위하여 트랜지스터(T₃₆)를 통하여 전류(I₈)와 같은 양의 전류(I₁₀)를 만들어내고 이 전류는 트랜지스터(T₈)의 드레인전류(I₆)와 거의 같은 값이므로 트랜지스터(T₂₇)의 게이트전위 V(N₂₀)는 트랜지스터(T₈,T₉)의 게이트전위 V(N₂₁)와 같다. 한편 트랜지스터(T₂₆,T₂₅)에 흐르는 전류가 서로 같은 값이므로 트랜지스터(T₂₆)의 소오스-게이트간 전위는 트랜지스터(T₂₅)의 소오스-게이트간 전위와 같고, 따라서 노드(N₂₂)의 전위는 노드(N₂₀)의 전위와 같다.

결국 노드(N₂₁)의 전위와 노드(N₂₀)의 전위가 같고, 이 노드(N₂₀)의 전위는 노드(N₂₂)의 전위와 같으므로 노드(N₂₁)와 노드(N₂₂)의 전위는 같아져서 트랜지스터(T₈)로 흐르는 전류를 정확하게 트랜지스터(T₉)로 반복할 수 있다.

한편 트랜지스터(T₁₀)의 컬렉터전류(I₈)는 트랜지스터(T₉)의 드레인수도 있다. 도면부호 13은 증폭부(12)의 출력전압을 받아서 전류형태의 출력을 내는 전압/전류변환부로서 오픈에미터 형태로 이루어져 있다. 도면부호 14는 전압/전류변환부(13)의 출력전류가 되먹임 저항(R_F)을 통해 흐르게 하고, 그 전류(I_F)를 반복시켜 2I_F를 출력으로 얻어서 제5도의 2I_F에 적용하기 위한 전류반복부이다. 제7도의 레벨쉬프트부(11)와 증폭부(12) 및 전압/전류변환부(13)는 함께 제6도에 도시한 OPA(Operational Transconductance Amplifier)를 구성하고, 제6도의 출력전류(I_o)는 전압/전류변환부(13)의 출력전류(I_F)와 같다. 전압/전류변환부(13)에 있는 바이 폴라트랜지스터(T₇)의 컬렉터전류를 전류반복부(14)에 있는 PMOS트랜지스터(T₈,T₉)가 반복하여 바이폴라트랜지스터(T₁₀)에 흘리고, 이 전류가 트랜지스터(T₁₀,T₁₁)로 이루어진 전류미러를 이용하여 반복되어 2I_F로 증폭되고, 이 증폭된 전류(2I_F)를 제5도의 2I_F로 쓰기 위해 트랜지스터(T₁₁)의 컬렉터는 노드(N₈)에 연결한다.

제8도는 상기 보정전류발생회로의 다른예로서, 저항(R₅,R₆)과 트랜지스터(T₃₄,T₃₅)로 이루어진 전류원회로가 OTA의 전체바이어성전류를 생성하고, 노드(N₂,N₃)의 기준전위를 저항(R₃)으로 적절히 나누어서 노드(N₁₃,N₁₄)의 전위를 만들어낸다.

증폭부(12)의 트랜지스터(T₁₈~T₂₂)는 OTA는 제1증폭단을 구성하고, 레벨쉬프트부(11)의 트랜지스터(T₁₂~T₁₇)는 노드(N₁₃,N₁₄)로부터 OTA로 들어가는 바이어스입력전류를 최소화하기 위해 다링톤 구조를 갖고 있다. 증폭부(12)의 트랜지스터(T₂₃,T₂₄)는 전체 OTA의 증폭률을 높이기 위한 제2증폭단으로서, 상기 제1증폭단의 노드(N₁₅)출력을 입력으로 받아서 전압/전류변환부(13)에 있는 OTA출력트랜지스터(T₇)의 베이스노드(N₁₆)로 출력을 내보낸다. 트랜지스터(T₇)의 출력전류I_C(T₇)는 되먹임저항(R₄)을 통해 입력신호로서 노드(N₁₈)로 되먹여진다. 증폭률(G)이 충분히 크다면, 노드(N₁₉)의 전위는 노드(N₁₇)의 전위와 같으므로 저항(R₄)에는 V(N₁₇)-V(N₁₈)의 전압이 걸리고, 따라서 저항(R₄)의 값이 제2~제5도에 도시한 파인비교기어레이저항(R₂)과 같으며, 저항(R₄)에는 I_F와 같은 전류가 흐르게 된다. 트랜지스터(T₈,T₉)는 상기 트랜지스터(T₇)의 켈렉터로 흐르는 전류를 트랜지스터(T₉)로 반복시키는 전류반복기를 구성하고 있다. 이 전류반복기의 전류반복효율을 높이기 위해 트랜지스터(T₂₅,T₂₆)의 캐스코드가 들어가 있고, 이 전류는 트랜지스터(T₁₀)를 통해 흐른다. 한편, 전류(I_F)에 해당하는 전류가 노드(N₁₈)로 흘러들어가게 되므로 트랜지스터(T₁₃,T₁₅)의 전류를 같게 맞춰주기 위해 상기 트랜지스터(T₁₀)의 전류를 트랜지스터(T₂₉)로 반복하여 노드(N₁₈)에서 접지를 흘려준다.

제9도는 상기 보정전류발생회로의 또 다른 예로서, 전압/전류변환부 전류(I₇)에서 트랜지스터(T₃₂)의 베이스전류(I₁₂)를 뺀 I₇-I₁₂이고, 상기 전류(I₇)는 트랜지스터(T₈)의 드레인전류(I₆)와 같으며, 이 전류(I₆)는 트랜지스터(T₇)의 컬렉터전류(I₅)와 트랜지스터(T₃₃)의 베이스전류(I₁₁)를 더한 I₅+I_1.1이고, 전류(I₅)는 저항(R₄)에 흐르는 되먹임전류(I₃)와 트랜지스터(T₁₉)의 베이스전류(I₄)의 합에서 트랜지스터(T₇)의 베이스전류를 뺀 I₃+I₄-I₁₃이므로 상기 트랜지스터(T₁₀]의 컬렉터전류(I₈)는 I₃+I₄-I₁₂+I₁₁-I₁₃이 된다.

여기에서 전류(I₄)는 트랜지스터(T₁₉)의 베이스전류이므로 전류(I₄)는 I₁/2을 트랜지스터(T₁₉)의 전류이득 β로 나눈

이고, 트랜지스터(t₃₂)의 에미터전류(I₂)를 전류(I₁)의 1/2이 되게 하면, 전류(I₁₂)는 전류(I₄)와 같아져서 I₄-I₁₂는 0로 된다. 한편 전류(I₁₃)는 전류(I₃)를 β로 나눈 값과 거의 같고, 전류(I₁₁)는 전류(I₉)를 β로 나눈 값과 같으며, 상기 전류(I₃)는 전류(I₈)와 같고, 전류(I₉)는 전류(I₈)를 반복하여 생성하였으므로 전류(I₈)와 같고, 전류(I₉)는 전류(I₈)를 반복하여 생성하였으므로 전류(I₈)와 같아서 전류(I₃)는 전류(I₉]와 같아지고, 따라서 결국 상기 전류(I₁₃)는 전류(I₁₁)와 같아져서 I₁₁-I₁₃도 0로 된다.

이와 같이 하여 상기 전류(I₈)를 전류(I₉)와 같게 만들 수 있다.

상기한 바와 같이 작용하는 본 발명 아날로그버퍼의 에러보정용 전류 발생회로는 전류 I_F를 생성하여 그 전류량의 2배에 해당하는 전류를 파인비교부의 보텀기준노드에서 접지단으로 흘려줌으로써 아날로그버퍼의 탑-보텀의 오프셋에러를 줄일 수 있어서 아날로그버프의 오차를 최소한으로 줄일 수 있는 장점이 있다.

Claims

M비트코르스비교부(1)와 제1, 제2코딩부(2,2'), 아날로그버퍼(3), 파인비교부(4) 및 디지탈버퍼부(5)를 구비한 아날로그/디지탈변환회로에 있어서, 레벨쉬프트부(11)와 증폭부(12), 전압/전류변환부(13) 및 전류반복부(14)로 이루어지는 에러 보정 전류 발생회로를 상기 아날로그버퍼(3)에다 연결 구성하여서 된 아날로그버퍼의 에러보정용 전류발생회로.
제1항에 있어서, 레벨쉬프트부(11)와 증폭부(12) 및 전압/전류 변환부(13)로 OTA(Operational Transconductance Amplifier)를 구성하되, 증폭부(12)는 큰 증폭율을 갖도록 구성하고, 상기 파인비교부(4)의 스트링저항(R₂)과 동일한 형으로 동일한 저항값을 갖는 되먹임저항(R₄)을 상기 OTA에다 연결한 것을 특징으로 하는 아날로그버퍼의 에러보정용 전류발생회로.
제1항에 있어서, 레벨쉬프트부(11)가 전류원과 저항 및 트랜지스터로 구성됨을 특징으로 하는 아날로그버퍼의 에러보정용 전류 발생회로.
제1항에 있어서, 전류반복부(14)가 저항과 트랜지스터 및 전류원으로 구성됨을 특징으로 하는 아날로그버퍼의 에러보정용 전류 발생회로.
제2항에 있어서, 증폭부(12)를 전류원과 저항, 콘덴서 및 트랜지스터로 구성하되, 증폭부(12)의 트랜지스터(T₁₈~T₂₂)가 OTA의 제1증폭단 트랜지스터(T₂₃,T₂₄)가 OTA의 제2증폭단이 되도록 구성한 것을 특징으로 하는 아날로그버퍼의 에러보정용 전류발생회로.
제2항에 있어서, 전압/전류변환부(13)가 저항과 트랜지스터 및 되먹임저항(R₄)으로 구성됨을 특징으로 하는 아날로그버퍼의 에러보정용 전류발생회로.
제2항에 있어서, 레벨쉬프트부(11)를 바이폴라트랜지스터(T₁₂~T₁₇,T₂₉)와 저항으로 구성하되, 바이폴라트랜지스터(T₂₉)의 에미터단자에 연결된 저항을 전류원으로 이용 바이폴라트랜지스터(T₂₉)를 노드(N₈)에 연결하여 상기 레벨쉬프트부(11)의 오차를 제거하는 것을 특징으로 하는 아날로그버퍼의 에러보정용 전류발생회로.