CN111817719A - 适用流水线型adc的参考电平缓冲器及流水线型adc - Google Patents

Abstract

本发明涉及混合信号集成电路技术领域，尤其涉及一种适用流水线型ADC的参考电平缓冲器及流水线型ADC，该参考电平缓冲器包括参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路，本发明采用自举源跟随器结构作为输出级，在源跟随管与电源之间串联一个共栅管减小源跟随管的漏源电压变化，提升输出电平的线性度性能，并且针对流水级中MDAC和子ADC对参考电平的不同需求，将两者的参考电平缓冲电路分开，同时，在MDAC缓冲器电路的输出级之间设置与子ADC参考电平网络等效电阻相匹配的失配补偿电阻，解决静态电流失配问题，最终获得了高速、高线性度、匹配性好的参考电平缓冲器。

Description

适用流水线型ADC的参考电平缓冲器及流水线型ADC

技术领域

本发明涉及混合信号集成电路技术领域，尤其涉及一种适用流水线型ADC的参考电平缓冲器及流水线型ADC。

背景技术

模数转换器（ADC）作为连接模拟和数字的“桥梁”，被广泛应用于无线宽带通信、高速数据存储和生物医疗等领域。在无线宽带通信领域，ADC在接收机中扮演着非常重要的角色，其性能也是制约接收机系统性能提升的重要因素之一。为了满足现代无线宽带通信对带宽以及动态范围的需求，高速高精度模数转换器的研究也成为热门。

流水线型ADC能够在速度和精度之间取得一个较好的折中，因此被广泛应用于高速高精度模数转换器设计中。如图 1所示，典型的流水线型ADC电路结构包括采样保持电路（SHA）、多级流水级（Stage1~Stagek，k为流水级个数）、参考电平缓冲器（V _ref buffer）和数字电路，第i级流水级（Stagei，i∈k）的总输入端连接前级（第i-1级）流水级（即更接近流水线型ADC总输入侧的上一级流水级）的总输出端，第i级流水级的总输出端连接后级（第i+1级）流水级（即更接近流水线型ADC总输出侧的下一级流水级）的总输入端，V_res,i-1为第i-1级流水级输出，也是第i-1级流水级输入，V_res,i为第i级流水级输出，也是第i+1级流水级输入。第i级流水级向数字电路输出进行量化后的量化结果，即量化码字D_Si，其中每级流水级由子ADC（Sub_ADC）、子DAC（Sub_DAC，子数模转换器）、差减电路和放大器（RA）组成，由于子DAC、差减电路往往不是由独立的单元/模块实现，而是由多元件共同实现子DAC及差减电路相应功能，（如图1中虚线框所示）因此子DAC、差减电路和放大器的组合又常称作MDAC。参考电平缓冲器连接各流水级，为流水级提供参考电平。

流水线型ADC一般包括采样相和差减放大相两个工作状态。在差减放大相需要使用高速高线性的参考电平缓冲器实现精确的信号差减，图2示出了一种常用的流水线型ADC电路结构的流水级，如图2所示，流水级的电路中包括放大器（RA）、采样电容（C_s）、反馈电容（C_f）、由采样相位控制的开关（s₁）、由提前采样相控制的开关（s_1p）以及由放大相位控制的开关（s₂），V_in表示流水级输入信号，V_RES表示流水级输出残差信号，+V _ref 和-V _ref 为一对参考信号，+V _ref 表示正参考电平，-V _ref 表示负参考电平，工作时，该流水级的子ADC（Sub_ADC）的输出信号作为用于控制该流水级MDAC的参考开关控制信号D_i输入至MDAC中的参考电平开关s_ref，每个参考电平开关s_ref实际上包括两个开关：正参考电平开关（用于连接采样电容与正参考电平+V _ref ）和负参考电平开关（用于连接采样电容与负参考电平-V _ref ）。同时，子ADC在差减放大相需要参考电平实现信号的量化比较，所以参考电平缓冲器的性能对流水线型ADC的性能而言至关重要。

在放大相，参考电平缓冲器直接参与电荷转移，其噪声和线性度性能将直接体现在流水级输出残差上。由于在电荷转移的过程中，参考电平缓冲器需要等效驱动很大的采样电容，所以集成到片上的参考电平缓冲器是模数转换器系统中的主要功耗模块。随着采样电容容值和采样速率的提升，参考电平缓冲器的功耗也会随之提高。

此外，现有的参考电平缓冲器方案中通常还存在有不同采样网络间的串扰、阻性负载引起的参考电平失配、对电源敏感、输出瞬态电流引起的偏置电流源波动以及不同参考电平拓展灵活性差等问题。

发明内容

本发明的目的是针对上述至少一部分缺陷，提供一种高速、高线性、匹配性好的参考电平缓冲器，来解决高速高精度流水线型ADC对高线性度参考电平的需求。

为了实现上述目的，本发明提供了一种适用流水线型ADC的参考电平缓冲器，包括：参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路；其中，

所述参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路的输出级均采用自举源跟随器结构，自举源跟随器结构中，源跟随管与电源之间串联有共栅管；

所述MDAC缓冲器电路、所述子ADC缓冲器电路与所述参考生成电路连接，分别用于提供流水级中MDAC、子ADC所需的参考电平，且所述MDAC缓冲器电路的输出级之间设有失配补偿电阻，失配补偿电阻与所述子ADC缓冲器电路的输出级之间所连接的子ADC参考电平网络等效电阻相匹配。

优选地，所述参考生成电路包括第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2、第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4、第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2、第一共栅管M_Na1、第二共栅管M_Na2、第一电阻R₁至第四电阻R₄、共模反馈放大器amp和2个共模反馈电阻R_cmfb；

其中，第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2为NMOS管，第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4为PMOS管，第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第一共栅管M_Na1、第二共栅管M_Na2为自举源跟随器结构中的共栅管，采用Native NMOS管；

第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4的源极均连接电源vdd，第一负反馈放大器负载管M_P1、第一负反馈放大器共模反馈管M_P3的漏极连接至第一负反馈放大器输入差分管M_N1的漏极，第二负反馈放大器负载管M_P2、第二负反馈放大器共模反馈管M_P4的漏极连接至第二负反馈放大器输入差分管M_N2的漏极，第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2的栅极相连接，第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4的栅极连接共模反馈电平V_cmfb，第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2的源极均接至负反馈放大器尾电流I_b，第一负反馈放大器输入差分管M_N1的栅极通过第一电阻R₁接地vss，第二负反馈放大器输入差分管M_N2的栅极通过第二电阻R₂连接带隙基准给出的参考电平V_ref；

第一共栅管M_Na1、第二共栅管M_Na2的漏极均连接电源vdd，第一共栅管M_Na1的源极连接第一参考输出支路源随管M_Ns1的漏极，第一共栅管M_Na1、第一参考输出支路源随管M_Ns1的栅极均连接第一负反馈放大器负载管M_P1的漏极，第二共栅管M_Na2的源极连接第二参考输出支路源随管M_Ns2的漏极，第二共栅管M_Na2、第二参考输出支路源随管M_Ns2的栅极均连接第二负反馈放大器负载管M_P2的漏极；

第一参考输出支路源随管M_Ns1的源极接至参考输出支路的N偏置电流I_{n_ref}，第二参考输出支路源随管M_Ns2的源极接至参考输出支路的P偏置电流I_{p_ref}；第三电阻R₃设于第一负反馈放大器输入差分管M_N1的栅极与第二参考输出支路源随管M_Ns2的源极之间，第四电阻R₄设于第二负反馈放大器输入差分管M_N2的栅极与第一参考输出支路源随管M_Ns1的源极之间，2个共模反馈电阻R_cmfb串联后设于第一参考输出支路源随管M_Ns1的源极与第二参考输出支路源随管M_Ns2的源极之间，共模反馈放大器amp的正输入端连接参考电平的参考共模电平V_cm，负输入端连接于2个共模反馈电阻R_cmfb之间的节点，输出端输出共模反馈电平V_cmfb。

优选地，所述MDAC缓冲器电路包括第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4、第三共栅管M_Na3、第四共栅管M_Na4和失配补偿电阻R_comp；

其中，第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第三共栅管M_Na3、第四共栅管M_Na4为自举源跟随器结构中的共栅管，采用Native NMOS管；

第三共栅管M_Na3、第四共栅管M_Na4的漏极均连接电源vdd；第三共栅管M_Na3的源极、栅极分别连接第一MDAC参考电平输出支路源跟随管M_Ns3的漏极、栅极，第一MDAC参考电平输出支路源跟随管M_Ns3的源极接至MDAC参考电平输出支路N偏置电流I_{n_mdac}，并引出MDAC的N参考电平V_{refn_mdac}；第四共栅管M_Na4的源极、栅极分别连接第二MDAC参考电平输出支路源跟随管M_Ns4的漏极、栅极，第二MDAC参考电平输出支路源跟随管M_Ns4的源极接至MDAC参考电平输出支路P偏置电流I_{p_mdac}，并引出MDAC的P参考电平V_{refp_mdac}，失配补偿电阻R_comp设于第一MDAC参考电平输出支路源跟随管M_Ns3的源极与第二MDAC参考电平输出支路源跟随管M_Ns4的源极之间。

优选地，所述子ADC缓冲器电路包括第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6、第五共栅管M_Na5、第六共栅管M_Na6；

其中，第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第五共栅管M_Na5、第六共栅管M_Na6为自举源跟随器结构中的共栅管，采用Native NMOS管；

第五共栅管M_Na5、第六共栅管M_Na6的漏极均连接电源vdd；第五共栅管M_Na5的源极、栅极分别连接第一子ADC参考电平输出支路源跟随管M_Ns5的漏极、栅极，第一子ADC参考电平输出支路源跟随管M_Ns5的源极接至子ADC参考电平输出支路N偏置电流I_{n_ad}，并引出子ADC的N参考电平V_{refn_ad}；第六共栅管M_Na6的源极、栅极分别连接第二子ADC参考电平输出支路源跟随管M_Ns6的漏极、栅极，第二子ADC参考电平输出支路源跟随管M_Ns6的源极接至子ADC参考电平输出支路P偏置电流I_{p_ad}，并引出子ADC的P参考电平V_{refp_ad}；

第一共栅管M_Na1至第六共栅管M_Na6的衬底均连接芯片衬底电位avss_psub。

优选地，所述第三电阻R₃和/或所述第四电阻R₄为可变电阻。

优选地，所述第三电阻R₃包括m个电阻，m为大于1的正整数，各电阻并联，且每条并联电路上均设有对应的选通开关，选通开关受控于相应的控制字。

优选地，子ADC的N参考电平V_{refn_ad}、子ADC的P参考电平V_{refp_ad}通过串联的电阻串分压后，再输出至子ADC。

优选地，所述负反馈放大器尾电流I_b、参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}、MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}、子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}由电流镜阵列产生并提供。

优选地，所述电流镜阵列包括第一偏置电流源I_bias1、第二偏置电流源I_bias2、偏置管M₁、第一电流镜管M₂、第二电流镜管M₄、第一比例电流镜管M₁₁至第六比例电流镜管M₆₁、比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂；

其中，偏置管M₁、第一电流镜管M₂、第二电流镜管M₄、第一比例电流镜管M₁₁至第六比例电流镜管M₆₁、比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂均为NMOS管；

第一偏置电流源I_bias1、第二偏置电流源I_bias2分别连接电源vdd；偏置管M₁的漏极、栅极均连接第一偏置电流源I_bias1，偏置管M₁的源极接地vss；比例共栅管M₃的漏极连接第二偏置电流源I_bias2，栅极连接偏置管M₁的栅极，源极连接第一电流镜管M₂的漏极，第一电流镜管M₂的栅极连接比例共栅管M₃的漏极，源极接地vss；

第二电流镜管M₄的栅极连接第一电流镜管M₂的栅极，源极接地vss，漏极用于生成负反馈放大器尾电流I_b；

第一比例电流镜管M₁₁至第六比例电流镜管M₆₁与第一比例共栅管M₁₂至第六比例共栅管M₆₂对应串联，第一比例共栅管M₁₂至第六比例共栅管M₆₂的栅极均连接偏置管M₁的栅极，第一比例电流镜管M₁₁至第六比例电流镜管M₆₁的栅极均连接第一电流镜管M₂的栅极，源极接地vss，第一比例共栅管M₁₂至第六比例共栅管M₆₂的漏极分别用于生成参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}、MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}、子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}。

本发明还提供了一种流水线型ADC，包括如上述任一项所述的参考电平缓冲器。

本发明的上述技术方案具有如下优点：本发明提供了一种适用流水线型ADC的参考电平缓冲器及流水线型ADC，本发明的参考电平缓冲器采用了速度更快的源跟随器结构作为输出级，提升了输出电平的稳定速度，可以适用于更高采样率的流水线型ADC，并且针对流水级中MDAC和子ADC对参考电平的不同需求，将两者的参考电平缓冲电路分开，分别提供流水级中MDAC、子ADC所需的参考电平，且针对结构特点引入的参考电平失配设计了相应的补偿方式，引入与子ADC参考电平网络等效电阻相匹配的失配补偿电阻，解决了子ADC阻性负载所引起的静态电流所导致的参考电平失配问题。同时，作为输出级的源跟随器为自举源跟随器结构，源跟随管与电源之间串联共栅管，在提升源跟随器线性度的基础上支持实现更高的参考电压范围，同时可以有效降低电源波动对参考电平缓冲器性能的影响，最终获得了高速、高线性度、匹配性好的参考电平缓冲器。

附图说明

图1是流水线型ADC电路架构拓扑图；

图2是现有技术中一种流水线型ADC的流水级（单端模型）电路结构示意图；

图3是本发明实施例中一种适用流水线型ADC的参考电平缓冲器（差分模型）电路结构示意图；

图4是本发明实施例中一种第三电阻R₃的阵列式实现方式；

图5是本发明实施例中一种子ADC参考电平网络等效电阻R_ladder实现方式；

图6是本发明实施例中一种电流镜阵列实现方式；

图7是本发明实施例中一种流水线型ADC的SFDR仿真结果图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图3所示，本发明实施例提供的一种适用流水线型ADC的参考电平缓冲器包括参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路。具体地，其中：

参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路的输出级均采用自举源跟随器结构，自举源跟随器结构中，源跟随管与电源之间串联有共栅管。

自举源跟随器结构利用源跟随管栅电平同时输入共栅管的栅级，在源跟随管漏级产生漏级电压随输入变化而变化的效果，以达到稳定源跟随管漏源电压的目的，从而提升源跟随管的线性度。

MDAC缓冲器电路、子ADC缓冲器电路与参考生成电路连接，分别用于提供流水级中MDAC、子ADC所需的参考电平。

针对流水级中MDAC和子ADC对参考电平的不同需求，将两者的参考电平缓冲电路分开，利用相互分离的输出级分别提供MDAC和子ADC所需的参考电平，可减小MDAC和子ADC之间的串扰对系统性能的影响，主要包括在不同相位开关的回踢（kickback）干扰。

并且，MDAC缓冲器电路的输出级之间设有失配补偿电阻，失配补偿电阻与子ADC缓冲器电路的输出级之间所连接的子ADC参考电平网络等效电阻相匹配，失配补偿电阻与子ADC参考电平网络等效电阻的比值等于子ADC参考电平输出级电流与MDAC参考电平输出级电流的比值。

对于参考电平而言，MDAC和子ADC给参考电平提供的负载特性不同，MDAC提供的是一个容性的负载，在工作时需要抽取动态电流，子ADC提供的是一个阻性的负载，在工作时主要抽取静态电流。所以，该参考电平缓冲器成复制关系的三个输出级之间存在静态失配。为了解决静态电流失配问题，本发明在MDAC参考电平输出级之间接入失配补偿电阻，用于匹配与子ADC参考电平输出级之间所连接的子ADC参考电平网络等效电阻，能够解决静态电流失配的问题。

优选地，如图3所示，参考生成电路包括第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2、第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4、第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2、第一共栅管M_Na1、第二共栅管M_Na2、第一电阻R₁至第四电阻R₄、共模反馈放大器amp和2个共模反馈电阻R_cmfb。

其中，第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2为NMOS管（衬底默认接地），第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4为PMOS管（衬底默认接地），第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第一共栅管M_Na1、第二共栅管M_Na2为自举源跟随器结构中的共栅管，采用Native NMOS管。

第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4的源极均连接电源vdd，第一负反馈放大器负载管M_P1、第一负反馈放大器共模反馈管M_P3的漏极均连接至第一负反馈放大器输入差分管M_N1的漏极，第二负反馈放大器负载管M_P2、第二负反馈放大器共模反馈管M_P4的漏极均连接至第二负反馈放大器输入差分管M_N2的漏极，第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2的栅极相连接，第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2的栅极电压为偏置电压V_bp，第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4的栅极均连接共模反馈电平V_cmfb，第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2的源极均接至负反馈放大器尾电流I_b，第一负反馈放大器输入差分管M_N1的栅极通过第一电阻R₁接地vss，第二负反馈放大器输入差分管M_N2的栅极通过第二电阻R₂连接带隙基准给出的参考电平V_ref。参考电平V_ref为外部输入的电压。

第一共栅管M_Na1、第二共栅管M_Na2的漏极均连接电源vdd。第一共栅管M_Na1的源极连接第一参考输出支路源随管M_Ns1的漏极，第一共栅管M_Na1、第一参考输出支路源随管M_Ns1的栅极均连接第一负反馈放大器负载管M_P1的漏极，第一共栅管M_Na1、第一参考输出支路源随管M_Ns1的栅极电压为负反馈放大器输出端N电平V_n。

第二共栅管M_Na2的源极连接第二参考输出支路源随管M_Ns2的漏极，第二共栅管M_Na2、第二参考输出支路源随管M_Ns2的栅极均连接第二负反馈放大器负载管M_P2的漏极，第二共栅管M_Na2、第二参考输出支路源随管M_Ns2的栅极电压为负反馈放大器输出端P电平V_p。

第一参考输出支路源随管M_Ns1的源极接至参考输出支路的N偏置电流I_{n_ref}，第一参考输出支路源随管M_Ns1的源极电压为N参考电平V_refn，第二参考输出支路源随管M_Ns2的源极接至参考输出支路的P偏置电流I_{p_ref}，第二参考输出支路源随管M_Ns2的源极电压为P参考电平V_refp。

如图3所示，第一参考输出支路源随管M_Ns1与电源之间串联有第一共栅管M_Na1，第二参考输出支路源随管M_Ns2与电源之间串联有第二共栅管M_Na2，第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2、第一共栅管M_Na1、第二共栅管M_Na2构成参考生成电路的输出级。

第三电阻R₃设于第一负反馈放大器输入差分管M_N1的栅极与第二参考输出支路源随管M_Ns2的源极之间，ΔI_p为流经第三电阻R₃的电流。第四电阻R₄设于第二负反馈放大器输入差分管M_N2的栅极与第一参考输出支路源随管M_Ns1的源极之间，ΔI_n为流经第四电阻R₄的电流。2个共模反馈电阻R_cmfb串联后设于第一参考输出支路源随管M_Ns1的源极与第二参考输出支路源随管M_Ns2的源极之间，ΔI_cmfb为流经共模反馈电阻R_cmfb的电流，共模反馈放大器amp的正输入端连接参考电平的参考共模电平V_cm（参考共模电平V_cm为外部输入的电压），负输入端连接于2个共模反馈电阻R_cmfb之间的节点，输出端输出共模反馈电平V_cmfb。

进一步地，MDAC缓冲器电路包括第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4、第三共栅管M_Na3、第四共栅管M_Na4和失配补偿电阻R_comp。

其中，第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第三共栅管M_Na3、第四共栅管M_Na4为自举源跟随器结构中的共栅管，采用Native NMOS管。

第三共栅管M_Na3、第四共栅管M_Na4的漏极均连接电源vdd。第三共栅管M_Na3的源极连接第一MDAC参考电平输出支路源跟随管M_Ns3的漏极，第三共栅管M_Na3的栅极连接第一MDAC参考电平输出支路源跟随管M_Ns3的栅极，第三共栅管M_Na3、第一MDAC参考电平输出支路源跟随管M_Ns3的栅极电压为负反馈放大器输出端N电平V_n，第一MDAC参考电平输出支路源跟随管M_Ns3的源极接至MDAC参考电平输出支路N偏置电流I_{n_mdac}，且第一MDAC参考电平输出支路源跟随管M_Ns3的源极引出MDAC的N参考电平V_{refn_mdac}。

第四共栅管M_Na4的源极连接第二MDAC参考电平输出支路源跟随管M_Ns4的漏极，第四共栅管M_Na4的栅极连接第二MDAC参考电平输出支路源跟随管M_Ns4的栅极，第二MDAC参考电平输出支路源跟随管M_Ns4的栅极电压为负反馈放大器输出端P电平V_p，第二MDAC参考电平输出支路源跟随管M_Ns4的源极接至MDAC参考电平输出支路P偏置电流I_{p_mdac}，且第二MDAC参考电平输出支路源跟随管M_Ns4的源极引出MDAC的P参考电平V_{refp_mdac}。

如图3所示，第一MDAC参考电平输出支路源跟随管M_Ns3与电源之间串联有第三共栅管M_Na3，第二MDAC参考电平输出支路源跟随管M_Ns4与电源之间串联有第四共栅管M_Na4，第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4、第三共栅管M_Na3、第四共栅管M_Na4构成MDAC缓冲器电路的输出级，引出的MDAC的N参考电平V_{refn_mdac}、MDAC的P参考电平V_{refp_mdac}即可为MDAC提供参考电平（针对图2所示单端模型的流水级，V_{refn_mdac}对应MDAC所需-V _ref ，V_{refp_mdac}对应MDAC所需+V _ref ）。

失配补偿电阻R_comp设于第一MDAC参考电平输出支路源跟随管M_Ns3的源极与第二MDAC参考电平输出支路源跟随管M_Ns4的源极之间，即MDAC缓冲器电路的输出级之间，ΔI_mdac为流经失配补偿电阻R_comp的失配补偿电流。

进一步地，子ADC缓冲器电路包括第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6、第五共栅管M_Na5、第六共栅管M_Na6。

其中，第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第五共栅管M_Na5、第六共栅管M_Na6为自举源跟随器结构中的共栅管，采用Native NMOS管。

第五共栅管M_Na5、第六共栅管M_Na6的漏极均连接电源vdd。第五共栅管M_Na5的源极连接第一子ADC参考电平输出支路源跟随管M_Ns5的漏极，第五共栅管M_Na5的栅极连接第一子ADC参考电平输出支路源跟随管M_Ns5的栅极，第一子ADC参考电平输出支路源跟随管M_Ns5的源极接至子ADC参考电平输出支路N偏置电流I_{n_ad}，且第一子ADC参考电平输出支路源跟随管M_Ns5的源极引出子ADC的N参考电平V_{refn_ad}。

第六共栅管M_Na6的源极连接第二子ADC参考电平输出支路源跟随管M_Ns6的漏极，第六共栅管M_Na6的栅极连接第二子ADC参考电平输出支路源跟随管M_Ns6的栅极，第二子ADC参考电平输出支路源跟随管M_Ns6的源极接至子ADC参考电平输出支路P偏置电流I_{p_ad}，且第二子ADC参考电平输出支路源跟随管M_Ns6的源极引出子ADC的P参考电平V_{refp_ad}。

如图3所示，第一子ADC参考电平输出支路源跟随管M_Ns5与电源之间串联有第五共栅管M_Na5，第二子ADC参考电平输出支路源跟随管M_Ns6与电源之间串联有第六共栅管M_Na6，第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6、第五共栅管M_Na5、第六共栅管M_Na6构成子ADC缓冲器电路的输出级，引出的子ADC的N参考电平V_{refn_ad}、子ADC的P参考电平V_{refp_ad}即可为子ADC提供参考电平（针对图2所示单端模型的流水级，V_{refn_ad}对应子ADC所需-V _ref ，V_{refp_ad}对应子ADC所需+V _ref ）。

第一共栅管M_Na1至第六共栅管M_Na6的衬底均连接芯片衬底电位avss_psub。

高线性度参考源一般有两种常见的实现方式：一种是小带宽方式，典型代表为电阻负反馈结构，输出端一般需要很大的滤波电容将主极点置于非常低频的位置，输出端的动态电流由滤波电容提供，瞬态电流造成的电压波动与电容容值成反比。另一种是大带宽方式，典型代表为源跟随器结构，输出电平的波动由瞬态电流与源跟随管偏置电流的比值决定。在大电容负载的应用需求下，小带宽方式所产生的纹波若要满足系统线性度需求，那么则需要满足的条件为：

其中ΔV为瞬态电流造成的电压波动，δV_sig/δt为输出电平的变化速率，C_S为采样电容，C_L为参考源输出端滤波电容，LSB为模数转换器的最小量化精度。由此可见，C_L取值很大，一般需要片外电容实现。

本发明提供的参考电平缓冲器采用一个电阻负反馈放大器级联源跟随器，则P参考电平V_refp、N参考电平V_refn与带隙基准给出的参考电平V_ref的关系满足如下关系式：

。

为提供不同的参考电平，优选地，第三电阻R₃和/或第四电阻R₄可选用阻值可变的可变电阻，例如第三电阻R₃和/或第四电阻R₄可由多个电阻并联构成的阵列式结构实现，将第三电阻R₃、第四电阻R₄阵列化，能够提供多量程的配置选项。

进一步地，一种第三电阻R₃的阵列式实现方式如图4所示，第三电阻R₃包括m个电阻，m为大于1的正整数，各电阻并联，且每一条并联电路上均设有对应的选通开关，选通开关受控于相应的控制字，通过对应的控制字能够控制各选通开关的通断状态。如图4所示，为便于说明，将m个并联的电阻分别表示为R₃₁~R_3m，对应的选通开关为M_R1~M_Rm，选通开关可选NMOS管，相应的控制字为V_ctrl1~V_ctrlm，接入NMOS管的栅极，通过控制字可调整第三电阻R₃的阻值。同理，第四电阻R₄也可采用相同的结构实现可变电阻，在此不再重复说明。在参考生成电路部分采用可变电阻阵列设计，提供了多种参考电平可选的设计方法，使所设计参考电平缓冲器更具灵活性。

由于参考电平缓冲器采用了一个电阻负反馈放大器级联源跟随器，源跟随的速度受限于闭环反馈环路带宽的限制，无法提供大带宽的特性，为了提供能够快速充电的高线性特性的参考源，本发明提供的参考电平缓冲器输出级采用复制源跟随器实现提供给MDAC的参考电平（即MDAC缓冲器电路中引出的MDAC的N参考电平V_{refn_mdac}与MDAC的P参考电平V_{refp_mdac}）以及Sub_ADC的参考电平（即子ADC缓冲器电路中引出的子ADC的N参考电平V_{refn_ad}与子ADC的P参考电平V_{refp_ad}）。参考级电流与复制路电流比例满足I_ref:I_mdac:I_ad=1:N:M，N和M的取值由实际负载决定，其中I_ref为参考支路电流（对应电路中I_{n,p_ref}，即参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}），I_mdac为MDAC参考电平输出级电流（对应电路中I_{n,p_mdac}，即MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}），I_ad为子ADC参考电平输出级电流（对应电路中I_{n,p_ad}，子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}）。

为了提升输出级源跟随器的线性度，源跟随管（即M_Ns1~M_Ns6）采用低压薄栅管实现更大的跨导值，源跟随管与电源之间串联一个共栅（Cascode）管减小源跟随管的漏源电压变化。需要注意的是，在大量程参考电平的设计中，往往没有足够的电压裕度给共栅管提供漏源电压使其偏置于饱和区，所以优选采用CMOS工艺提供的Native MOS管（即第一共栅管M_Na1至第六共栅管M_Na6）实现共栅级，Native MOS管的特性是具备很小的阈值电压而更容易被偏置于饱和区。为了保证输出参考电平的共模电平，在参考支路（即M_Ns1、M_Ns2所在支路）提取差分参考电平（即V_refp和V_refn）的共模电平（即(V_refp+V_refn)/2）进行共模反馈，共模反馈环路如图3中所示。

对于参考电平而言，MDAC和子ADC给参考电平提供的负载特性不同，MDAC提供的是一个容性的负载，在工作时需要抽取动态电流，子ADC提供的是一个阻性的负载，在工作时主要抽取静态电流。所以，该参考电平缓冲器结构成复制关系的三个支路之间存在静态失配。由于经P参考电平V_refp流到N参考电平V_refn的静态电流存在失配，这会导致提供给MDAC的参考电平（MDAC的P参考电平V_{refp_mdac}、MDAC的N参考电平V_{refn_mdac}）和提供给子ADC的参考电平（子ADC的P参考电平V_{refp_ad}、子ADC的N参考电平V_{refn_ad}）的复制关系不同。这种静态电流失配会引起参考电平失配，而过大的失配值会对系统性能产生影响。

为向子ADC提供其所需的参考电平，优选地，如图3所示，设R_ladder为子ADC参考电平网络等效电阻，子ADC参考电平网络等效电阻R_ladder连接于子ADC的P参考电平V_{refp_ad}与子ADC的N参考电平V_{refn_ad}之间，即连接子ADC缓冲器电路的输出级之间，ΔI_ad为流经子ADC参考电平网络等效电阻R_ladder的失配电流。子ADC的N参考电平V_{refn_ad}、子ADC的P参考电平V_{refp_ad}通过串联的电阻串分压后，再输出至子ADC，即，如图5所示，子ADC参考电平网络等效电阻R_ladder由多个串联的电阻构成，为便于说明，可设子ADC参考电平网络等效电阻R_ladder包括n个电阻，以电阻串的形式连接在子ADC缓冲器电路的输出级之间，子ADC的P参考电平V_{refp_ad}与子ADC的N参考电平V_{refn_ad}为参考电平缓冲器提供给子ADC的参考电平，V_ref,0~V_ref,n-1为子ADC所需的参考电平。

为了解决静态电流失配问题，本发明在MDAC参考电平输出级之间引入了失配补偿电阻R_comp用于匹配与子ADC参考电平输出级之间的R_ladder。MDAC缓冲器电路中的失配补偿电流ΔI_mdac为：

子ADC缓冲器电路中的失配电流ΔI_ad为：

参考生成电路中的电流失配相对较为复杂，V_refp端源跟随器失配电流ΔI_Bp为：

ΔI_Bp=ΔI_p+ΔI_cmfb

=

V_refn端源跟随器失配电流ΔI_Bn为：

ΔI_Bn=ΔI_n+ΔI_cmfb

=

失配电流匹配需要满足的条件为：

R_comp/R_ladder=I_{n,p_ad}/I_{n,p_mdac}

其中，I_{p,n_mdac}表示MDAC参考电平输出支路P偏置电流I_{p_mdac}或MDAC参考电平输出支路N偏置电流I_{n_mdac}，I_{p,n_ad}表示子ADC参考电平输出支路P偏置电流I_{p_ad}或子ADC参考电平输出支路N偏置电流I_{n_ad}。

ΔI_Bp和ΔI_Bn的失配量差ΔI_mis（ΔI_mis=ΔI_Bp-ΔI_Bn）与I_{p,n_ref}的比值为：

I_{p,n_ref}表示参考输出支路的P偏置电流I_{p_ref}或参考输出支路的N偏置电流I_{n_ref}。

因此，为了提高匹配精度，ΔI_mis/I_{p,n_ref}需要足够小。可以通过增大(R₁+R₃)或增大I_{n,p_ref}来减小失配，提高参考电平匹配精度。

优选地，如图6所示，负反馈放大器尾电流I_b、参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}、MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}、子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}由电流镜阵列产生并提供。

进一步地，电流镜阵列包括第一偏置电流源I_bias1、第二偏置电流源I_bias2、偏置管M₁，以及第一电流镜管M₂、第二电流镜管M₄、第一比例电流镜管M₁₁至第六比例电流镜管M₆₁（各比例电流镜），还有比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂（各cascode管，用于提高比例电流复制的精度）。其中，偏置管M₁、第一电流镜管M₂、第二电流镜管M₄、第一比例电流镜管M₁₁至第六比例电流镜管M₆₁、比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂均为NMOS管（衬底默认接地）。

如图6所示，第一偏置电流源I_bias1、第二偏置电流源I_bias2分别连接电源vdd。偏置管M₁的漏极、栅极均连接第一偏置电流源I_bias1，偏置管M₁的源极接地vss。偏置管M₁接成二极管偏置，为比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂提供偏置电压。

比例共栅管M₃的漏极连接第二偏置电流源I_bias2，栅极连接偏置管M₁的栅极，源极连接第一电流镜管M₂的漏极，第一电流镜管M₂的栅极连接比例共栅管M₃的漏极，源极接地vss。

第二电流镜管M₄的栅极连接第一电流镜管M₂的栅极，源极接地vss，漏极用于生成负反馈放大器尾电流I_b，即（图3所示的）第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2的源极与（图6所示的）第二电流镜管M₄的漏极连接。

第一比例电流镜管M₁₁至第六比例电流镜管M₆₁与第一比例共栅管M₁₂至第六比例共栅管M₆₂对应串联，即，第一比例共栅管M₁₂的源极连接第一比例电流镜管M₁₁的漏极，以此类推，第六比例共栅管M₆₂的源极连接第六比例电流镜管M₆₁的漏极。

第一比例共栅管M₁₂至第六比例共栅管M₆₂的栅极均连接偏置管M₁的栅极，第一比例电流镜管M₁₁至第六比例电流镜管M₆₁的栅极均连接第一电流镜管M₂的栅极，源极接地vss。

如图6所示，第一比例共栅管M₁₂至第六比例共栅管M₆₂的漏极分别用于生成参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}、MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}、子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}。考虑到此部分各个支路的电流与比例电流镜的对应关系，和顺序及比例电流镜的位置等因素无关，为使得表述简洁，图6中省略了电流镜阵列中的部分共栅管（cascode管）与比例电流镜。

本发明提出了一种实现高线性精确差分参考电平的设计方法，本发明提供的参考电平缓冲器将MDAC和子ADC的参考电平分开，减小了两个不同采样网络之间的干扰，提高了MDAC参考电平的线性度。并且在差分参考电平方案中提供了一种匹配方案，解决了子ADC阻性负载所引起的静态电流所导致的参考电平失配问题。

在输出级的设计中，本发明采用Native器件，提升了输出级电路对电压域度的需求，简单来说，所提出的采用Native器件的结构在提升源跟随器线性度的基础上支持实现更高的参考电压范围，同时可以有效降低电源波动对参考电平缓冲器性能的影响。

并且，本发明在参考电平生成电路部分采用可变电阻阵列设计，提供了多种参考电平可选的设计方法，使所设计参考电平缓冲器更具灵活性。

本发明还提出了一种流水线型ADC，包括如上述任一实施例所述的参考电平缓冲器。

表1是本发明提出的参考电平缓冲器电路在不同工艺角、温度、电压下的输出变化，相对电压失配小于1.5%。图7是采用本发明提出的参考电平缓冲器设计的14位1.5GS/s流水线型ADC的SFDR（无杂散动态范围，Spurious-free Dynamic Range）仿真结果，在输入信号fin最高到6.5GHz的频率范围内，无杂散动态范围SFDR均大于81dBc，因此证明了本发明的有效性。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种适用流水线型ADC的参考电平缓冲器，其特征在于，包括：参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路；其中，

所述参考生成电路、MDAC缓冲器电路和子ADC缓冲器电路的输出级均采用自举源跟随器结构，自举源跟随器结构中，源跟随管与电源之间串联有共栅管；

所述MDAC缓冲器电路、所述子ADC缓冲器电路与所述参考生成电路连接，分别用于提供流水级中MDAC、子ADC所需的参考电平，且所述MDAC缓冲器电路的输出级之间设有失配补偿电阻，失配补偿电阻与所述子ADC缓冲器电路的输出级之间所连接的子ADC参考电平网络等效电阻相匹配。

2.根据权利要求1所述的参考电平缓冲器，其特征在于：

所述参考生成电路包括第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2、第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4、第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2、第一共栅管M_Na1、第二共栅管M_Na2、第一电阻R₁至第四电阻R₄、共模反馈放大器amp和2个共模反馈电阻R_cmfb；

其中，第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2为NMOS管，第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4为PMOS管，第一参考输出支路源随管M_Ns1、第二参考输出支路源随管M_Ns2为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第一共栅管M_Na1、第二共栅管M_Na2为自举源跟随器结构中的共栅管，采用Native NMOS管；

第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2、第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4的源极均连接电源vdd，第一负反馈放大器负载管M_P1、第一负反馈放大器共模反馈管M_P3的漏极连接至第一负反馈放大器输入差分管M_N1的漏极，第二负反馈放大器负载管M_P2、第二负反馈放大器共模反馈管M_P4的漏极连接至第二负反馈放大器输入差分管M_N2的漏极，第一负反馈放大器负载管M_P1、第二负反馈放大器负载管M_P2的栅极相连接，第一负反馈放大器共模反馈管M_P3、第二负反馈放大器共模反馈管M_P4的栅极连接共模反馈电平V_cmfb，第一负反馈放大器输入差分管M_N1、第二负反馈放大器输入差分管M_N2的源极均接至负反馈放大器尾电流I_b，第一负反馈放大器输入差分管M_N1的栅极通过第一电阻R₁接地vss，第二负反馈放大器输入差分管M_N2的栅极通过第二电阻R₂连接带隙基准给出的参考电平V_ref；

第一共栅管M_Na1、第二共栅管M_Na2的漏极均连接电源vdd，第一共栅管M_Na1的源极连接第一参考输出支路源随管M_Ns1的漏极，第一共栅管M_Na1、第一参考输出支路源随管M_Ns1的栅极均连接第一负反馈放大器负载管M_P1的漏极，第二共栅管M_Na2的源极连接第二参考输出支路源随管M_Ns2的漏极，第二共栅管M_Na2、第二参考输出支路源随管M_Ns2的栅极均连接第二负反馈放大器负载管M_P2的漏极；

第一参考输出支路源随管M_Ns1的源极接至参考输出支路的N偏置电流I_{n_ref}，第二参考输出支路源随管M_Ns2的源极接至参考输出支路的P偏置电流I_{p_ref}；第三电阻R₃设于第一负反馈放大器输入差分管M_N1的栅极与第二参考输出支路源随管M_Ns2的源极之间，第四电阻R₄设于第二负反馈放大器输入差分管M_N2的栅极与第一参考输出支路源随管M_Ns1的源极之间，2个共模反馈电阻R_cmfb串联后设于第一参考输出支路源随管M_Ns1的源极与第二参考输出支路源随管M_Ns2的源极之间，共模反馈放大器amp的正输入端连接参考电平的参考共模电平V_cm，负输入端连接于2个共模反馈电阻R_cmfb之间的节点，输出端输出共模反馈电平V_cmfb。

3.根据权利要求2所述的参考电平缓冲器，其特征在于：

所述MDAC缓冲器电路包括第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4、第三共栅管M_Na3、第四共栅管M_Na4和失配补偿电阻R_comp；

其中，第一MDAC参考电平输出支路源跟随管M_Ns3、第二MDAC参考电平输出支路源跟随管M_Ns4为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第三共栅管M_Na3、第四共栅管M_Na4为自举源跟随器结构中的共栅管，采用Native NMOS管；

第三共栅管M_Na3、第四共栅管M_Na4的漏极均连接电源vdd；第三共栅管M_Na3的源极、栅极分别连接第一MDAC参考电平输出支路源跟随管M_Ns3的漏极、栅极，第一MDAC参考电平输出支路源跟随管M_Ns3的源极接至MDAC参考电平输出支路N偏置电流I_{n_mdac}，并引出MDAC的N参考电平V_{refn_mdac}；第四共栅管M_Na4的源极、栅极分别连接第二MDAC参考电平输出支路源跟随管M_Ns4的漏极、栅极，第二MDAC参考电平输出支路源跟随管M_Ns4的源极接至MDAC参考电平输出支路P偏置电流I_{p_mdac}，并引出MDAC的P参考电平V_{refp_mdac}，失配补偿电阻R_comp设于第一MDAC参考电平输出支路源跟随管M_Ns3的源极与第二MDAC参考电平输出支路源跟随管M_Ns4的源极之间。

4.根据权利要求3所述的参考电平缓冲器，其特征在于：

所述子ADC缓冲器电路包括第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6、第五共栅管M_Na5、第六共栅管M_Na6；

其中，第一子ADC参考电平输出支路源跟随管M_Ns5、第二子ADC参考电平输出支路源跟随管M_Ns6为自举源跟随器结构中的源跟随管，采用NMOS管且衬底接源极，第五共栅管M_Na5、第六共栅管M_Na6为自举源跟随器结构中的共栅管，采用Native NMOS管；

第五共栅管M_Na5、第六共栅管M_Na6的漏极均连接电源vdd；第五共栅管M_Na5的源极、栅极分别连接第一子ADC参考电平输出支路源跟随管M_Ns5的漏极、栅极，第一子ADC参考电平输出支路源跟随管M_Ns5的源极接至子ADC参考电平输出支路N偏置电流I_{n_ad}，并引出子ADC的N参考电平V_{refn_ad}；第六共栅管M_Na6的源极、栅极分别连接第二子ADC参考电平输出支路源跟随管M_Ns6的漏极、栅极，第二子ADC参考电平输出支路源跟随管M_Ns6的源极接至子ADC参考电平输出支路P偏置电流I_{p_ad}，并引出子ADC的P参考电平V_{refp_ad}；

第一共栅管M_Na1至第六共栅管M_Na6的衬底均连接芯片衬底电位avss_psub。

5.根据权利要求2所述的参考电平缓冲器，其特征在于：

所述第三电阻R₃和/或所述第四电阻R₄为可变电阻。

6.根据权利要求5所述的参考电平缓冲器，其特征在于：

所述第三电阻R₃包括m个电阻，m为大于1的正整数，各电阻并联，且每条并联电路上均设有对应的选通开关，选通开关受控于相应的控制字。

7.根据权利要求4所述的参考电平缓冲器，其特征在于：

子ADC的N参考电平V_{refn_ad}、子ADC的P参考电平V_{refp_ad}通过串联的电阻串分压后，再输出至子ADC。

8.根据权利要求4所述的参考电平缓冲器，其特征在于：

所述负反馈放大器尾电流I_b、参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}、MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}、子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}由电流镜阵列产生并提供。

9.根据权利要求8所述的参考电平缓冲器，其特征在于：

所述电流镜阵列包括第一偏置电流源I_bias1、第二偏置电流源I_bias2、偏置管M₁、第一电流镜管M₂、第二电流镜管M₄、第一比例电流镜管M₁₁至第六比例电流镜管M₆₁、比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂；

其中，偏置管M₁、第一电流镜管M₂、第二电流镜管M₄、第一比例电流镜管M₁₁至第六比例电流镜管M₆₁、比例共栅管M₃、第一比例共栅管M₁₂至第六比例共栅管M₆₂均为NMOS管；

第一偏置电流源I_bias1、第二偏置电流源I_bias2分别连接电源vdd；偏置管M₁的漏极、栅极均连接第一偏置电流源I_bias1，偏置管M₁的源极接地vss；比例共栅管M₃的漏极连接第二偏置电流源I_bias2，栅极连接偏置管M₁的栅极，源极连接第一电流镜管M₂的漏极，第一电流镜管M₂的栅极连接比例共栅管M₃的漏极，源极接地vss；

第二电流镜管M₄的栅极连接第一电流镜管M₂的栅极，源极接地vss，漏极用于生成负反馈放大器尾电流I_b；

第一比例电流镜管M₁₁至第六比例电流镜管M₆₁与第一比例共栅管M₁₂至第六比例共栅管M₆₂对应串联，第一比例共栅管M₁₂至第六比例共栅管M₆₂的栅极均连接偏置管M₁的栅极，第一比例电流镜管M₁₁至第六比例电流镜管M₆₁的栅极均连接第一电流镜管M₂的栅极，源极接地vss，第一比例共栅管M₁₂至第六比例共栅管M₆₂的漏极分别用于生成参考输出支路的N偏置电流I_{n_ref}、参考输出支路的P偏置电流I_{p_ref}、MDAC参考电平输出支路N偏置电流I_{n_mdac}、MDAC参考电平输出支路P偏置电流I_{p_mdac}、子ADC参考电平输出支路N偏置电流I_{n_ad}、子ADC参考电平输出支路P偏置电流I_{p_ad}。

10.一种流水线型ADC，其特征在于：包括如权利要求1-9任一项所述的参考电平缓冲器。

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