CN101986570A - 模数转换器及其采样保持电路 - Google Patents
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Abstract
本发明的实施例提供一种模数转换器及其采样保持电路，其采样保持电路包括自举开关电路、输入缓冲级(Q0)、采样电路(20)、子模数转换器Sub_ADC、电流源电路(30)以及动态范围调整电路(10)，用于调整输入缓冲级(Q0)的三极管基极电压，使采样保持电路处于保持阶段时，所述输入缓冲级(Q0)中三极管的发射极电压和基极电压差即发射结反偏电压小于反向击穿电压，避免由于过高的输入动态电压范围导致缓冲级发射结反偏电压过高而击穿晶体管发射结，从而实现高的输入动态范围。
Description
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及模数转换器及其采样保持电路。
背景技术
随着现代通讯技术和信号处理技术的发展，对具有高输入动态范围的数据转换器的需求越来越大。其中，模数(A/D)转换器(ADC)在移动通信、视频系统等领域中的嵌入式应用使得高输入动态范围设计成为现代模/数转换器方展的重要方向。采样保持电路(sample hold devices)采集模拟输入电压在某一时刻的瞬时值，并在模/数转换器进行转换期间保持输出电压不变，以供模数转换。作为模/数转换器前端最关键的模块，采样保持电路的性能直接决定了整个ADC的性能。
做为近年来新发展起来的一种ADC，流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。而高输入动态范围同样也是衡量ADC性能指标的因素之一，因此，具有高输入动态范围的高速高精度的采样保持电路的设计在流水线型ADC中变得非常重要。现有的流水线型ADC的采样保持电路主要由自举开关、输入缓冲级和采样电路和电流源电路组成。如图1所示，包括输入自举开关M2、输入缓冲级Q0、采样电路20和电流源电路30。其中，输入自举开关M2为N型MOS晶体管，它的漏极与输入信号VIN连接，栅极与自举开关的时钟控制信号CLK1连接，源极和衬底与输入缓冲级Q0的基极连接。输入缓冲级Q0作为输入信号的缓冲器件并且驱动采样电路；采样电路20主要由采样电容Cs和一个数字信号控制开关S组成，Cs用于采样余量信号。子模数转换器Sub_ADC将Q0发射极的模拟信号转化为二进制数字信号，用来控制开关S分别导通在参考电压VrefL或电压VrefH端。电流源电路30主要由N型MOS晶体管M3和双极性晶体管Q1组成的共源共栅电流源及关断开关管Q2构成，用于提供输入缓冲级工作时所需的电流。
采样工作时，模拟输入信号VIN经自举开关电路M2连接到输入缓冲级Q0，再由采样电容Cs采样输入信号的余量信号传递给后续的增益放大器处理。输入缓冲级Q0是双极性晶体管(BJT，即半导体三极管)，其放大作用主要依靠它的发射极电流能够通过基区传输到达集电区而实现。为了保证这一传输过程，一方面基区厚度要很小，另一方面发射结要正向偏置(加正向电压)、集电结要反偏置。而当BJT的集电极开路时，其发射极与基极与之间的最大允许反向电压，即发射结反向击穿电压，是有一个上限值的。上述电路结构中，采样电容底极板与输入参考电压相连，在电路保持阶段，过高的输入参考电压会导致源跟随器连接形式的BJT输入缓冲级的发射结反向击穿，严重限制了采样保持电路的输入动态范围。
发明内容
本发明实施例为了克服过高输入参考电压易致输入缓冲级的发射结反向击穿大问题，提供一种模数转换器的采样保持电路，包括：
一种模数转换器的采样保持电路，包括自举开关电路、输入缓冲级、采样电路、子模数转换器Sub_ADC、电流源电路和动态范围调整电路。
其中，输入缓冲级为三极管，用于输入信号的缓冲，并通过发射极驱动采样电路；
自举开关电路包括输入自举开关，其一端与输入信号连接，另一端与输入缓冲级的基极相连；
采样电路包括采样电容和数字信号控制开关，用于采样余量信号，数字信号控制开关的一端与采样电容的底板相连；
子模数转换器Sub ADC从输入缓冲极的发射极获得输入信号，并输出数字信号来控制数字信号控制开关的另一端与外接参考电压的导通；
电流源电路(包括N型MOS管和三极管组成的共源共栅电流源及开关管，用于向输入缓冲级提供工作电流；
其中，由时钟信号控制输入自举开关与电流源电路中的开关管交替工作，使所述采样保持电路处于采样阶段或保持阶段；
动态范围调整电路，用于调整输入缓冲级中三极管的基极电压，使所述采样保持电路处于保持阶段时，所述输入缓冲级发射极电压和基极电压差小于输入缓冲级的反向击穿电压。
较优的，上述动态范围调整电路由Sub ADC的输出信号来控制输入缓冲级的基极与外接参考电压的导通。
较优的，上述动态范围调整电路也包括一数字信号控制开关，该数字信号控制开关的一端与输入缓冲级的基极相连，另一端由Sub ADC的输出信号来控制与外接参考电压的导通。
较优的，所述动态范围调整电路包括两个N型MOS管，这两个N型MOS管的源极皆与输入缓冲级的基极相连；漏极分别与所述外接参考电压的两个参考值相接；所述Sub ADC的输出信号通过两个N型MOS管的栅极使得MOS管导通或关闭。
较优的，在采样保持电路的保持阶段，上述Sub ADC的输出信号为两位二进制数字01或10，其输出信号的低位和高位分别与所述两个N型MOS管的栅极相连，栅极获得的所述Sub ADC的输出信号为1的N型MOS管导通，栅极获得的所述Sub ADC的输出信号为0的N型MOS管关闭。
较优的，上述输入缓冲级为源跟随器型三极管。
本发明的实施例同样提供一种包含上述采样保持电路的模数转换器，通过在采样保持电路中增加动态范围调整电路，从而控制输入缓冲级的基极与外接参考电压的导通，使输入缓冲级的基极和发射极之间的电压差小于输入缓冲级的反向击穿电压。动态范围调整电路可由数字信号控制开关，或由两个共源极的N型MOS管组成，源极与输入缓冲级的基极相连；漏极分别与所述外接参考电压的两个参考值相接；Sub ADC的输出信号通过两个N型MOS管的栅极使得MOS管导通或关闭。
本发明实施例与传统的采样保持电路相比增加了动态范围调整电路，通过动态调整电路使得输入缓冲级的基极和发射极的发射结反偏电压低于发射极与基极间的反向击穿电压，避免由于过高的输入动态电压范围导致缓冲级发射结反偏电压过高而击穿晶体管发射结，从而实现高的输入动态范围，大大提升了模数转换器的性能。
附图说明
图1为现有技术电路原理图；
图2为本发明一实施例的电路原理图；
图3为本发明一实施例的时钟控制信号；
图4为本发明一实施例的采样阶段等效电路图；
图5为本发明一实施例的保持阶段等效电路图；
图6为本发明另一实施例的电路原理图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明实施例做进一步详细地说明。在此，本发明的示意性实施例及说明用于解释本发明，但并不作为对本发明的限定。
本发明的实施例提供一种模数转换器的采样保持电路，包括自举开关电路、输入缓冲级、采样电路、子模数转换器Sub_ADC和电流源电路；
其中，输入缓冲级为三极管，用于输入信号的缓冲，并通过发射极驱动采样电路；
自举开关电路包括输入自举开关，其一端与输入信号连接，另一端与输入缓冲级的基极相连；
采样电路包括采样电容和数字信号控制开关，用于采样余量信号，数字信号控制开关的一端与采样电容的底板相连；
子模数转换器Sub ADC从输入缓冲极的发射极获得输入信号，并输出数字信号来控制数字信号控制开关的另一端与外接参考电压的导通；
电流源电路包括N型MOS管和三极管组成的共源共栅电流源及开关管，用于向输入缓冲级提供工作电流；
其中，由时钟信号控制输入自举开关与电流源电路中的开关管交替工作，使所述采样保持电路处于采样阶段或保持阶段；
上述的采样保持电路还包括动态范围调整电路，用于调整输入缓冲级的基极电压，使当采样保持电路处于保持阶段时，输入缓冲级的发射极电压和基极电压差小于输入缓冲级的发射极与基极间的反向击穿电压。
参见图2，本发明的高输入动态范围采样保持电路包括输入自举开关M2、动态范围调整电路10、输入缓冲级Q0、采样电路20、子模数转换器Sub ADC和电流源电路30。其中，输入自举开关M2为N型MOS晶体管(NMOS管)，它的控制信号由自举电路提供，因其主要功能为开关，故称输入自举开关，它的漏极与输入信号连接，栅极与自举电路提供的时钟控制信号CLK1连接，源极和衬底与输入缓冲级Q0的基极连接；动态范围调整电路10用来控制加在输入缓冲级Q0的基极上的电压，比如是否为参考电压VerfH或VerfL，或是M2的源极输出电压。为实现这个功能，动态范围调整电路10可以包含一个一端与输入缓冲级Q0的基极相连的数字信号控制开关S’，由子模数转换器Sub ADC的输出信号来控制开关S’，S’分别导通在电压VrefL或电压VrefH端或者悬空。输入缓冲级Q0优选用源跟随器连接方式的BJT即共集电极BJT，当然也可以选用MOS管，作为输入信号VIN的缓冲器件并且驱动采样电路。采样电路20主要由采样电容Cs和数字信号控制开关S组成，电容Cs用于采样余量信号，开关S由子模数转换器Sub ADC控制。子模数转换器Sub ADC在电路采样阶段将Q0发射极的模拟信号转化为一组数字信号，通过不同的数字信号使得电路保持阶段的开关S分别导通在参考电压VrefL或电压VrefH端。电流源电路30主要由NMOS管M3和三极管Q1组成的共源共栅电流源及关断开关管Q2构成，用于提供输入缓冲级工作时所需的电流。
余量信号即输入到模拟信号与经过Sub_ADC粗量化后的模拟信号相减运算所得模拟信号，在电路的保持阶段，采样保持电路将采样阶段采样到的输入信号与经过Sub ADC粗量化后的模拟信号进行减运算得到余量信号，再经过余量放大器放大传递给下一级流水线操作。Sub ADC粗量化是指将模拟信号经过Sub ADC模数转换为数字信号后，通过数字信号控制开关S使参考电压VrefL或VrefH接在采样电容底极板上，相当于又一次粗略的模拟化。信号的相减运算是通过在采样电容的底极板加上相应的参考电压实现的，若输入参考电压为VrefH和VrefL，则输入信号的动态范围为2Vp_p＝2*(VrefH-VrefL)，要提高采样保持电路的输入动态范围，就要提高(VrefH-VrefL)。下面具体结合电路的构成和工作方式，来描述如何实现输入动态范围提高，但不会引起输入缓冲级的发射结反向击穿的。
图3为自举开关M2和关断开关管Q2的时钟控制信号，CLK1为自举开关M2的时钟控制信号，CLK2为关断开关管Q2的时钟控制信号，当CLK1为高电平时，CLK2正好为低电平，当CLK1为低电平时，CLK2正好为高电平，即二者刚好相反。时钟控制信号CLK1为高电平时，是电路的采样阶段，CLK1为低电平时，为电路的保持阶段。
参见图4，为电路采样阶段的等效电路图，即采样阶段实际工作的部件组成的电路结构。CLK1高电平时，M2导通，输入信号VIN经由M2输入到Q0基极。CLK2处在低电平，Q2不工作。Sub ADC内部包括采样电路和锁存电路，它的时钟控制时序跟采样保持电路的时序同步，即：采样电容Cs在采样阶段时，Sub ADC也处于采样阶段，此时Sub ADC的输出为一组0，相当于开关S悬空，这样参考电压VrefL和VrefH都不会通过开关S输入到CS的底极板。所以在采样阶段实际工作的部件包括自举开关M2、输入缓冲级Q0、采样电容Cs和电流源电路中的Q1和M3。它们之间以如下的连接方式进行工作：
输入自举开关M2的漏极与输入信号VIN相连接，M2的栅极与时钟控制信号CLK1连接，M2的源极和衬底与输入缓冲级Q0的基极连接，此时自举开关M2导通，输入信号经过缓冲级Q0输入到采样电容Cs；
输入缓冲级Q0的基极与输入自举开关M2的源极相连，集电极与电源VDD相连，发射极与采样电容Cs底极板及电流源电路中Q1的集电极相连接，以源跟随器连接形式实现输入到输出的缓冲。采样电容Cs的顶极板与余量放大器(图中未画出)相连。电流源电路30中，共源级NMOS管M3的漏极与共源共栅器件Q1的发射极相连，栅极与偏置信号Vbias2相连，M3的源极和衬底接地；共源共栅器件Q1的集电极与输入缓冲级Q0的发射极及采样电容的底极板相连，基极与偏置信号Vbias1相连，发射极与M3的漏极相连。在采样保持电路的采样阶段，输入缓冲器Q0工作，偏置Vbias1和Vbias2提供恒定的偏置信号让共源共栅电流源为Q0提供恒定的偏置电流。
参见图5，为电路保持阶段的等效电路图，即保持阶段实际工作部件组成的电路结构，CLK1为低电平时，M2不工作，CLK2为高电平，Q2导通，使M3的漏极电压上升而关断Q1，此时Q1对Q0的发射极电平没有影响。因为Q1不工作，整个电流源电路未为Q0提供偏置电流，所以此阶段的Q0不作常态工作。实际工作部件以如下连接方式进行工作：
在采样保持电路的保持阶段(虽然Q0在此阶段不进行放大工作，因涉及到反向击穿，图中仍将其标出)，Sub ADC中的锁存电路锁存其采样的信号并转换为数字信号，其输出的数字信号一方面控制数字输出信号控制开关S’，从而控制Q0的基极电压，一方面控制开关S，从而控制Q0的发射极电压。本实施例中，Sub ADC输出的数字信号可使开关S和S’都连接到VerfH上，或者开关S和S’都搭接到VerfL上。这样，输入缓冲级Q0的基极和发射极电压相同，发射结反偏电压VEB被保持在一个相对很低的电平(零电平是理想状态)，即与发射极与基极的反向击穿电压相比，处在一个相对较低的电平，避免由于过高的输入动态电压范围导致缓冲级BJT发射结反偏电压VEB过高而击穿晶体管发射结，从而实现高的输入动态范围。
上述实施例中的数字输出信号控制开关可由两个NMOS管实现，以开关S’由NMOS管M0和M1来实现为例，如图6所示，两个NMOS管M0和M1组成动态调整电路，两个NMOS管的源极皆与输入缓冲级Q0的基极相连，M0的漏极与参考电压VerfH相连，M1的漏极与参考电压VerfL相连，M0和M1的源极与Sub ADC的输出端相连。在这个实施例中，数字输出信号为两位二进制数字，M0和M1的栅极分别与这两位数字相连。在电路的采样阶段，Sub ADC也处在采样阶段，输出数字信号为00，M0和M1的栅极都因接入低电平所以关断；电路的保持阶段时，Sub ADC的锁存电路锁存器采样信号并转换为数字信号01或10。数字信号的低位和高位分别输入到M0和M1的栅极，用来控制M0和M1的导通和关断。若数字信号为10，开关MO栅极为高电平(1)因而导通，M1栅极为低电平(0)因而关断，此时电压VrefH通过M0输入到Q0的基极；同时，开关S也接通了VerfH与Q0的发射极。若M1导通，M0关断，此时电压VrefL通过M1输入到Q0的基极，同时开关S也接通了VerfL与Q0的发射极。即使得输入缓冲级BJT Q0的基极-发射极反偏电压维持在一个恒定的低电平。
由上述结构可知，在采样保持电路的保持阶段，由于M0和M1的存在，使输入缓冲级Q0的基极加上与发射极几乎一致的参考电压，即VrefH在M0导通时经M0加在Q0基极侧时，Q0的发射极侧同样加上VrefH的电压(M0正常工作时，漏极与源极的压差很小)，VrefL在M1导通时经M1加在Q0基极侧时，Q0的发射极侧同样加上VrefL的电压，避免了由于Q0基极悬空引起的发射结反偏电压过高而击穿的可能，使采样保持电路在更高的输入动态范围下Q0的发射结反偏电压保持在一个较反向击穿电压而言很低的电平，从而实现高输入动态范围的采样。图6中只展示了开关S’用M0和M1的场效应管的组成来替代，实际上，开关S也可用类似的组成替代。并且用本领域技术人员可想到的其他元器件实现数字信号控制开关的功能，也是可行的，比如用2个NMOS管和PMOS管的组合来代替图6中的M0和M1。
对于传统的采样保持电路，由于在输入缓冲级Q0的发射极加上过高的参考电压会导致输入缓冲级Q0的发射结反向击穿，造成严重后果。本发明的实施例增加了动态调整电路，使输入缓冲级Q0的基极加上与发射极几乎一致的参考电压，避免了由于Q0基极悬空引起的发射结反偏电压过高而击穿的可能，使采样保持电路在更高的输入动态范围下Q0的发射结反偏电压保持在较发射极-基极反向击穿电压而言很低的电平，有效提高两采样信号的动态输入范围，提升整个ADC的性能。
上述实施例是以流水线模数转换器为例，在两步式模数转换器的第一级，同样可以采用上述实施例的技术方案，从而避免输入缓冲级的反向压差过大而击穿导致模数转换器的毁坏。在其他包含输入缓冲级的模数转换器中同样能够适用。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种模数转换器的采样保持电路，包括自举开关电路、输入缓冲级(Q0)、采样电路(20)、子模数转换器Sub_ADC和电流源电路(30)；
其中所述输入缓冲级(Q0)为三极管，用于输入信号的缓冲，并通过发射极驱动采样电路(20)；
所述自举开关电路包括输入自举开关(M2)，其一端与输入信号连接，另一端与输入缓冲级(Q0)的基极相连；
所述采样电路(20)包括采样电容(Cs)和数字信号控制开关(S)，用于采样余量信号，数字信号控制开关(S)的一端与采样电容(Cs)的底板相连；
子模数转换器Sub ADC从输入缓冲极(Q0)的发射极获得输入信号，并输出数字信号来控制数字信号控制开关(S)的另一端与外接参考电压的导通；
电流源电路(30)包括N型MOS管(M3)和三极管(Q1)组成的共源共栅电流源及开关管(Q2)，用于向输入缓冲级(Q0)提供工作电流；
其中，由时钟信号控制输入自举开关(M2)与电流源电路(30)中的开关管(Q2)交替工作，使所述采样保持电路处于采样阶段或保持阶段；
其特征在于，所述采样保持电路还包括动态范围调整电路(10)，用于调整输入缓冲级(Q0)的基极电压，使当所述采样保持电路处于保持阶段时，所述输入缓冲级(Q0)的发射极电压和基极电压差小于输入缓冲级(Q0)的反向击穿电压。
2.根据权利要求1所述的采样保持电路，其特征在于，所述动态范围调整电路(10)由Sub ADC的输出信号来控制输入缓冲级(Q0)的基极与外接参考电压的导通。
3.根据权利要求2所述的采样保持电路，其特征在于，所述动态范围调整电路(10)包括数字信号控制开关(S’)，所述数字信号控制开关(S’)的一端与输入缓冲级(Q0)的基极相连，另一端由所述Sub ADC的输出信号来控制与外接参考电压的导通。
4.根据权利要求2所述的采样保持电路，其特征在于，所述动态范围调整电路(10)包括两个N型MOS管(M0和M1)，所述两个N型MOS管的源极皆与输入缓冲级(Q0)的基极相连；漏极分别与所述外接参考电压的两个参考值相接；所述Sub ADC的输出信号通过两个N型MOS管的栅极使得MOS管导通或关闭。
5.根据权利要求4所述的采样保持电路，其特征在于，在所述采样保持电路的保持阶段，所述Sub ADC的输出信号为两位二进制数字01或10，其输出信号的低位和高位分别与所述两个N型MOS管的栅极相连，栅极获得的所述Sub ADC的输出信号为1的N型MOS管导通，栅极获得的所述Sub ADC的输出信号为0的N型MOS管关闭。
6.根据权利要求1～5中任一项的采样保持电路，其特征在于，输入缓冲级(Q0)为源跟随器型三极管。
7.一种模数转换器，包含采样保持电路，其特征在于，所述采样保持电路包括自举开关电路、输入缓冲级(Q0)、采样电路(20)、子模数转换器Sub_ADC和电流源电路(30)；
其中所述输入缓冲级为三极管，用于输入信号的缓冲，并通过发射极驱动采样电路(20)；
所述自举开关电路包括输入自举开关(M2)，其一端与输入信号连接，另一端与输入缓冲级(Q0)的基极相连；
所述采样电路(20)包括采样电容(Cs)和数字信号控制开关(S)，用于采样余量信号，数字信号控制开关(S)的一端与采样电容(Cs)的底板相连；
子模数转换器Sub ADC从输入缓冲极(Q0)的发射极获得输入信号，并输出数字信号来控制数字信号控制开关(S)的另一端与外接参考电压的导通；
电流源电路(30)包括N型MOS管(M3)和三极管(Q1)组成的共源共栅电流源及开关管(Q2)，用于向输入缓冲级(Q0)提供工作电流；
其中，由时钟信号控制输入自举开关(M2)与电流源电路(30)中的开关管(Q2)交替工作，使所述采样保持电路处于采样阶段或保持阶段；
其特征在于，所述采样保持电路还包括动态范围调整电路(10)，用于调整输入缓冲级(Q0)中三极管的基极电压，使所述采样保持电路处于保持阶段时，所述输入缓冲级(Q0)发射极电压和基极电压差低于输入缓冲级(Q0)的反向击穿电压。
8.根据权利要求7所述的模数转换器，其特征在于，所述动态范围调整电路由Sub ADC的输出信号来控制输入缓冲级的基极与外接参考电压的导通。
9.根据权利要求8所述的模数转换器，所述动态范围调整电路包括两个N型MOS管(M0和M1)，所述两个N型MOS管的源极皆与输入缓冲级(Q0)的基极相连；漏极分别与所述外接参考电压的两个参考值相接；所述Sub ADC的输出信号通过两个N型MOS管的栅极使得MOS管导通或关闭。
10.根据权利要求9所述的模数转换器其特征在于，在所述模数转换器的采样保持电路的保持阶段，所述Sub ADC的输出信号为两位二进制数字01或10，其输出信号的低位和高位分别与所述两个N型MOS管的栅极相连，栅极获得的所述Sub ADC的输出信号为1的N型MOS管导通，栅极获得的所述Sub ADC的输出信号为0的N型MOS管关闭。
11.根据权利要求8所述的模数转换器，其特征在于，所述动态范围调整电路包括数字信号控制开关，所述数字信号控制开关的一端与输入缓冲级的基极相连，另一端由所述Sub ADC的输出信号来控制与外接参考电压的导通。
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