CN110690900B - 一种时间域adc全摆幅前端电路 - Google Patents

Abstract

本发明涉及一种时间域ADC全摆幅前端电路，包括，第一比较器、数字编码模块、第一核心电路和第二核心电路，第一比较器用于判断输入的第一差分信号与第二差分信号的大小，并将判断结果传送至数字编码模块；数字编码模块根据判断结果输出数字信号；第一核心电路包括第一置位电平选择开关，第一置位电平选择开关根据数字信号选择电压信号，第一核心电路对第一差分信号进行采样处理输出Start信号；第二核心电路包括第二置位电平选择开关，第二置位电平选择开关根据数字信号选择电压信号，第二核心电路对第二差分信号进行采样处理输出Stop信号。本发明的时间域ADC全摆幅前端电路可以扩宽至全摆幅。

Description

一种时间域ADC全摆幅前端电路

技术领域

本发明属于模数混合集成电路技术领域，具体涉及一种时间域ADC全摆幅前端电路。

背景技术

时间域ADC(Analog-to-Digital Converter，模数转换器)是目前在深亚微米工艺下ADC的热点研究目标，区别于电压域ADC，时间域ADC在时间域中处理信号。时间域ADC通常使用VTC(Voltage-to-Time Converter，电压时间转换器)将电压信号转换为两脉冲沿的时间差，再由TDC(Time-to-Digital Converter，时间数字转换器)量化时间间隔，最终得到数字码输出。时间域ADC由于面积小、功耗低，同时兼容中速高精度、高速中精度设计等优点，相较于电压域ADC，具有更优的性能及应用前景。

VTC作为时间域ADC的前端，其输入摆幅是ADC电路设计的关键参数之一，提高输入摆幅可以有效的减小电路噪声对电路性能的影响。噪声的来源主要是热噪声、“闪烁”噪声等，这些噪声是由环境以及制造工艺引入的，如果提高VTC的输入摆幅可以有效压低噪底，进一步地提高ADC的信噪失真比(SNDR)。而目前，传统的VTC设计电路存在输入摆幅过小的问题，限制了VTC整体的信噪比特性。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种时间域ADC全摆幅前端电路。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种时间域ADC全摆幅前端电路，包括：第一比较器、数字编码模块、第一核心电路和第二核心电路，其中，

所述第一比较器的负输入端输入第一差分信号，正输入端输入第二差分信号，输出端连接所述数字编码模块的输入端，所述第一比较器用于判断所述第一差分信号和所述第二差分信号的大小，并输出判断结果；

所述数字编码模块的第一输出端连接所述第一核心电路，第二输出端连接所述第二核心电路，所述数字编码模块用于根据所述判断结果向所述第一核心电路输出第一数字信号，向所述第二核心电路输出第二数字信号；

所述第一核心电路包括第一选择开关，所述第一选择开关根据所述第一数字信号选择电压信号，所述第一核心电路根据选择的所述电压信号对输入的所述第一差分信号进行采样处理并输出Start信号；

所述第二核心电路包括第二选择开关，所述第二选择开关根据所述第二数字信号选择电压信号，所述第二核心电路根据选择的所述电压信号对输入的所述第二差分信号进行采样处理并输出Stop信号。

在本发明的一个实施例中，所述第一核心电路还包括第一栅压自举开关单元、第一开关管、第二开关管、第一采样电容、第三开关管、第四开关管和第二比较器，其中，

所述第一栅压自举开关单元连接所述第一开关管的栅极，用于控制所述第一开关管的开启和关断；

所述第一开关管的源极输入所述第一差分信号；

所述第一采样电容连接在所述第一开关管的漏极与所述第二比较器的正输入端之间；

所述第二开关管的漏极连接所述第一开关管的漏极，源极连接所述第一选择开关的一端，所述第一选择开关的另一端根据所述第一数字信号选择连接第一电压信号端或接地端；

所述第三开关管的漏极连接所述第二比较器的正输入端，源极连接所述接地端；

所述第二比较器的负输入端输入阈值电压，输出端输出所述Start信号；

所述第四开关管的一端连接电源电压，另一端连接所述第二比较器的正输入端。

在本发明的一个实施例中，所述第一选择开关包括第一NMOS管和第二NMOS管，所述第一NMOS管和所述第二NMOS管的漏极均连接所述第二开关管的源极，栅极均连接所述数字编码模块的第一输出端，所述第一NMOS管的源极连接所述第一电压信号端，所述第二NMOS管的源极连接所述接地端。

在本发明的一个实施例中，所述第二核心电路还包括第二栅压自举开关单元、第五开关管、第六开关管、第二采样电容、第七开关管、第八开关管和第三比较器，其中，

所述第二栅压自举开关单元连接所述第五开关管的栅极，用于控制所述第五开关管的开启和关断；

所述第五开关管的源极输入所述第二差分信号；

所述第二采样电容连接在所述第五开关管的漏极与所述第三比较器的正输入端之间；

所述第六开关管的漏极连接所述第五开关管的漏极，源极连接所述第二选择开关的一端，所述第二选择开关的另一端根据所述第二数字信号选择连接所述第一电压信号端或所述接地端；

所述第七开关管的漏极连接所述第三比较器的正输入端，源极连接所述接地端；

所述第三比较器负输入端输入所述阈值电压，输出端输出所述Stop信号；

所述第八开关管的一端连接所述电源电压，另一端连接所述第三比较器的正输入端。

在本发明的一个实施例中，所述第二选择开关包括第三NMOS管和第四NMOS管，所述第三NMOS管和所述第四NMOS管的漏极均连接所述第六开关管的源极，栅极均连接所述数字编码模块的第二输出端，所述第三NMOS管的源极连接所述第一电压信号端，所述第四NMOS管的源极连接所述接地端。

在本发明的一个实施例中，所述第二开关管、所述第三开关管、所述第六开关管和所述第七开关管均为NMOS管，且其衬底均连接负电位。

在本发明的一个实施例中，所述数字编码模块还包括第三输出端，所述第三输出端连接后端时间数字转换器。

与现有技术相比，本发明的有益效果在于：

本发明的时间域ADC全摆幅前端电路，设置有第一比较器、数字编码模块和选择开关，第一比较器用于预先判断出输入信号的电压范围，数字编码模块根据判断结果输出数字信号，选择开关管根据所述数字信号选择-Vref/2电压或者0电压，使得A端处的电压始终在Vref/2以下，从而扩宽了输入信号摆幅。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是一种传统电压时间转换器的电路图；

图2是本发明实施例提供的一种时间域ADC全摆幅前端电路的框图；

图3是本发明实施例提供的一种时间域ADC全摆幅前端电路的原理图；

图4是本发明实施例提供的一种时间域ADC全摆幅前端电路的示意图；

图5是本发明实施例提供的一种时间域ADC全摆幅前端电路的时序图。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种时间域ADC全摆幅前端电路进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

VTC在时间域ADC的功能是将输入的电压信号转换成脉宽调制或者脉位调制的脉冲信号，根据输出的Start信号和Stop信号的脉冲时间差表示电压信息。请参见图1，图1是一种传统电压时间转换器的电路图，如图所示，传统的时间域ADC全摆幅前端电路的工作过程如下，当φ1e信号上拉时，A端被置地，φ1信号控制的开关管打开，输入信号Vin给采样电容C充电，电压信号存储在B端，采集得到此时的电压信息。当φ1e信号下拉时，φ1信号控制的开关管关断，B端与信号输入端断开。当φ2e信号上拉时，B端被置地，此时采样电容C的两端全部断开连接，电压信号的负值被顶到A端。随后恒定电流源对A端以恒定速率充电，A端电压线性上拉，在此过程中，比较器COM得到翻转的脉冲信号。

在传统结构中，为了使输入电流恒定，往往将恒定电流源做成共源共栅的结构，这种结构共源管的漏端电压随输出节点电压变化很小，在A端电压变化过程里，保证两个晶体管在饱和区，电流源大小基本恒定不变。而在深亚微米工艺下，电源电压下非常小，从A端到电源电压Vdd之间，级联三个晶体管，两个共源共栅的晶体管，一个开关管，由于是三个晶体管级联，使得A的电压裕度很小，这是因为一方面共源共栅管要保持在饱和区，两个过驱动电压再加一定冗余量，另一方面，开关管(PMOS管)栅极电压等于电源电压Vdd时，能够工作在深线性区。由于受到以上两方面因素的限制，使得传统的VTC输入信号范围最多达到0到500mV(电源电压Vdd典型值为1.05V或者1.1V)。

请参见图2，图2是本发明实施例提供的一种时间域ADC全摆幅前端电路的框图，如图所示，本实施例的时间域ADC全摆幅前端电路，包括：第一比较器COM1、数字编码模块1、第一核心电路2和第二核心电路3，其中，第一比较器COM1的负输入端输入第一差分信号VIN_N，正输入端输入第二差分信号VIN_P，输出端连接数字编码模块1的输入端in，第一比较器COM1用于判断第一差分信号VIN_N和第二差分信号VIN_P的大小，并输出判断结果；数字编码模块1的第一输出端O1连接第一核心电路2，第二输出端O2连接第二核心电路3，数字编码模块1用于根据所述判断结果向第一核心电路2输出数字信号，向第二核心电路3输出第二数字信号；第一核心电路2包括第一选择开关S_sel，第一选择开关S_sel根据所述第一数字信号选择电压信号，第一核心电路2根据选择的所述电压信号对输入的第一差分信号VIN_N进行采样处理输出Start信号；第二核心电路3包括第二选择开关S_sel’，第二选择开关S_sel’根据所述第二数字信号选择电压信号，第二核心电路3根据选择的所述电压信号对输入的第二差分信号VIN_P进行采样处理输出Stop信号。

在本实施例中，将输入信号也就是第一差分信号VIN_N和第二差分信号VIN_P的共模设定为Vref/2，其中，Vref可以调整，最大可设置为电源电压Vdd，摆幅也设定为Vref/2。那么，第一比较器COM1充当了一个粗量化的一位模数转换器，用于预先判断所述输入信号的电压范围，并将判断结果传送至数字编码模块1中进行下一步处理。具体地，当第一差分信号VIN_N大于第二差分信号VIN_P，第一比较器COM1输出的判断结果为1；当第二差分信号VIN_P大于第一差分信号VIN_N时，第一比较器COM1输出的判断结果为0。当所述判断结果为1时，表示输入第一核心电路2内的第一差分信号VIN_N的范围在Vref/2到Vref之间，输入第二核心电路3内的第二差分信号VIN_P的范围在0到Vref/2之间；当所述判断结果为0时，表示输入第一核心电路2内的第一差分信号VIN_N的0到Vref/2之间，输入第二核心电路3内的第二差分信号VIN_P的范围在Vref/2到Vref之间。

进一步地，数字编码模块1根据所述判断结果输出数字信号，其中，数字编码模块1还包括第三输出端O3，第三输出端O3连接后端的时间数字转换器(图中未示出)，第三输出端O3的输出信号用于表示输入信号电压大小的区间。具体地，当所述判断结果为1，数字编码模块1的第一输出端O1输出的第一数字信号为1，第二输出端O2输出的第二数字信号为0，第三输出端O3输出的第三数字信号为1；当所述判断结果为0，数字编码模块1的第一输出端O1输出的第一数字信号为0，第二输出端O2输出的第二数字信号为1，第三输出端O3输出的第三数字信号为0。

进一步地，请结合参见图3和图4，图3是本发明实施例提供的一种时间域ADC全摆幅前端电路的原理图，图4是本发明实施例提供的一种时间域ADC全摆幅前端电路的示意图。如图所示，第一核心电路2还包括第一栅压自举开关单元21、第一开关管S1、第二开关管S2、第一采样电容C1、第三开关管S3、第四开关管S4和第二比较器COM2，其中，第一栅压自举开关单元21连接第一开关管S1的栅极，用于控制第一开关管S1的开启和关断；第一开关管S1为NMOS管，其源极输入第一差分信号VIN_N；第一采样电容C1连接在第一开关管S1的漏极与第二比较器COM2的正输入端之间；第二开关管S2的漏极连接第一开关管S1的漏极，源极连接第一选择开关S_sel的一端，第一选择开关S_sel的另一端根据所述第一数字信号选择连接第一电压信号端-Vref/2或接地端GND；第三开关管S3的漏极连接第二比较器COM2的正输入端，源极连接接地端GND；第二比较器COM2的负输入端输入阈值电压V_TH，输出端输出所述Start信号；第四开关管S4为PMOS管，其源极连接电源电压Vdd，漏极连接第二比较器COM2的正输入端。

具体地，第一选择开关S_sel包括第一NMOS管Mn1和第二NMOS管Mn2，第一NMOS管Mn1和第二NMOS管Mn2的漏极均连接第二开关管S2的源极，栅极均连接数字编码模块1的第一输出端O1，第一NMOS管Mn1的源极连接第一电压信号端-Vref/2，第二NMOS管Mn2的源极连接接地端GND。第二开关管S2通过开启和关断来控制第一采样电容C1的一端(第一核心电路中B端)位置的电压大小，第三开关管S3通过开启和关断来控制第一采样电容C1的另一端(第一核心电路中A端)位置的电压大小。

更进一步地，第二核心电路3还包括第二栅压自举开关单元31、第五开关管S5、第六开关管S6、第二采样电容C2、第七开关管S7、第八开关管S8和第三比较器COM3，其中，第二栅压自举开关单元31连接第五开关管S5的栅极，用于控制第五开关管S5的开启和关断；第五开关管S5为NMOS管，其源极输入第二差分信号VIN_P；第二采样电容C2连接在第五开关管S5的漏极与第三比较器COM3的正输入端之间；第六开关管S6的漏极连接第五开关管S5的漏极，源极连接第二选择开关S_sel’的一端，第二选择开关S_sel’的另一端根据所述第二数字信号选择连接第一电压信号端-Vref/2或接地端GND；第七开关管S7的漏极连接第三比较器COM3的正输入端，源极连接接地端GND；第三比较器COM3负输入端输入阈值电压V_TH，输出端输出所述Stop信号；第八开关管S8为PMOS管，其源极连接电源电压Vdd，漏极连接第三比较器COM3的正输入端。

具体地，第二选择开关S_sel’包括第三NMOS管Mn3和第四NMOS管Mn4，第三NMOS管Mn3和第四NMOS管Mn4的漏极均连接第六开关管S6的源极，栅极均连接数字编码模块1的第二输出端O2，第三NMOS管Mn3的源极连接第一电压信号端-Vref/2，第四NMOS管Mn4的源极连接接地端GND。第六开关管S6通过开启和关断来控制第二采样电容C2的一端(第二核心电路中B端)位置的电压大小，第七开关管S7通过开启和关断来控制第二采样电容C2的另一端(第二核心电路中A端)位置的电压大小。

在本实施例中，第一栅压自举开关单元21和第二栅压自举开关单元31均为栅压自举开关电路，其作为升压电路，用于将第一开关管S1和第五开关管S5的栅压提升至Vin+Vdd，即输入电压与电源电压之和，具体结构为本领域常用电路，在此不再赘述。从上述对传统VTC的工作原理描述中可知，传统结构中的开关管在导通时其栅压信号是恒定的值，源漏两端电压差很小。开关管在导通时，工作在线性区，此时电流与电压的关系可以表述为，

小信号沟道电阻表示为，

其中，K’表示工艺特征参数，W表示晶体管的栅极宽度，L表示晶体管的栅极长度，V_GS表示栅源电压，V_T表示阈值电压，V_DS表示漏源电压。

从上式可知，当输入信号摆幅较大时，导通电阻数值变换较大，这个变化的电阻与寄生电容一起的滤波器引起输入信号失真。而将传统结构中采用的简单的开关管改进为栅压自举开关单元控制的开关管，也就是采用栅压自举开关单元控制开关管，经过栅压自举开关单元处理，电路中开关管的栅压在导通状态下为Vin+Vdd，在关闭状态下为0。由于源漏电压不变，因此开关管的导通电阻也基本保持不变，即导通电阻是个常数，不会引起信号失真，保证了VTC电路的线性度。

在本实施例中，以第一核心电路2为例对本实施例的时间域ADC全摆幅前端电路的工作原理进行说明，当第一差分信号VIN_N大于第二差分信号VIN_P时，第一比较器COM1输出1，此时输入第一核心电路2内的第一差分信号VIN_N的范围在Vref/2到Vref之间，数字编码模块1的第一输出端O1输出的第一数字信号为1，第一选择开关管S_sel选择连接第一电压信号端-Vref/2，也就是电压为-Vref/2，那么根据电荷守恒定律，在充电的初始阶段，A端电压为-Vin+Vref/2；当第一差分信号VIN_N小于第二差分信号VIN_P时，第一比较器COM1输出0，此时输入第一核心电路2内的第一差分信号VIN_N的范围在0到Vref/2之间，数字编码模块1的第一输出端O1输出的第一数字信号为0，第一选择开关管S_sel选择连接接地端GND，也就是电压为0，那么根据电荷守恒定律，在充电的初始阶段，A端电压为-Vin。第二核心电路3的工作原理与第一核心电路2的工作原理一致，在此不再赘述。

可以看出，本实施例的输入信号的大小可以设定在0到Vref之间，而A端电压大小却不会超过Vref/2，而A端电压不能太高是限制传统结构VTD输入摆幅的主要因素，因此，本实施例的时间域ADC全摆幅前端电路扩宽了输入信号摆幅。

优选地，第二开关管S2、第三开关管S3、第六开关管S6和第七开关管S7均为NMOS管，且其衬底均连接负电位，这样可以减小衬底的泄露电流，也可以防止CMOS闩锁效应。

本实施例的时间域ADC全摆幅前端电路，设置有第一比较器、数字编码模块和选择开关，第一比较器用于预先判断出输入信号的电压范围，数字编码模块根据判断结果输出数字信号，选择开关管根据所述数字信号选择-Vref/2电压或者0电压，使得A端处的电压始终在Vref/2以下，从而扩宽了输入信号摆幅。

请结合参见图5，图5是本发明实施例提供的一种时间域ADC全摆幅前端电路的时序图。以第一核心电路2为例对本实施例的时间域ADC全摆幅前端电路的时序进行说明，其中，φ1信号输入第一栅压自举开关单元21，第一栅压自举开关单元21对φ1信号进行处理后控制第一开关管S1的开启和关断，φ2e信号用于控制第二开关管S2的开启和关断，φ1e信号用于控制第三开关管S3的开启和关断，φ2信号用于控制第四开关管S4的开启和关断。

当φ1e信号上拉时，A端被置地，φ1信号通过第一栅压自举开关单元21的处理后，控制打开第一开关管S1，第一差分信号VIN_N，也就是输入信号给第一采样电容C1充电，电压信号存储在B端，采集得到此时的电压信息。当φ1e信号下拉时，φ1信号通过第一栅压自举开关单元21的处理后，控制关断第一开关管S1，B端与信号输入端断开。当φ2e信号上拉时，B端被拉到第一选择开关S_sel选择的电平上，此时第一采样电容C1的A、B两端全部断开。当第一选择开关S_sel接收的信号为1时，选择连接第一电压信号端-Vref/2，即选择输入-Vref/2电压，此时A端电压值为-Vin+Vref/2(Vin表示输入信号的电压)；当第一选择开关S_sel接收的信号为0时，选择连接接地端GND，即选择输入0电压，此时A端电压值为-Vin。之后，φ2信号控制第四开关管S4开启，对A端以恒定速率充电，A端电压线性上拉，在此过程中，第二比较器COM2得到翻转的脉冲信号。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (5)

1.一种时间域ADC全摆幅前端电路，其特征在于，包括：第一比较器(COM1)、数字编码模块(1)、第一核心电路(2)和第二核心电路(3)，其中，

所述第一比较器(COM1)的负输入端输入第一差分信号(VIN_N)，正输入端输入第二差分信号(VIN_P)，输出端连接所述数字编码模块(1)的输入端(in)，所述第一比较器(COM1)用于判断所述第一差分信号(VIN_N)和所述第二差分信号(VIN_P)的大小，并输出判断结果；

所述数字编码模块(1)的第一输出端(O1)连接所述第一核心电路(2)，第二输出端(O2)连接所述第二核心电路(3)，所述数字编码模块(1)用于根据所述判断结果向所述第一核心电路(2)输出第一数字信号，向所述第二核心电路(3)输出第二数字信号；

所述第一核心电路(2)包括第一选择开关(S_sel)，所述第一选择开关(S_sel)根据所述第一数字信号选择电压信号，所述第一核心电路(2)根据选择的所述电压信号对输入的所述第一差分信号(VIN_N)进行采样处理并输出Start信号；

所述第二核心电路(3)包括第二选择开关(S_sel’)，所述第二选择开关(S_sel’)根据所述第二数字信号选择电压信号，所述第二核心电路(3)根据选择的所述电压信号对输入的所述第二差分信号(VIN_P)进行采样处理并输出Stop信号；

所述第一核心电路(2)还包括第一栅压自举开关单元(21)、第一开关管(S1)、第二开关管(S2)、第一采样电容(C1)、第三开关管(S3)、第四开关管(S4)和第二比较器(COM2)，其中，

所述第一栅压自举开关单元(21)连接所述第一开关管(S1)的栅极，用于控制所述第一开关管(S1)的开启和关断；

所述第一开关管(S1)的源极输入所述第一差分信号(VIN_N)；

所述第一采样电容(C1)连接在所述第一开关管(S1)的漏极与所述第二比较器(COM2)的正输入端之间；

所述第二开关管(S2)的漏极连接所述第一开关管(S1)的漏极，源极连接所述第一选择开关(S_sel)的一端，所述第一选择开关(S_sel)的另一端根据所述第一数字信号选择连接第一电压信号端(-Vref/2)或接地端(GND)；

所述第三开关管(S3)的漏极连接所述第二比较器(COM2)的正输入端，源极连接所述接地端(GND)；

所述第二比较器(COM2)的负输入端输入阈值电压(V_TH)，输出端输出所述Start信号；

所述第四开关管(S4)的一端连接电源电压(Vdd)，另一端连接所述第二比较器(COM2)的正输入端；

所述第一选择开关(S_sel)包括第一NMOS管(Mn1)和第二NMOS管(Mn2)，所述第一NMOS管(Mn1)和所述第二NMOS管(Mn2)的漏极均连接所述第二开关管(S2)的源极，栅极均连接所述数字编码模块(1)的第一输出端(O1)，所述第一NMOS管(Mn1)的源极连接所述第一电压信号端(-Vref/2)，所述第二NMOS管(Mn2)的源极连接所述接地端(GND)。

2.根据权利要求1所述的时间域ADC全摆幅前端电路，其特征在于，所述第二核心电路(3)还包括第二栅压自举开关单元(31)、第五开关管(S5)、第六开关管(S6)、第二采样电容(C2)、第七开关管(S7)、第八开关管(S8)和第三比较器(COM3)，其中，

所述第二栅压自举开关单元(31)连接所述第五开关管(S5)的栅极，用于控制所述第五开关管(S5)的开启和关断；

所述第五开关管(S5)的源极输入所述第二差分信号(VIN_P)；

所述第二采样电容(C2)连接在所述第五开关管(S5)的漏极与所述第三比较器(COM3)的正输入端之间；

所述第六开关管(S6)的漏极连接所述第五开关管(S5)的漏极，源极连接所述第二选择开关(S_sel’)的一端，所述第二选择开关(S_sel’)的另一端根据所述第二数字信号选择连接所述第一电压信号端(-Vref/2)或所述接地端(GND)；

所述第七开关管(S7)的漏极连接所述第三比较器(COM3)的正输入端，源极连接所述接地端(GND)；

所述第三比较器(COM3)负输入端输入所述阈值电压(V_TH)，输出端输出所述Stop信号；

所述第八开关管(S8)的一端连接所述电源电压(Vdd)，另一端连接所述第三比较器(COM3)的正输入端。

3.根据权利要求2所述的时间域ADC全摆幅前端电路，其特征在于，所述第二选择开关(S_sel’)包括第三NMOS管(Mn3)和第四NMOS管(Mn4)，所述第三NMOS管(Mn3)和所述第四NMOS管(Mn4)的漏极均连接所述第六开关管(S6)的源极，栅极均连接所述数字编码模块(1)的第二输出端(O2)，所述第三NMOS管(Mn3)的源极连接所述第一电压信号端(-Vref/2)，所述第四NMOS管(Mn4)的源极连接所述接地端(GND)。

4.根据权利要求2所述的时间域ADC全摆幅前端电路，其特征在于，所述第二开关管(S2)、所述三开关管(S3)、所述六开关管(S6)和所述第七开关管(S7)均为NMOS管，且其衬底均连接负电位。

5.根据权利要求1所述的时间域ADC全摆幅前端电路，其特征在于，所述数字编码模块(1)还包括第三输出端(O3)，所述第三输出端(O3)连接后端时间数字转换器。

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