CN111384951B - 自举采样开关电路、采样保持电路及模数转换器 - Google Patents

Abstract

本发明公开了自举采样开关电路、采样保持电路及模数转换器。所述自举开关电路包括：电压调节器用于产生第一电压和第二电压，第一电压等于共模电压加第三电压，第二电压等于共模电压减第三电压；电平移位电路以第一电压作为电源电压，用于产生时钟，时钟的高电平等于所述第一电压，低电平等于所述第二电压；自举主电路以第一电压作为电源电压，以第二电压作为地，自举主电路受所述时钟控制，用于在开关管的gate‑source端产生恒定的电压；电路中的MOS管均采用低压薄栅管。本发明采用低压薄栅管来实现自举采样开关电路，在不牺牲输入信号摆幅的前提下，大大降低了输出时钟的上升下降时间，极大提高了ADC采样速率。

Description

自举采样开关电路、采样保持电路及模数转换器

技术领域

本发明属于集成电路领域，尤其涉及一种自举采样开关电路、采样保持电路及模数转换器。

背景技术

模数转换器(ADC)用于将模拟信号转为数字信号，广泛用于各种数据采集以及通信系统中。ADC的采样速率直接决定了所能处理的信号带宽，ADC的精度(如信噪比SNR、无杂散动态范围SFDR等)则决定着整个系统的动态范围。ADC有多种架构，如流水线型(pipelined ADC)、逐次逼近型(SAR ADC)、快闪型(flash ADC)、时域交织型(interleavedADC)等。

ADC的工作过程大致可以分为采样(sampling)和量化(quantization)两个过程。采样是对输入信号进行等时间间隔地离散化，采样的输出仍然是电压值。量化是对采样的电压值根据ADC的参考电压进行数字化，量化的输出是数字码。应该说，采样和量化两个过程中均会引入误差。但是随着ADC技术的发展，许多量化过程中的误差均可以通过数字校准(digital calibration)来解决或缓解。但是在采样过程引入的误差无法通过校准来解决，完全依赖于模拟电路本身的性能。

为了提升ADC的采样速率，需要采用速度更快的深亚微米工艺。随着晶体管沟道长度缩小，尽管其本征频率大幅提升，但是晶体管耐压也大大降低。比如在28nm CMOS工艺中，晶体管的耐压最高仅为1V。但是，为了提升ADC的动态范围，希望ADC的输入信号摆幅尽可能大。采用先进工艺中的厚栅晶体管(比如28nm CMOS工艺中同时提供耐压1.8V的厚栅管和耐压1V的core管)尽管可以处理更大的信号摆幅，但是其速度远远不如低压薄栅管(即低压core管)。

为了进一步理解采样过程的误差，图1给出了一个典型的采样保持电路。在采样过程中，时钟cks和时钟cksp_bst分别控制开关S2和开关S1闭合。时钟cksp_bst会先于时钟cks断开，从而决定采样时刻。为了获得高采样速率，时钟cks和时钟cksp_bst这两个信号的上升下降沿要足够的快，从而为信号的跟踪建立留下充分的时间。此外采样带宽也要足够地大，否则在高输入信号频率时会引入极大失真。

在两个开关中，开关S1由于两端都是DC电压值，所以设计难度相对较小。但是对于开关S2而言，由于其两端都承载着输入信号，因此设计难度非常大。考虑图2中用简单传输门开关来实现开关S2，由于ck和ck_n的电平是固定的，因此晶体管gate(栅极)和source(源极)端电压是变的。对于NMOS而言，V_GS＝V_CK-V_IN，对于PMOS而言，V_SG＝V_IN。这些变化的Gate-source端电压会显著影响开关的导通电阻，甚至影响开关的开启状态，从而极大地引入失真，这在输入信号频率升高时更为严重。

因此，一种常见的做法是使用一种叫做自举开关(bootstrapped switch)的电路来使得开关NMOS/PMOS的gate-source端电压保持恒定。图3给出了一种传统的bootstrap开关的电路图。由于输入信号的单端摆幅为1V(0.4V～1.4V)，因此整个电路全部采用厚栅晶体管来实现，以避免产生可靠性问题。

在工作过程中，电源电压V_CC会被事先充电至电容C3，然后输入信号V_IN接至电容C3下极板，从而将其上极板顶到V_in+V_boost，假设cks_bst驱动的总电容为C_L，则其自举电压V_boost可以表示为：

此外，开关M6的速度会影响开关M8的gate下拉的速度；开关M9、开关M8的导通电阻会影响V_IN传输至cks_bst的速度。这几个晶体管影响的是输出时钟的上升沿。开关M11、开关M12影响的是输出时钟的下降沿。此外，由于厚栅晶体管的最小沟道长度远大于core管(比如在28nm CMOS工艺中，厚栅晶体管最小沟道长度为150nm，core管最小沟道长度为30nm)。因此功耗也大大增加。

另外，由于在高速ADC中，其前端都有一个高速输入缓冲器(input buffer)，其通常都采用高电源电压来实现，因此其输出共模电压通常为V_CC/2(0.9V)。在这种情况下，开关M6和开关M9是完全无法导通的。

发明内容

本发明要解决的技术问题是为了克服现有技术中采用厚栅晶体管实现自举采样开关电路而导致输出时钟的上升下降时间长的缺陷，提供一种自举采样开关电路、采样保持电路及模数转换器。

本发明是通过以下技术方案解决上述技术问题的：

一种自举采样开关电路，所述自举开关电路包括：电压调节器、电平移位电路和自举主电路；

所述电压调节器用于产生第一电压和第二电压，所述第一电压等于共模电压加第三电压，所述第二电压等于共模电压减第三电压，所述第三电压等于低压薄栅管的耐压值的一半；

所述电平移位电路以所述第一电压作为电源电压，用于产生时钟，所述时钟的高电平等于所述第一电压，所述时钟的低电平等于所述第二电压；

所述自举主电路以所述第一电压作为电源电压，以所述第二电压作为地，所述自举主电路受所述时钟控制，用于在开关管的gate-source(栅极-源极)端产生恒定的电压；

所述电压调节器、所述电平移位电路和所述自举主电路中的MOS管均采用低压薄栅管。

较佳地，所述电压调节器包括：第一MOS管、第二MOS管、第一放大器、第二放大器和电阻，所述第一MOS管为PMOS，所述第二MOS管为NMOS，所述第一MOS管和所述第二MOS管采用低压薄栅管；

所述第一放大器的负相输入端输入第一输入电压，所述第一输入电压等于共模电压加所述第三电压，所述第一放大器的输出端与所述第一MOS管的栅极连接，所述第一MOS管的源极接电源，所述第一放大器的正相输入端、所述第一MOS管的漏极和所述电阻的第一端相互连接形成第一节点，所述第一节点作为所述电压调节器的第一输出端，所述第一输出端输出所述第一电压；

所述第二放大器的负相输入端输入第二输入电压，所述第二输入电压等于共模电压加所述第三电压，所述第二放大器的输出端与所述第二MOS管的栅极连接，所述第二MOS管的源极接地，所述第二放大器的正相输入端、所述第二MOS管的漏极和所述电阻的第二端相互连接形成第二节点，所述第二节点作为所述电压调节器的第二输出端，所述第二输出端输出所述第二电压。

较佳地，所述电平移位电路用于将标准时钟的高电平从1V移位至所述第一电压，将所述标准时钟的低电平从0V移位至所述第二电压。

较佳地，所述电平移位电路包括：用于输入所述标准时钟的时钟输入端、用于输出所述时钟的时钟输出端、第一电容、第二电容、第三MOS管、第四MOS管和第一反相器，所述第三MOS管和所述第四MOS管均为PMOS且采用低压薄栅管；

所述时钟输入端分别与所述第一电容的下极板和所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二电容的下极板连接，所述第三MOS管的源极和所述第四MOS管的源极与所述电源电压连接，所述第三MOS管的漏极、所述第四MOS管的栅极和所述第一电容的上极板相互连接，所述第三MOS管的栅极、所述第四MOS管的漏极和所述第二电容的上极板相互连接形成第三节点，所述第三节点作为所述时钟输出端。

较佳地，所述自举主电路包括：电荷泵、第三电容和第五至第十六MOS管，所述第五、六、八、十一、十二、十四、十五MOS管和所述开关管均为NMOS，所述第七、九、十、十三、十六MOS管均为PMOS，所述第五至第十六MOS管和所述开关管均采用低压薄栅管；

所述电荷泵的输入端输入所述时钟，所述电荷泵的输出端与所述第五MOS管的栅极连接，所述第五MOS管的漏极接所述电源电压，所述第五MOS管的源极与所述第三电容的上极板连接形成第四节点，所述第三电容的下极板与所述第六MOS管的漏极连接形成第五节点，所述第六MOS管的栅极输入所述时钟的差分时钟，所述第六MOS管的源极接地，所述第七MOS管的源极接所述电源电压，所述第七MOS管的栅极、所述第八MOS管的栅极和所述第九MOS管的栅极相互连接，所述第七MOS管的漏极、所述第八MOS管的漏极、所述第九MOS管的源极、所述第十MOS管的栅极和所述第十一MOS管的漏极相互连接，所述第八MOS管的源极、所述第九MOS管的漏极和所述第十一MOS管的源极连接至所述第五节点，所述第十MOS管的源极连接至所述第四节点，所述第十MOS管的漏极、所述第十一MOS管的栅极、所述第十二MOS管的栅极、所述第十四MOS管的源极和所述开关管的栅极相互连接，所述第十二MOS管的源极、所述第十三MOS管的源极连接至所述第五节点，所述第十二MOS管的漏极、所述第十三MOS管的漏极和所述开关管的漏极相互连接形成第六节点，所述第十三MOS管的栅极输入所述时钟的差分时钟，所述第十四MOS管的栅极、所述第十六MOS管的源极接所述电源电压，所述第十四MOS管的漏极、所述第十六MOS管的漏极和所述第十五MOS管的漏极相互连接，所述第十六MOS管的栅极和所述第十五MOS管的栅极相互连接输入所述时钟的差分时钟，所述第十五MOS管的源极接地，所述第六节点作为电压输入端，所述开关管的源极作为电压输出端。

较佳地，所述电荷泵包括：第十七MOS管和第十八MOS管、第四电容、第五电容和第二反相器，所述第十七MOS管和所述第十八MOS管均为NMOS且均采用低压薄栅管；

所述第四电容的下极板和所述第二反相器的输入端连接形成所述电荷泵的输入端，所述第二反相器的输出端与所述第五电容的下极板连接，所述第十七MOS管的漏极和所述第十八MOS管的漏极接所述电源电压，所述第十七MOS管的源极、所述第十八MOS管的栅极和所述第四电容的上极板相互连接，所述第十七MOS管的栅极、所述第十八MOS管的源极和所述第五电容的上极板相互连接形成所述电荷泵的输出端。

一种采样保持电路，用于模数转换器，所述采样保持电路包括开关管和如上所述的自举采样开关电路，所述自举采样开关电路产生的时钟用于控制所述开关管。

一种模数转换器，所述模数转换器包括如上所述的采样保持电路。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：本发明采用低压薄栅管(低压core管)来实现自举采样开关电路，在不牺牲输入信号摆幅的前提下，大大降低了输出时钟的上升下降时间，极大提高了ADC采样速率。

附图说明

图1为现有技术中一种采样保持电路的电路示意图。

图2为现有技术中一种实现开关S2的电路示意图。

图3为现有技术中一种自举开关的电路示意图。

图4为本发明实施例1的一种自举采样开关电路的电路示意图。

图5为本发明实施例1的一种电压调节器的电路示意图。

图6为本发明实施例1的一种电平移位电路的电路示意图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。

实施例1

图4示出了本实施例的一种自举采样开关电路。所述自举开关电路包括：电压调节器11、电平移位电路12和自举主电路13。

所述电压调节器11用于产生第一电压Vdd_1p4和第二电压Vss_0p4，所述第一电压Vdd_1p4等于共模电压VCM加第三电压，所述第二电压Vss_0p4等于共模电压VCM减第三电压，所述第三电压等于低压薄栅管的耐压值的一半。

所述电平移位电路12以所述第一电压Vdd_1p4作为电源电压，用于产生时钟cks，所述时钟cks的高电平等于所述第一电压Vdd_1p4，所述时钟cks的低电平等于所述第二电压Vss_0p4。

所述自举主电路13以所述第一电压Vdd_1p4作为电源电压，以所述第二电压Vss_0p4作为地，所述自举主电路13受所述时钟cks控制，用于在开关管的gate-source端产生恒定的电压。

所述电压调节器11、所述电平移位电路12和所述自举主电路13中的MOS管均采用低压薄栅管。

图5示出了所述电压调节器11的一种具体电路。所述电压调节器11包括：第一MOS管M1、第二MOS管M2、第一放大器A1、第二放大器A2和电阻R1。其中，所述第一MOS管M1为PMOS，所述第二MOS管M2为NMOS，所述第一MOS管M1和所述第二MOS管M2采用低压薄栅管。

所述第一放大器A1的负相输入端输入第一输入电压，所述第一输入电压等于共模电压VCM加所述第三电压(0.5V)，所述第一放大器A1的输出端与所述第一MOS管M1的栅极连接，所述第一MOS管M1的源极接电源VCC，所述第一放大器A1的正相输入端、所述第一MOS管M1的漏极和所述电阻R1的第一端相互连接形成第一节点1，所述第一节点1作为所述电压调节器11的第一输出端，所述第一输出端输出所述第一电压Vdd_1p4。

所述第二放大器A2的负相输入端输入第二输入电压，所述第二输入电压等于共模电压VCM加所述第三电压(0.5V)，所述第二放大器A2的输出端与所述第二MOS管M2的栅极连接，所述第二MOS管M2的源极接地，所述第二放大器A2的正相输入端、所述第二MOS管M2的漏极和所述电阻R1的第二端相互连接形成第二节点2，所述第二节点2作为所述电压调节器11的第二输出端，所述第二输出端输出所述第二电压Vss_0p4。

针对耐压值仅为1V的低压薄栅管，本实施例中第一电压vdd_1p4是在信号输入共模电压VCM的基础上叠加了0.5V，第二电压Vss_0p4是在输入信号共模电压VCM上降低了0.5V。例如，当输入共模电压VCM为0.9V时，第一电压Vdd_1p4和第二电压Vss_0p4分别为1.4V和0.4V。其中，1.4V用作整个自举采样开关电路的“电源电压”，0.4V用作整个自举采样开关电路的“地”，这样就为自举采样开关电路的耐压提供了保障。

考虑到标准时钟是在0V-1V之间翻转，这就导致当时钟为0V时，PMOS晶体管会有过压问题。并且当时钟为1V时，NMOS的VGS仅为0.6V，这会导致其速度变慢，因此，本实施例中，所述电平移位电路12具体可以用于将标准时钟的高电平从1V移位至所述第一电压Vdd_1p4，将所述标准时钟的低电平从0V移位至所述第二电压Vss_0p4，以配合所述电压调节电路产生的1.4V和0.4V的电源地。

图6示出了所述电平移位电路12的一种具体电路。所述电平移位电路12包括：用于输入所述标准时钟的时钟输入端ckin、用于输出所述时钟cks的时钟输出端ckout、第一电容C1、第二电容C2、第三MOS管M3、第四MOS管M4和第一反相器N1。其中，所述第三MOS管M3和所述第四MOS管M4均为PMOS且采用低压薄栅管。

所述时钟输入端ckin分别与所述第一电容C1的下极板和所述第一反相器N1的输入端连接，所述第一反相器N1的输出端与所述第二电容C2的下极板连接，所述第三MOS管M3的源极和所述第四MOS管M4的源极与所述电源电压Vdd_1p4连接，所述第三MOS管M3的漏极、所述第四MOS管M4的栅极和所述第一电容C1的上极板相互连接，所述第三MOS管M3的栅极、所述第四MOS管M4的漏极和所述第二电容C2的上极板相互连接形成第三节点3，所述第三节点3作为所述时钟输出端ckout。

对于上述的电平移位电路12，当输入标准时钟为1V时，ck1为0V，从而ckout变低，所述第三MOS管M3打开，使得ck2充电至Vdd_1p4。然后输入标准时钟变为0V时，ck2为0.4V，从而所述第四MOS管M4打开，使得ckout变高为1.4V。周而复始，使得ckout变为一个高电平为1.4V，低电平为：

其中CL为ckout的负载电容。

图4示出了所述自举主电路13的一种具体电路。所述自举主电路13包括：电荷泵131、第三电容C3和第五至第十六MOS管M5-M16。其中，所述第五、六、八、十一、十二、十四、十五MOS管M5、M6、M8、M11、M12、M14、M15和所述开关管Ms均为NMOS，所述第七、九、十、十三、十六MOS管M7、M9、M10、M13、M16均为PMOS，所述第五至第十六MOS管M5-M16和所述开关管Ms均采用低压薄栅管。

所述电荷泵131的输入端7输入所述时钟cks，所述电荷泵131的输出端8与所述第五MOS管M5的栅极连接，所述第五MOS管M5的漏极接所述电源电压Vdd_1p4，所述第五MOS管M5的源极与所述第三电容C3的上极板连接形成第四节点4，所述第三电容C3的下极板与所述第六MOS管M6的漏极连接形成第五节点5，所述第六MOS管M6的栅极输入所述时钟cks的差分时钟cksn，所述第六MOS管M6的源极接地，所述第七MOS管M7的源极接所述电源电压Vdd_1p4，所述第七MOS管M7的栅极、所述第八MOS管M8的栅极和所述第九MOS管M9的栅极相互连接，所述第七MOS管M7的漏极、所述第八MOS管M8的漏极、所述第九MOS管M9的源极、所述第十MOS管M10的栅极和所述第十一MOS管M11的漏极相互连接，所述第八MOS管M8的源极、所述第九MOS管M9的漏极和所述第十一MOS管M11的源极连接至所述第五节点5，所述第十MOS管M10的源极连接至所述第四节点4，所述第十MOS管M10的漏极、所述第十一MOS管M11的栅极、所述第十二MOS管M12的栅极、所述第十四MOS管M14的源极和所述开关管Ms的栅极相互连接，所述第十二MOS管M12的源极、所述第十三MOS管M13的源极连接至所述第五节点5，所述第十二MOS管M12的漏极、所述第十三MOS管M13的漏极和所述开关管Ms的漏极相互连接形成第六节点6，所述第十三MOS管M13的栅极输入所述时钟cks的差分时钟cksn，所述第十四MOS管M14的栅极、所述第十六MOS管M16的源极接所述电源电压Vdd_1p4，所述第十四MOS管M14的漏极、所述第十六MOS管M16的漏极和所述第十五MOS管M15的漏极相互连接，所述第十六MOS管M16的栅极和所述第十五MOS管M15的栅极相互连接输入所述时钟cks的差分时钟cksn，所述第十五MOS管M15的源极接地，所述第六节点6作为电压输入端Vin，所述开关管Ms的源极作为电压输出端Vout。

本实施例中，所述电荷泵131具体包括：第十七MOS管M17和第十八MOS管M18、第四电容C4、第五电容C5和第二反相器N2。其中，所述第十七MOS管M17和所述第十八MOS管M18均为NMOS且均采用低压薄栅管。

所述第四电容C4的下极板和所述第二反相器N2的输入端连接形成所述电荷泵131的输入端7，所述第二反相器N2的输出端与所述第五电容C5的下极板连接，所述第十七MOS管M17的漏极和所述第十八MOS管M18的漏极接所述电源电压Vdd_1p4，所述第十七MOS管M17的源极、所述第十八MOS管M18的栅极和所述第四电容C4的上极板相互连接，所述第十七MOS管M17的栅极、所述第十八MOS管M18的源极和所述第五电容C5的上极板相互连接形成所述电荷泵131的输出端8。

图3中的传统电路中一个比较大的问题存在于当Vin幅度较高时，NMOS晶体管M6和M9会不开启，从而大大限制了输入信号摆幅。本实施例中，第八MOS管M8和第九MOS管M9构成互补传输门，第十二MOS管M12和第十三MOS管M13构成互补传输门，替代了图3中的M6和M9。通过引入PMOS管M9和M13，当输入信号幅度较高时，其将充分导通，从而既保证了输入信号摆幅，又大大提升了开关的开启速度。

本实施例的自举采样开关电路的优点在于：

1.本实施例与传统的采用厚栅高压晶体管来处理大摆幅、高输入共模电压VCM的输入信号不同，在保证信号摆幅和输入共模电压VCM的前提下，全部采用低压薄栅管来实现，大大提升了开关的启动速度。

2.为了保证低压薄栅管的可靠性，本实施例为自举开关额外生成了一组“电源地”，其是在原始电源地的基础上，移位到与输入信号相同的共模电平上而生成的。

3.为了匹配自举开关的“电源地”，本实施例采用了所述电平移位电路12，将时钟输入从原始的电压域转移到了新的电压域。

实施例2

本实施例提供一种采样保持电路，用于模数转换器，所述采样保持电路包括开关管和实施例1中的自举采样开关电路，所述自举采样开关电路产生的时钟cks用于控制所述开关管。例如，所述采样保持电路可以采用图1中的电路，在采样过程中，自举采样开关电路产生的时钟cks控制开关S2，开关S2采用开关管Ms实现。

实施例3

本实施例提供一种模数转换器，所述模数转换器包括实施例2中的采样保持电路。当然，除了采样保持电路，所述模数转换器还可以包括其他现有模数转换器中的相关电路。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (8)

1.一种自举采样开关电路，其特征在于，所述自举采样开关电路包括：电压调节器、电平移位电路和自举主电路；

所述电压调节器用于产生第一电压和第二电压，所述第一电压等于共模电压加第三电压，所述第二电压等于共模电压减第三电压，所述第三电压等于低压薄栅管的耐压值的一半；

所述电平移位电路以所述第一电压作为电源电压，用于产生时钟，所述时钟的高电平等于所述第一电压，所述时钟的低电平等于所述第二电压；

所述自举主电路以所述第一电压作为电源电压，以所述第二电压作为地，所述自举主电路受所述时钟控制，用于在开关管的gate-source端产生恒定的电压；

所述电压调节器、所述电平移位电路和所述自举主电路中的MOS管均采用低压薄栅管。

2.如权利要求1所述的自举采样开关电路，其特征在于，所述电压调节器包括：第一MOS管、第二MOS管、第一放大器、第二放大器和电阻，所述第一MOS管为PMOS，所述第二MOS管为NMOS，所述第一MOS管和所述第二MOS管采用低压薄栅管；

所述第一放大器的负相输入端输入第一输入电压，所述第一输入电压等于共模电压加所述第三电压，所述第一放大器的输出端与所述第一MOS管的栅极连接，所述第一MOS管的源极接电源，所述第一放大器的正相输入端、所述第一MOS管的漏极和所述电阻的第一端相互连接形成第一节点，所述第一节点作为所述电压调节器的第一输出端，所述第一输出端输出所述第一电压；

所述第二放大器的负相输入端输入第二输入电压，所述第二输入电压等于共模电压加所述第三电压，所述第二放大器的输出端与所述第二MOS管的栅极连接，所述第二MOS管的源极接地，所述第二放大器的正相输入端、所述第二MOS管的漏极和所述电阻的第二端相互连接形成第二节点，所述第二节点作为所述电压调节器的第二输出端，所述第二输出端输出所述第二电压。

3.如权利要求1所述的自举采样开关电路，其特征在于，所述电平移位电路用于将标准时钟的高电平从1V移位至所述第一电压，将所述标准时钟的低电平从0V移位至所述第二电压。

4.如权利要求3所述的自举采样开关电路，其特征在于，所述电平移位电路包括：用于输入所述标准时钟的时钟输入端、用于输出所述时钟的时钟输出端、第一电容、第二电容、第三MOS管、第四MOS管和第一反相器，所述第三MOS管和所述第四MOS管均为PMOS且采用低压薄栅管；

所述时钟输入端分别与所述第一电容的下极板和所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二电容的下极板连接，所述第三MOS管的源极和所述第四MOS管的源极与所述电源电压连接，所述第三MOS管的漏极、所述第四MOS管的栅极和所述第一电容的上极板相互连接，所述第三MOS管的栅极、所述第四MOS管的漏极和所述第二电容的上极板相互连接形成第三节点，所述第三节点作为所述时钟输出端。

5.如权利要求1所述的自举采样开关电路，其特征在于，所述自举主电路包括：电荷泵、第三电容和第五至第十六MOS管，所述第五、六、八、十一、十二、十四、十五MOS管和所述开关管均为NMOS，所述第七、九、十、十三、十六MOS管均为PMOS，所述第五至第十六MOS管和所述开关管均采用低压薄栅管；

所述电荷泵的输入端输入所述时钟，所述电荷泵的输出端与所述第五MOS管的栅极连接，所述第五MOS管的漏极接所述电源电压，所述第五MOS管的源极与所述第三电容的上极板连接形成第四节点，所述第三电容的下极板与所述第六MOS管的漏极连接形成第五节点，所述第六MOS管的栅极输入所述时钟的差分时钟，所述第六MOS管的源极接地，所述第七MOS管的源极接所述电源电压，所述第七MOS管的栅极、所述第八MOS管的栅极和所述第九MOS管的栅极相互连接，所述第七MOS管的漏极、所述第八MOS管的漏极、所述第九MOS管的源极、所述第十MOS管的栅极和所述第十一MOS管的漏极相互连接，所述第八MOS管的源极、所述第九MOS管的漏极和所述第十一MOS管的源极连接至所述第五节点，所述第十MOS管的源极连接至所述第四节点，所述第十MOS管的漏极、所述第十一MOS管的栅极、所述第十二MOS管的栅极、所述第十四MOS管的源极和所述开关管的栅极相互连接，所述第十二MOS管的源极、所述第十三MOS管的源极连接至所述第五节点，所述第十二MOS管的漏极、所述第十三MOS管的漏极和所述开关管的漏极相互连接形成第六节点，所述第十三MOS管的栅极输入所述时钟的差分时钟，所述第十四MOS管的栅极、所述第十六MOS管的源极接所述电源电压，所述第十四MOS管的漏极、所述第十六MOS管的漏极和所述第十五MOS管的漏极相互连接，所述第十六MOS管的栅极和所述第十五MOS管的栅极相互连接输入所述时钟的差分时钟，所述第十五MOS管的源极接地，所述第六节点作为电压输入端，所述开关管的源极作为电压输出端。

6.如权利要求5所述的自举采样开关电路，其特征在于，所述电荷泵包括：第十七MOS管和第十八MOS管、第四电容、第五电容和第二反相器，所述第十七MOS管和所述第十八MOS管均为NMOS且均采用低压薄栅管；

所述第四电容的下极板和所述第二反相器的输入端连接形成所述电荷泵的输入端，所述第二反相器的输出端与所述第五电容的下极板连接，所述第十七MOS管的漏极和所述第十八MOS管的漏极接所述电源电压，所述第十七MOS管的源极、所述第十八MOS管的栅极和所述第四电容的上极板相互连接，所述第十七MOS管的栅极、所述第十八MOS管的源极和所述第五电容的上极板相互连接形成所述电荷泵的输出端。

7.一种采样保持电路，用于模数转换器，其特征在于，所述采样保持电路包括开关管和如权利要求1至6任一项所述的自举采样开关电路，所述自举采样开关电路产生的时钟用于控制所述开关管。

8.一种模数转换器，其特征在于，所述模数转换器包括如权利要求7所述的采样保持电路。