CN113315505B - 用于超高速模数转换器的带宽增强型采样保持开关电路 - Google Patents

用于超高速模数转换器的带宽增强型采样保持开关电路 Download PDF

Info

Publication number
CN113315505B
CN113315505B CN202110460820.9A CN202110460820A CN113315505B CN 113315505 B CN113315505 B CN 113315505B CN 202110460820 A CN202110460820 A CN 202110460820A CN 113315505 B CN113315505 B CN 113315505B
Authority
CN
China
Prior art keywords
mos transistor
drain
source
clock
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110460820.9A
Other languages
English (en)
Other versions
CN113315505A (zh
Inventor
朱樟明
李昂扬
刘健
刘术彬
丁瑞雪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202110460820.9A priority Critical patent/CN113315505B/zh
Publication of CN113315505A publication Critical patent/CN113315505A/zh
Application granted granted Critical
Publication of CN113315505B publication Critical patent/CN113315505B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

本发明公开了一种用于超高速模数转换器的带宽增强型采样保持开关电路，包括第一时钟升压模块、第二时钟升压模块、数字逻辑模块和升压自举采样保持开关模块，其中，升压自举采样保持开关模块中包括第一自举电容和第二自举电容；第一时钟升压模块和第二时钟升压模块分别连接升压自举采样保持开关模块，用于为第一自举电容和第二自举电容提供所需的超高电压时钟信号；数字逻辑模块用于产生时钟信号，以控制升压自举采样保持开关模块处于采样状态或保持状态；升压自举采样保持开关模块用于对输入的待采样信号进行采样并获得输出信号。该电路通过交替切换自举电容解决电荷泄露问题，以及通过添加自举电压升压加速管来提高采样带宽。

Description

用于超高速模数转换器的带宽增强型采样保持开关电路
技术领域
本发明属于高速通信应用技术领域，具体涉及一种用于超高速模数转换器的带宽增强型采样保持开关电路。
背景技术
近些年来在高速通信领域，随着数据通信网络传输数据的速度越来越快，所需要的带宽也提升到几百兆赫兹，这就需要速度达到几百兆赫兹的超高速模数转换器将模拟的无线通信信号转换为数字信号，供数字信号处理芯片进行处理。而作为超高速模数转换器最前端对输入信号进行采样的采样保持开关电路，其采样带宽的高低直接决定了整个模数转换器的带宽。如何在相对高性能的采样精度下增强采样带宽成为了需要解决的重要问题。
基于自举电容充放电的升压自举采样保持开关电路是一种相对高精度的采样电路，其通过自举电容的升压，将采样开关管的栅压提高，同时保持与输入电压的同步变化，从而维持采样开关管栅源电压的恒定来保持采样开关的线性度。然而，在超高速度的采样带宽中，较短的复位时间难以补充自举电容工作过程中的电荷泄露问题，从而降低了采样带宽。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种用于超高速模数转换器的带宽增强型采样保持开关电路，通过交替切换自举电容解决电荷泄露问题，以及通过添加自举电压升压加速管来提高采样带宽。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种用于超高速模数转换器的带宽增强型采样保持开关电路，包括第一时钟升压模块、第二时钟升压模块、数字逻辑模块和升压自举采样保持开关模块，其中，
所述升压自举采样保持开关模块中包括第一自举电容和第二自举电容；所述第一时钟升压模块和所述第二时钟升压模块分别连接所述升压自举采样保持开关模块，用于为所述第一自举电容和所述第二自举电容的充放电开关和切换开关提供所需的超高电压时钟信号，所述超高电压时钟信号的高电平电压为电源电压的两倍；
所述数字逻辑模块用于产生时钟信号，以控制所述升压自举采样保持开关模块处于采样状态或保持状态；
所述升压自举采样保持开关模块通过所述第一时钟升压模块、所述第二时钟升压模块和所述数字逻辑模块的时钟信号的控制，对输入的待采样信号进行采样并获得输出信号。
在本发明的一个实施例中，所述升压自举采样保持开关模块包括第一自举电容C1、第二自举电容C2、采样电容CS、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15、MOS管M16、MOS管M17、MOS管M18、MOS管M19、MOS管M20、MOS管M21、MOS管M22和MOS管M23，其中，
所述MOS管M13的栅极和所述MOS管M14的栅极均外接时钟信号CLKM，所述MOS管M13的漏级连接所述MOS管M14的漏级，所述MOS管M14的源级连接所述MOS管M18的漏级，所述MOS管M13的源级分别连接所述MOS管M6的漏级和所述MOS管M12的漏级，所述MOS管M6的栅极连接所述第一时钟升压模块时钟信号CLKMB的输出端；
所述MOS管M6的源级、所述MOS管M5的源级、所述MOS管M4的源级、所述MOS管M23的源级均连接接地端，所述MOS管M5的栅极连接所述第二时钟升压模块时钟信号CLKNB的输出端；所述第一自举电容C1连接在所述MOS管M15的漏级与所述MOS管M12的漏级之间，所述MOS管M15的源级、所述MOS管M18的源级、所述MOS管M20的漏级、所述MOS管M21的栅极和所述MOS管M22的源级均连接电源端；所述MOS管M15的栅极和所述MOS管M12的栅极均连接所述第一时钟升压模块的时钟信号CLKM_H的输出端，所述MOS管M15的漏级连接所述MOS管M16的源级和所述MOS管M17的源级，所述MOS管M16的栅极连接所述MOS管M11的漏级和所述MOS管M14的漏级；
所述MOS管M12的源级连接所述MOS管M11的源级、所述MOS管M2的源级、所述MOS管M3的源级、所述MOS管M4的漏级、所述MOS管M7的源级、所述MOS管M8的源级和所述MOS管M9的源级，所述MOS管M17的栅极和所述MOS管M10的栅极均外接时钟信号CLKN的输出端，所述MOS管M17的漏级连接所述MOS管M10的漏级、所述MOS管M8的漏级以及所述MOS管M19的栅极；所述MOS管M10的源级连接所述MOS管M5的漏级和所述MOS管M9的漏级，所述第二自举电容C2连接在所述MOS管M18的漏级与所述MOS管M9的漏级之间，所述MOS管M18的漏级还连接所述MOS管M14的源级和所述MOS管M19的源级，所述MOS管M18的栅极和所述MOS管M9的栅极均连接所述第二时钟升压模块的时钟信号CLKN_H的输出端，所述MOS管M19的漏级连接所述MOS管M20的源级、所述MOS管M21的漏级、所述MOS管M8的栅极、所述MOS管M7的漏级、所述MOS管M1的栅极、所述MOS管M2的栅极、所述MOS管M16的漏级和所述MOS管M11的栅极；所述MOS管M20的栅极连接所述数字逻辑模块的时钟信号CLKS的输出端，所述MOS管M7的栅极、所述MOS管M22的栅极、所述MOS管M23的栅极、所述MOS管M4的栅极以及所述MOS管M3的栅极均连接所述数字逻辑模块的时钟信号CLKSB的输出端；
所述MOS管M21的源级连接所述MOS管M22的漏级和所述MOS管M23的漏级，所述MOS管M3的漏级连接所述MOS管M2的漏级、所述MOS管M1的源级并在所述MOS管M3的漏级与所述MOS管M2的漏级之间的节点处输入待采样信号VIN，所述采样电容CS连接在接地端与所述MOS管M1的漏级之间，且所述MOS管M1的漏级与所述采样电容CS之间的节点处输出经采样的输出信号VOUT。
在本发明的一个实施例中，所述第一时钟升压模块包括升压电容CH、MOS管M24、MOS管M25、MOS管M26、MOS管M27、MOS管M28、MOS管M29和MOS管M30，其中，
所述MOS管M25的栅极外接所述时钟信号CLKM，所述升压电容CH连接在所述MOS管M25的栅极与所述MOS管M26的源级之间，所述MOS管M27的栅极连接所述MOS管M25的栅极和所述MOS管M28的源级，所述MOS管M25的源级和所述MOS管M24的源级均连接接地端；
所述MOS管M27的漏级连接所述MOS管M25的漏级、所述MOS管M28的栅极、所述MOS管M29的栅极、所述MOS管M26的栅极、所述MOS管M24的栅极，并且连接所述第一时钟升压模块的时钟信号CLKMB的输出端；
所述MOS管M27的源级和所述MOS管M30的源级连接电源端，所述MOS管M28的漏级连接所述MOS管M29的漏级以及所述MOS管M30的栅极；
所述MOS管M30的漏级连接所述MOS管M29的源级和所述MOS管M26的源级；
所述MOS管M26的漏级连接所述MOS管M24的漏级，并连接所述第一时钟升压模块的时钟信号CLKM_H的输出端。
在本发明的一个实施例中，所述第一时钟升压模块和所述第二时钟升压模块具有相同的电路结构，且所述第二时钟升压模块外接所述时钟信号CLKN，输出用于控制所述升压自举采样保持开关模块的时钟信号CLKNB和CLKN_H。
在本发明的一个实施例中，所述数字逻辑模块包括二输入或门OR和反相器INV，其中，
所述二输入或门OR的两个输入端分别输入时钟信号CLKM和时钟信号CLKN，所述二输入或门OR的输出端连接所述反相器INV的输入端，并且所述二输入或门OR的输出端作为所述数字逻辑模块的时钟信号CLKS的输出端连接至所述升压自举采样保持开关模块，所述反相器INV的输出端作为所述数字逻辑模块的时钟信号CLKSB的输出端连接至所述升压自举采样保持开关模块。
在本发明的一个实施例中，所述时钟信号CLKSB为所述时钟信号CLKS的反向时钟信号。
与现有技术相比，本发明的有益效果在于：
1、本发明用于超高速模数转换器的带宽增强型采样保持开关电路，通过交替切换自举电容解决电荷泄露问题，以及通过添加自举电压升压加速管来提高采样带宽。
2、本发明的采样保持开关电路，通过将一个自举电容改为两个自举电容，增加了电容电荷泄露损失的补充时间，防止了自举电压的减小，增强了带宽，实现了在超高速模数转换器中的应用。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种用于超高速模数转换器的带宽增强型采样保持开关电路的电路模块图；
图2是本发明实施例提供的一种升压自举采样保持开关模块的电路结构图；
图3是本发明实施例提供的一种时钟升压模块的电路结构图；
图4是本发明实施例提供的一种数字逻辑模块的电路结构图；
图5是本发明实施例提供的一种用于超高速模数转换器的带宽增强型采样保持开关电路的时钟时序图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种用于超高速模数转换器的带宽增强型采样保持开关电路进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
请参见图1，图1是本发明实施例提供的一种用于超高速模数转换器的带宽增强型采样保持开关电路的电路模块图。该采样保持开关电路包括第一时钟升压模块101、第二时钟升压模块102、数字逻辑模块103和升压自举采样保持开关模块104，其中，升压自举采样保持开关模块104中包括第一自举电容和第二自举电容；第一时钟升压模块101和第二时钟升压模块102分别连接升压自举采样保持开关模块104，用于为第一自举电容和第二自举电容的充放电开关和切换开关提供所需的超高电压时钟信号，超高电压时钟信号的高电平电压为电源电压的两倍；数字逻辑模块103用于产生时钟信号，以控制升压自举采样保持开关模块104处于采样状态或保持状态；升压自举采样保持开关模块104通过第一时钟升压模块101、第二时钟升压模块102和数字逻辑模块103的时钟信号的控制，对输入的待采样信号进行采样并获得输出信号。
本实施例采用双自举电容交替充电的方式，使得第一自举电容C1和第二自举电容C2交替工作，在复位时间进行充电，在工作时间进行电压的升压自举。对其中任意一个自举电容来说，每两个采样周期工作一次，复位时间大幅增加，解决了自举电容中泄露的电荷无法在很短复位时间内得到补充导致的自举电压降低的问题，保证了该带宽增强型采样保持开关电路在超高速采样时的线性度，增强了采样带宽。
请参见图2，图2是本发明实施例提供的一种升压自举采样保持开关模块的电路结构图。本实施例的升压自举采样保持开关模块104包括第一自举电容C1、第二自举电容C2、采样电容CS、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15、MOS管M16、MOS管M17、MOS管M18、MOS管M19、MOS管M20、MOS管M21、MOS管M22和MOS管M23，其中，
MOS管M13的栅极和MOS管M14的栅极均外接时钟信号CLKM，MOS管M13的漏级连接MOS管M14的漏级，MOS管M14的源级连接MOS管M18的漏级，MOS管M13的源级分别连接MOS管M6的漏级和MOS管M12的漏级，MOS管M6的栅极连接第一时钟升压模块101时钟信号CLKMB的输出端；
MOS管M6的源级、MOS管M5的源级、MOS管M4的源级、MOS管M23的源级均连接接地端，MOS管M5的栅极连接第二时钟升压模块102时钟信号CLKNB的输出端；第一自举电容C1连接在MOS管M15的漏级与MOS管M12的漏级之间，MOS管M15的源级、MOS管M18的源级、MOS管M20的漏级、MOS管M21的栅极和MOS管M22的源级均连接电源端；MOS管M15的栅极和MOS管M12的栅极均连接第一时钟升压模块101的时钟信号CLKM_H的输出端，MOS管M15的漏级连接MOS管M16的源级和MOS管M17的源级，MOS管M16的栅极连接MOS管M11的漏级和MOS管M14的漏级；
MOS管M12的源级连接MOS管M11的源级、MOS管M2的源级、MOS管M3的源级、MOS管M4的漏级、MOS管M7的源级、MOS管M8的源级和MOS管M9的源级，MOS管M17的栅极和MOS管M10的栅极均外接时钟信号CLKN的输出端，MOS管M17的漏级连接MOS管M10的漏级、MOS管M8的漏级以及MOS管M19的栅极；MOS管M10的源级连接MOS管M5的漏级和MOS管M9的漏级，第二自举电容C2连接在MOS管M18的漏级与MOS管M9的漏级之间，MOS管M18的漏级还连接MOS管M14的源级和MOS管M19的源级，MOS管M18的栅极和MOS管M9的栅极均连接第二时钟升压模块102的时钟信号CLKN_H的输出端，MOS管M19的漏级连接MOS管M20的源级、MOS管M21的漏级、MOS管M8的栅极、MOS管M7的漏级、MOS管M1的栅极、MOS管M2的栅极、MOS管M16的漏级和MOS管M11的栅极；MOS管M20的栅极连接数字逻辑模块104的时钟信号CLKS的输出端，MOS管M7的栅极、MOS管M22的栅极、MOS管M23的栅极、MOS管M4的栅极以及MOS管M3的栅极均连接数字逻辑模块104的时钟信号CLKSB的输出端；
所述MOS管M21的源级连接所述MOS管M22的漏级和所述MOS管M23的漏级，所述MOS管M3的漏级连接所述MOS管M2的漏级、所述MOS管M1的源级并在所述MOS管M3的漏级与所述MOS管M2的漏级之间的节点处输入待采样信号VIN，所述采样电容CS连接在接地端与所述MOS管M1的漏级之间，且所述MOS管M1的漏级与所述采样电容CS之间的节点处输出经采样的输出信号VOUT。
在该升压自举采样保持开关模块104中，MOS管M4、MOS管M5、MOS管M6、MOS管M15、MOS管M18、MOS管M22和MOS管M23为自举电容充放电管，MOS管M10、MOS管M13、MOS管M14和MOS管M17为反相器管，MOS管M7为自举电压下拉加速管，MOS管M20为自举电压升压加速管，MOS管M8、MOS管M11和MOS管M21为稳定性保护管，MOS管M9、MOS管M12、MOS管M16和MOS管M19为切换开关管，MOS管M2和MOS管M3为通道管，MOS管M1为采样开关管。升压自举采样保持开关模块104通过第一自举电容C1和第二自举电容C2的升压和交替转换保证采样管M1栅源电压恒定，从而对输入信号VIN进行高速高线性度的采样。
具体地，切换开关管M9，M12，M16和M19控制两个自举电容C1和C2交替工作，所述切换开关管使用超高电压时钟信号控制两个自举电容交替工作，该超高电压时钟由第一时钟升压模块101或第二时钟升压模块102提供。通过使用超高电压时钟信号控制，开关管M1可以保证两个自举电容交替工作而互不干扰，保证双自举电容交替的作用，保证了带宽增强型采样保持开关电路在超高速采样时的线性度，增强了采样带宽。
自举电压下拉加速管M7在采样时钟转换为低电平时开启，直接将开关管M1的栅端电压下拉至接地端GND，更快速地关闭了开关管M1，防止了因孔径延时过长导致的对采样输出信号电压VOUT影响过大，保证了该带宽增强型采样保持开关电路在超高速采样时的线性度，增强了采样带宽。
稳定性保护管M8，M11和M21通过限制晶体管M16，M19和M23的栅源电压差和源漏电压差，防止栅压击穿和源漏击穿，保证电路稳定工作。
自举电压升压加速管M20为NMOS管，通过在采样时钟转换为高电平开始时将开关管M1栅端电压直接拉至电源端VDD附近，加速了自举电压上升至2VDD的速度，保证了该带宽增强型采样保持开关电路在超高速采样时的线性度，增强了采样带宽。需要注意的是，当开关管M1的栅端电压被拉至VDD附近时，由于自举电压升压加速管M20的栅源电压差减小自动关断，防止了当开关管M1栅端电压大于VDD时，经自举电压升压加速管M20被VDD拉低。
请参见图3，图3是本发明实施例提供的一种时钟升压模块的电路结构图。该时钟升压模块为第一时钟升压模块101或第二时钟升压模块102，本实施例的第一时钟升压模块101和第二时钟升压模块102具有相同的电路结构，其中，第一时钟升压模块102外接时钟信号CLKM，产生并输出时钟信号CLKMB和CLKM_H，第二时钟升压模块102外接时钟信号CLKN，产生并输出时钟信号CLKNB和CLKN_H。
具体地，第一时钟升压模块101包括升压电容CH、MOS管M24、MOS管M25、MOS管M26、MOS管M27、MOS管M28、MOS管M29和MOS管M30，其中，MOS管M25的栅极外接时钟信号CLKM，升压电容CH连接在MOS管M25的栅极与MOS管M26的源级之间，MOS管M27的栅极连接MOS管M25的栅极和MOS管M28的源级，MOS管M25的源级和MOS管M24的源级均连接接地端；MOS管M27的漏级连接MOS管M25的漏级、MOS管M28的栅极、MOS管M29的栅极、MOS管M26的栅极、MOS管M24的栅极，并且连接第一时钟升压模块101的时钟信号CLKMB的输出端；MOS管M27的源级和MOS管M30的源级连接电源端，MOS管M28的漏级连接MOS管M29的漏级以及MOS管M30的栅极；MOS管M30的漏级连接MOS管M29的源级和MOS管M26的源级；MOS管M26的漏级连接MOS管M24的漏级，并连接第一时钟升压模块101的时钟信号CLKM_H的输出端。
具体地，在第一时钟升压模块101中，MOS管M24、MOS管M25、MOS管M26和MOS管M27为反相器管，MOS管M28、MOS管M29和MOS管M30为切换开关管，通过升压电容CH进行升压，用于为升压自举采样保持开关模块104中的第一自举电容C1、第二自举电容C2的充放电开关和切换开关提供所需要的超高电压时钟信号，该超高电压时钟信号的高电平电压为电源电压的两倍。第二时钟升压模块102具有与第一时钟升压模块101相同的电路结构，这里不再赘述。
当输入的外接时钟信号为低电平GND时，时钟信号的电压经两个反相器管后依然输出低电平GND，此时，升压电容CH处于复位阶段；当输入的外接时钟信号转变为高电平VDD时，升压电容CH处于工作阶段，时钟信号的电压变化通过升压电容CH下极板相应反应到升压电容CH上极板，因此升压电容CH上极板电压为VDD+VDD，输出时钟信号CLKM_H和CLKN_H的高电平电压经过管M26被拉高到2VDD，得到了超高电压电平的时钟信号，同时也通过该时钟升压模块内部的反相器管得到所需要的反向时钟信号。
在本实施例中，时钟信号CLKMB和CLKNB由外接时钟信号CLKM和CLKN通过时钟升压模块(第一时钟升压模块101和第二时钟升压模块102)中的反相器管产生，时钟信号CLKM_H和CLKN_H由外接时钟信号CLKM和CLKN通过所述时钟升压电路中的升压电容产生。如图3所示，对于第一时钟升压模块101或第二时钟升压模块102，当外接时钟信号CLKM/CLKN为GND时，MOS管M25关断，M27开启，CLKMB/CLKNB电压上拉至电源电压VDD，M24开启，M26关断，CLKM_H/CLKN_H电压下拉到接地端GND。同时MOS管M28开启，M29关断，M28的漏端电压被下拉至GND，从而开启M30，升压电容CH的上极板充电，使两端电压为VDD；当CLKM/CLKN为VDD时，M25开启，M27关断，CLKMB/CLKNB被下拉至GND，M24关断，M26开启，同时，M28关断，M29开启，M28的漏断电压被上拉到VDD，M30关断，升压电容CH的上下极板电压差保持VDD不变，则升压电容CH上极板电压上升为2VDD，经M26管拉高CLKM_H/CLKN_H电压到2VDD。因此，通过第一时钟升压模块101和第二时钟升压模块102，分别产生了CLKM和CLKN的反向时钟CLKMB和CLKNB、以及超高电压时钟CLKM_H和CLKN_H。CLKMB用于控制第一自举电容C1的放电，CLKNB用于控制第二自举电容C2的放电，CLKM_H用于控制第一自举电容C1的充电和切换，CLKN_H用于控制第二自举电容C2的充电和切换。
请参见图4，图4是本发明实施例提供的一种数字逻辑模块的电路结构图，所述数字逻辑模块104包括二输入或门OR和反相器INV，其中，所述二输入或门OR的两个输入端分别输入时钟信号CLKM和时钟信号CLKN，所述二输入或门OR的输出端连接所述反相器INV的输入端，并且所述二输入或门OR的输出端作为所述数字逻辑模块104的时钟信号CLKS的输出端连接至所述升压自举采样保持开关模块104，所述反相器INV的输出端作为所述数字逻辑模块104的时钟信号CLKSB的输出端连接至所述升压自举采样保持开关模块104。
具体地，时钟信号CLKS由CLKM和CLKN通过数字逻辑模块103中的二输入或门产生，CLKSB由CLKS通过在数字逻辑模块103中的反相器产生。输入的两个时钟信号CLKM和CLKN经过该数字逻辑模块104得到时钟信号CLKS，以及时钟信号CLKS的反向时钟信号CLKSB，CLKS和CLKSB信号用于升压自举采样保持开关模块104在采样状态和保持状态之间切换。
具体地，本实施例的数字逻辑模块104具体包括一个二输入或门OR和连接在该二输入或门OR输出端的一个反相器INV，二输入或门OR的两个输入即为该数字逻辑模块104的两个输入，二输入或门OR的输出和反相器INV的输出为该数字逻辑模块104的两个输出。该数字逻辑模块104的两个输入为两个外接时钟信号CLKM和CLKN，由整体电路外部提供，该数字逻辑模块104的两个输出为时钟信号CLKS和CLKSB，其中，CLKS由CLKM和CLKN通过二输入或门OR产生，CLKSB通过CLKS经反相器INV产生。时钟信号CLKS和CLKSB用于控制升压自举采样保持开关模块104在采样状态与保持状态之间切换。
请一并参见图1和图5，图5是本发明实施例提供的一种用于超高速模数转换器的带宽增强型采样保持开关电路的时钟时序图。本实施例用于超高速模数转换器的带宽增强型采样保持开关电路的具体工作过程如下：
当时钟信号CLKS、CLKM、CLKM_H、CLKN和CLKN_H均为低电平时，第一自举电容C1的下极板通过MOS管M6放电至接地端GND，第二自举电容C2的下极板通过MOS管M5放电至接地端GND，而第一自举电容C1的上极板通过MOS管M15充电至电源电压VDD，第二自举电容C2的上极板通过MOS管M18充电至电源电压VDD，MOS管M14和M17导通，MOS管M16和M19的栅极被拉到电源电压VDD，栅源电压相等，MOS管M16和M19也关断；同时MOS管M21和M23导通，将开关管M1的栅端电压VP下拉至接地端GND，关闭开关管M1管，通道管M2和M3也关断，同时通道管M2和M3源端电压也经打开的M4管下拉到接地端GND，该升压自举采样保持开关模块104进入保持阶段。
当时钟信号CLKN和CLKN_H为低电平，CLKS、CLKM和CLKM_H为高电平时，MOS管M4、M7、M15、M6和M23关断，MOS管M3、M12和M22导通，待采样信号电压VIN通过MOS管M3和M12连通至第一自举电容C1的下极板，第一自举电容C1的下极板电压从接地端GND上升至待采样信号电压VIN，上极板电压也相应从电源电压VDD上升到VDD+VIN，在时钟信号CLKN和CLKN_H为低电平，CLKS、CLKM和CLKM_H为高电平的同时，MOS管M12、M13、M20和M22均导通，MOS管M20的导通直接将开关管M1的栅端电压VP上拉至接近电源电压VDD，而不需要经MOS管M22的漏端电压上升的电荷传过来，从而加快了开关管M1的栅端电压VP到电源电压VDD的速度。与此同时，MOS管M11导通，与M12、M13一起将MOS管M16的栅端电压下拉到等于待采样信号电压VIN，使得MOS管M16导通，将开关管M1的栅端电压VP继续拉升至等于第一自举电容C1的上极板电压，M2打开，此时MOS管M20因栅源电压差减小至小于阈值电压而关断。需要注意的是，MOS管M13也可能因栅源电压差减小而关断，然而M11的栅端为VP电压，因此始终保持开启，保证了MOS管M16的栅源电压差不大于电源电压VDD，保护了M16管不被击穿，最终，VP电压为VDD+VIN，将开关管M1的栅源电压差钳制在电源电压VDD左右，保证了采样开关在采样中的线性度。需要注意的是，MOS管M17源端的电压连接至第一自举电容C1的上极板VDD+VIN电压而非VDD，这是为了防止在第一自举电容C1工作过程中VP电压被第一自举电容C1上极板拉升到VDD+VIN时，M19因栅漏电压差增大而开启，而M19的开启会导致VP电荷经M19分享到第二自举电容C2上极板造成VP电压的降低。此时，该升压自举采样保持开关模块104进入采样阶段。
当时钟信号CLKS、CLKM、CLKM_H、CLKN和CLKN_H均为低电平时，通道管M2和M3再次关断，同时M2和M3的源端电压也经打开的M4管再次下拉到接地端GND，MOS管M6、M7、M14、M15和M23打开，第一自举电容C1下极板通过MOS管M6放电至接地端GND，第一自举电容C1上极板通过MOS管M15充电至电源电压VDD，MOS管M16的栅端被拉至电源电压VDD，M16关断。而MOS管M7的开启直接将开关管M1的栅端电压VP下拉至接地端GND，而不用经由MOS管M21和M23到GND，因此更快速地关闭了开关管M1，防止了因孔径延时过长导致的对采样输出电压影响过大，该升压自举采样保持开关模块104进入保持阶段。
当时钟信号CLKM和CLKM_H为低电平，而CLKS、CLKN和CLKN_H为高电平时，MOS管M4、M5、M7、M18和M23关断，M3、M9和M22导通，待采样信号电压VIN通过MOS管M3和M9连通至第二自举电容C2的下极板，第二自举电容C2的下极板电压从GND上升到VIN，上极板电压也相应从电源电压VDD上升到VDD+VIN，在时钟信号CLKM和CLKM_H为低电平，CLKS、CLKN、CLKN_H为高电平的同时，MOS管M9、M10、M20和M22均导通，M20的导通直接将开关管M1的栅端电压VP上拉至接近电源电压VDD，M2再次打开，而不需要经M22的漏端电压上升的电荷传过来，从而加快了开关管M1的栅端电压VP电压到VDD的速度。与此同时，MOS管M8导通，和M9、M10一起将M19的栅端电压下拉到等于VIN，使得M19导通，将开关管M1的栅端电压VP电压继续拉升至等于第二自举电容C2的上极板电压，此时M20因栅源电压差减小到小于阈值电压而关断。需要注意的是，管M9也可能因栅源电压差减小而关断，然而M8的栅端为VP电压，因此始终保持开启，保证了M19栅源电压差不大于VDD，保护了M19管不被击穿，最终，VP电压为VDD+VIN，将开关管M1的栅源电压差钳制在VDD左右，保证了采样开关在采样中的线性度。此外，还需要注意的是，管M14源端的电压连接至第二自举电容C2的上极板VDD+VIN电压而非VDD，这是为了防止在第二自举电容C2工作过程中VP电压被第二自举电容C2上极板拉升到VDD+VIN时，M16因栅漏电压差增大而开启，M16的开启会导致VP电荷经M16分享到C1上极板造成VP电压的降低。此时，该升压自举采样保持开关模块104进入采样阶段升压自举采样保持开关模块。采样电容CS为寄生电容和负载电容的总和，容值的大小影响了采样的速度和精度，容值越小，则速度越快但精度越低，而容值越大，则精度越高但速度越慢。
当两个自举电容C1和C2都处于复位阶段时，采样开关管M1关断，电路进入保持阶段，输出电压不随输入信号变化，自举电容处于补充电荷的状态；当其中一个自举电容处于工作阶段时，采样开关管M1的栅端电压随着输入信号的电压变化经自举电容升压后相应变化，维持栅源电压差为VDD不变，从而保证采样的线性度，同时另一个自举电容依然处于复位状态，进行持续地补充电荷；然后当两个自举电容又都处于复位阶段时，采样开关管M1关断，电路进入保持阶段，输出电压不随输入信号变化，一个自举电容开始补充电荷，而另一个自举电容则继续补充电荷；当另一个自举电容处于工作阶段时，采样开关管M1的栅端电压随着输入信号的电压变化经自举电容升压后相应变化，维持栅源电压差为VDD不变，从而保证采样的线性度，同时另一个自举电容依然处于复位状态，进行持续地补充电荷。
本实施例用于超高速模数转换器的带宽增强型采样保持开关电路，通过交替切换自举电容解决电荷泄露问题，以及通过添加自举电压升压加速管来提高采样带宽。该采样保持开关电路，通过将一个自举电容改为两个自举电容，增加了电容电荷泄露损失的补充时间，防止了自举电压的减小，增强了带宽，实现了在超高速模数转换器中的应用。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种用于超高速模数转换器的带宽增强型采样保持开关电路，其特征在于，包括第一时钟升压模块(101)、第二时钟升压模块(102)、数字逻辑模块(103)和升压自举采样保持开关模块(104)，其中，
所述升压自举采样保持开关模块(104)中包括第一自举电容和第二自举电容；所述第一时钟升压模块(101)和所述第二时钟升压模块(102)分别连接所述升压自举采样保持开关模块(104)，用于为所述第一自举电容和所述第二自举电容的充放电开关和切换开关提供所需的超高电压时钟信号，所述超高电压时钟信号的高电平电压为电源电压的两倍；
所述数字逻辑模块(103)用于产生时钟信号，以控制所述升压自举采样保持开关模块(104)处于采样状态或保持状态；
所述升压自举采样保持开关模块(104)通过所述第一时钟升压模块(101)、所述第二时钟升压模块(102)和所述数字逻辑模块(103)的时钟信号的控制，对输入的待采样信号进行采样并获得输出信号。
2.根据权利要求1所述的用于超高速模数转换器的带宽增强型采样保持开关电路，其特征在于，所述升压自举采样保持开关模块(104)包括第一自举电容C1、第二自举电容C2、采样电容CS、MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5、MOS管M6、MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15、MOS管M16、MOS管M17、MOS管M18、MOS管M19、MOS管M20、MOS管M21、MOS管M22和MOS管M23，其中，
所述MOS管M13的栅极和所述MOS管M14的栅极均外接时钟信号CLKM，所述MOS管M13的漏级连接所述MOS管M14的漏级，所述MOS管M14的源级连接所述MOS管M18的漏级，所述MOS管M13的源级分别连接所述MOS管M6的漏级和所述MOS管M12的漏级，所述MOS管M6的栅极连接所述第一时钟升压模块(101)时钟信号CLKMB的输出端；
所述MOS管M6的源级、所述MOS管M5的源级、所述MOS管M4的源级、所述MOS管M23的源级均连接接地端，所述MOS管M5的栅极连接所述第二时钟升压模块(102)时钟信号CLKNB的输出端；所述第一自举电容C1连接在所述MOS管M15的漏级与所述MOS管M12的漏级之间，所述MOS管M15的源级、所述MOS管M18的源级、所述MOS管M20的漏级、所述MOS管M21的栅极和所述MOS管M22的源级均连接电源端；所述MOS管M15的栅极和所述MOS管M12的栅极均连接所述第一时钟升压模块(101)的时钟信号CLKM_H的输出端，所述MOS管M15的漏级连接所述MOS管M16的源级和所述MOS管M17的源级，所述MOS管M16的栅极连接所述MOS管M11的漏级和所述MOS管M14的漏级；
所述MOS管M12的源级连接所述MOS管M11的源级、所述MOS管M2的源级、所述MOS管M3的源级、所述MOS管M4的漏级、所述MOS管M7的源级、所述MOS管M8的源级和所述MOS管M9的源级，所述MOS管M17的栅极和所述MOS管M10的栅极均外接时钟信号CLKN的输出端，所述MOS管M17的漏级连接所述MOS管M10的漏级、所述MOS管M8的漏级以及所述MOS管M19的栅极；所述MOS管M10的源级连接所述MOS管M5的漏级和所述MOS管M9的漏级，所述第二自举电容C2连接在所述MOS管M18的漏级与所述MOS管M9的漏级之间，所述MOS管M18的漏级还连接所述MOS管M14的源级和所述MOS管M19的源级，所述MOS管M18的栅极和所述MOS管M9的栅极均连接所述第二时钟升压模块(102)的时钟信号CLKN_H的输出端，所述MOS管M19的漏级连接所述MOS管M20的源级、所述MOS管M21的漏级、所述MOS管M8的栅极、所述MOS管M7的漏级、所述MOS管M1的栅极、所述MOS管M2的栅极、所述MOS管M16的漏级和所述MOS管M11的栅极；所述MOS管M20的栅极连接所述数字逻辑模块(104)的时钟信号CLKS的输出端，所述MOS管M7的栅极、所述MOS管M22的栅极、所述MOS管M23的栅极、所述MOS管M4的栅极以及所述MOS管M3的栅极均连接所述数字逻辑模块(104)的时钟信号CLKSB的输出端；
所述MOS管M21的源级连接所述MOS管M22的漏级和所述MOS管M23的漏级，所述MOS管M3的漏级连接所述MOS管M2的漏级、所述MOS管M1的源级并在所述MOS管M3的漏级与所述MOS管M2的漏级之间的节点处输入待采样信号VIN，所述采样电容CS连接在接地端与所述MOS管M1的漏级之间，且所述MOS管M1的漏级与所述采样电容CS之间的节点处输出经采样的输出信号VOUT。
3.根据权利要求1所述的用于超高速模数转换器的带宽增强型采样保持开关电路，其特征在于，所述第一时钟升压模块(101)包括升压电容CH、MOS管M24、MOS管M25、MOS管M26、MOS管M27、MOS管M28、MOS管M29和MOS管M30，其中，
所述MOS管M25的栅极外接时钟信号CLKM，所述升压电容CH连接在所述MOS管M25的栅极与所述MOS管M26的源级之间，所述MOS管M27的栅极连接所述MOS管M25的栅极和所述MOS管M28的源级，所述MOS管M25的源级和所述MOS管M24的源级均连接接地端；
所述MOS管M27的漏级连接所述MOS管M25的漏级、所述MOS管M28的栅极、所述MOS管M29的栅极、所述MOS管M26的栅极、所述MOS管M24的栅极，并且连接所述第一时钟升压模块(101)的时钟信号CLKMB的输出端；
所述MOS管M27的源级和所述MOS管M30的源级连接电源端，所述MOS管M28的漏级连接所述MOS管M29的漏级以及所述MOS管M30的栅极；
所述MOS管M30的漏级连接所述MOS管M29的源级和所述MOS管M26的源级；
所述MOS管M26的漏级连接所述MOS管M24的漏级，并连接所述第一时钟升压模块(101)的时钟信号CLKM_H的输出端。
4.根据权利要求1所述的用于超高速模数转换器的带宽增强型采样保持开关电路，其特征在于，所述第一时钟升压模块(101)和所述第二时钟升压模块(102)具有相同的电路结构，且所述第二时钟升压模块(102)外接时钟信号CLKN，输出用于控制所述升压自举采样保持开关模块(104)的时钟信号CLKNB和CLKN_H。
5.根据权利要求1所述的用于超高速模数转换器的带宽增强型采样保持开关电路，其特征在于，所述数字逻辑模块(104)包括二输入或门OR和反相器INV，其中，
所述二输入或门OR的两个输入端分别输入时钟信号CLKM和时钟信号CLKN，所述二输入或门OR的输出端连接所述反相器INV的输入端，并且所述二输入或门OR的输出端作为所述数字逻辑模块(104)的时钟信号CLKS的输出端连接至所述升压自举采样保持开关模块(104)，所述反相器INV的输出端作为所述数字逻辑模块(104)的时钟信号CLKSB的输出端连接至所述升压自举采样保持开关模块(104)。
6.根据权利要求5所述的用于超高速模数转换器的带宽增强型采样保持开关电路，其特征在于，所述时钟信号CLKSB为所述时钟信号CLKS的反向时钟信号。
CN202110460820.9A 2021-04-27 2021-04-27 用于超高速模数转换器的带宽增强型采样保持开关电路 Active CN113315505B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110460820.9A CN113315505B (zh) 2021-04-27 2021-04-27 用于超高速模数转换器的带宽增强型采样保持开关电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110460820.9A CN113315505B (zh) 2021-04-27 2021-04-27 用于超高速模数转换器的带宽增强型采样保持开关电路

Publications (2)

Publication Number Publication Date
CN113315505A CN113315505A (zh) 2021-08-27
CN113315505B true CN113315505B (zh) 2022-12-02

Family

ID=77372704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110460820.9A Active CN113315505B (zh) 2021-04-27 2021-04-27 用于超高速模数转换器的带宽增强型采样保持开关电路

Country Status (1)

Country Link
CN (1) CN113315505B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102185596A (zh) * 2011-04-28 2011-09-14 北京工业大学 应用于高速度高线性度模数转换器的自举式采样开关
CN107896110A (zh) * 2017-12-15 2018-04-10 上海贝岭股份有限公司 自举采样开关电路、采样保持电路及时间交织型adc
CN110365325A (zh) * 2018-04-11 2019-10-22 中芯国际集成电路制造(上海)有限公司 栅压自举开关电路、采样保持模块及电子装置
CN110943726A (zh) * 2019-12-12 2020-03-31 西安电子科技大学 一种多通道多级并行超高速采样保持电路
CN111384951A (zh) * 2018-12-29 2020-07-07 上海贝岭股份有限公司 自举采样开关电路、采样保持电路及模数转换器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724236B1 (en) * 2002-10-12 2004-04-20 Texas Instruments Incorporated Buffered bootstrapped input switch with cancelled charge sharing for use in high performance sample and hold switched capacitor circuits
US8466818B1 (en) * 2011-12-01 2013-06-18 Crest Semiconductors, Inc. Time-interleaved analog-to-digital converter bandwidth matching
CN103762986A (zh) * 2014-01-16 2014-04-30 四川和芯微电子股份有限公司 采样保持开关电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102185596A (zh) * 2011-04-28 2011-09-14 北京工业大学 应用于高速度高线性度模数转换器的自举式采样开关
CN107896110A (zh) * 2017-12-15 2018-04-10 上海贝岭股份有限公司 自举采样开关电路、采样保持电路及时间交织型adc
CN110365325A (zh) * 2018-04-11 2019-10-22 中芯国际集成电路制造(上海)有限公司 栅压自举开关电路、采样保持模块及电子装置
CN111384951A (zh) * 2018-12-29 2020-07-07 上海贝岭股份有限公司 自举采样开关电路、采样保持电路及模数转换器
CN110943726A (zh) * 2019-12-12 2020-03-31 西安电子科技大学 一种多通道多级并行超高速采样保持电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"12位20MS/s流水线ADC的研制";戴澜等;《半导体技术》;20100930;第35卷(第9期);第944-946页 *
"An 87-dB-SNDR 1MS/s Bilateral Bootstrapped CMOS Switch for Sample-and-Hold Circuit";Mounes Gharib Khajeh等;《2020 28th Iranian Conference on Electrical Engineering (ICEE)》;20201126;第1-5页 *

Also Published As

Publication number Publication date
CN113315505A (zh) 2021-08-27

Similar Documents

Publication Publication Date Title
CN108777579B (zh) 栅压自举开关
US8030974B1 (en) Method and apparatus for sampling
CN108155899B (zh) 一种栅压自举开关电路
CN112671382B (zh) 一种栅压自举开关电路
CN105119604A (zh) 一种适用于低电源电压模数转换器采样的自举开关电路
CN110635791B (zh) 一种采用镜像结构的栅压自举采样开关电路
CN112383292B (zh) 一种高速高线性度栅压自举开关电路
CN112953503A (zh) 一种高线性度的栅压自举开关电路
CN209787154U (zh) 一种采样频率可调的模数转换器
CN113783563B (zh) 一种负电压低漏电流开关电路
CN111384951B (zh) 自举采样开关电路、采样保持电路及模数转换器
CN110690884A (zh) 一种采用cmos传输门的栅压自举开关电路
CN102006041A (zh) 一种可阵列式用的全数字cmos工艺实现的栅压自举开关
CN113726321A (zh) 一种自举开关电路和模数转换器
CN111614356B (zh) 栅压自举采样电路
CN113315505B (zh) 用于超高速模数转换器的带宽增强型采样保持开关电路
CN117192197A (zh) 电压采样电路、电池管理系统以及电池包
CN107888192B (zh) 一种提升模数转换器中动态开关线性度的电路
CN111970004A (zh) 一种不影响器件寿命的自举开关结构
CN115987267A (zh) 一种高线性度采样开关电路
CN100464504C (zh) 一种模拟信号采样装置
CN212785316U (zh) 一种不影响器件寿命的自举开关结构
Borghetti et al. A programmable 10b up-to-6MS/s SAR-ADC featuring constant-FoM with on-chip reference voltage buffers
CN213693674U (zh) 应用于超低功耗模数转换器的栅压自举开关电路
CN113078905A (zh) 采样保持电路、模数转换器及wifi芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant