CN110365325A - 栅压自举开关电路、采样保持模块及电子装置 - Google Patents

Abstract

本发明提供一种栅压自举开关电路、采样保持模块及电子装置，所述栅压自举开关电路包括电荷泵和用作开关的MOS开关管，所述电荷泵包括用于在第一时钟信号的控制下向所述MOS开关管提供栅端控制电压的栅压供给电路、用于在第二时钟信号的控制下对所述MOS开关管的栅端电压进行泄放的栅压泄放电路以及用于在所述MOS开关管导通阶段将第一电源的电压提供给所述栅压泄放电路的辅助电路，所述辅助电路能够减小寄生电容的不利影响，提高所述MOS开关管的开启效率。本发明的采样保持模块和电子装置，采用了本发明的栅压自举开关电路，性能得到改善。

Description

栅压自举开关电路、采样保持模块及电子装置

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种栅压自举开关电路、采样保持模块及电子装置。

背景技术

高速、高性能的采样电容采样保持电路(Switch-Capacitor Sample & HoldCircuit)是许多集成电路应用中的关键模块之一，采样开关作为采样电容采样保持电路中至关重要的单元，其性能的优劣决定了整个采样保持的精度和线性度，因此为了使采样信号不失真，需要减小采样开关的导通电阻的非线性，保证采样开关的导通电阻在整个输入信号摆幅内相对稳定。然而，随着采样时钟频率的提高和第一电源的降低，传统MOS开关的线性度不断降低，限制了采样保持电路的动态范围和采样精度，已无法满足高速、高精度的采样电容采样保持电路的设计要求。

发明内容

本发明的目的在于提供一种栅压自举开关电路、采样保持模块及电子装置，能够减小寄生电容的不利影响，以提高栅压自举开关电路的开启效率。

为了实现上述目的，本发明提供一种栅压自举开关电路，包括一作为开关的MOS开关管、第一电源、第二电源及连接所述MOS开关管的栅端和漏端的电荷泵，所述MOS开关管的源端接收输入信号，所述电荷泵同时连接所述第一电源和第二电源，在第一时钟信号的控制下向所述MOS开关管提供栅端控制电压，并保持所述MOS开关管在导通时的栅源电压差不变；所述电荷泵包括栅压供给电路、栅压泄放电路以及辅助电路；所述栅压供给电路用于在所述第一时钟信号的控制下将第一电源的电压提供所述MOS开关管的栅端或者将或输入信号的电压和所述第一电源的电压之和提供所述MOS开关管的栅端，以作为所述MOS开关管的栅端控制电压，并使得所述MOS开关管在导通时的栅源电压差保持不变；所述栅压泄放电路用于在一与第一时钟信号反相的第二时钟信号的控制下对所述MOS开关管的栅端的栅端控制电压进行泄放，以调整所述MOS开关管的栅端电压；所述辅助支路一端连接所述栅压泄放电路，另一端接所述第一电源，用于在所述MOS开关管导通时将所述第一电源的电压提供给所述栅压泄放电路，以作为所述栅压泄放电路的一个参考电压。

可选的，所述栅压供给电路包括自举电容、电容充电支路、电容放电支路以及栅压控制支路；所述自举电容用于在所述MOS开关管导通时，将所述MOS开关管的栅端控制电压提升为输入信号的电压和所述第一电源的电压之和；所述电容充电支路分别连接所述MOS开关管的栅端、所述第一电源以及所述自举电容的上极板，用于在所述MOS开关管的栅端控制电压的控制下对所述自举电容进行充电；所述电容放电支路分别连接所述自举电容的下极板、所述MOS开关管的源端以及所述第二电源，用于在所述第一时钟信号的控制下对所述自举电容进行放电；所述栅压控制支路分别连接所述MOS开关管的栅端和源端以及所述栅压泄放电路，还连接至所述电容充电支路与所述自举电容的上极板的连接节点，用于在所述第一时钟信号的控制下向所述MOS开关管提供栅端控制电压。

可选的，所述电容充电支路包括第一PMOS管，所述第一PMOS管的栅端连接所述MOS开关管的栅端，所述第一PMOS管的源端连接所述第一电源，所述第一PMOS管的漏端连接所述自举电容的上极板以及所述栅压控制支路。

可选的，所述电容放电支路包括第一反相器和第一NMOS管，所述第一反相器的输入端接入所述第一时钟信号，所述第一反相器的输出端输出所述第二时钟信号，所述第一NMOS管的栅端连接所述第一反相器的输出端，所述第一NMOS管的漏端连接所述自举电容的下极板、所述MOS开关管的漏端以及所述栅压控制支路。

可选的，所述栅压控制支路包括第二反相器、第二PMOS管以及第三NMOS管，所述第二PMOS管的源端连接至所述电容充电支路与所述自举电容的上极板的连接节点，所述第二PMOS管的漏端同时连接所述MOS开关管的栅端以及所述栅压泄放电路，所述第二PMOS管的栅端同时连接第二NMOS管的漏端和所述第二反相器的信号输出端；所述第二NMOS管的栅端连接所述MOS开关管的栅端，所述第二NMOS管的源端分别连接所述MOS开关管的漏端以及所述自举电容与所述电容放电支路的连接节点；所述第二反相器的信号输入端接入所述第一时钟信号，所述第二反相器还分别连接所述第一电源以及所述自举电容与所述电容放电支路的连接节点。

可选的，所述第二反相器包括第三PMOS管和第三NMOS管，所述第三PMOS管的源端连接所述第一电源，所述第三PMOS管的漏端与所述第三NMOS管的漏端相互连接以作为所述第二反相器的信号输出端，所述第三NMOS管的源端连接至所述自举电容与所述电容放电支路的连接节点，所述第三PMOS管的栅端与所述第三NMOS管的栅端相互连接以作为所述第二反相器的信号输入端。

可选的，所述栅压泄放电路包括第四至第五NMOS管，第四NMOS管的漏端分别连接所述MOS开关管的栅端以及所述栅压供给电路，所述第四NMOS管的栅端连接所述第一电源，所述第四NMOS管的源端分别连接所述第五NMOS管的漏端以及所述辅助支路；所述第五NMOS管的栅端连接所述第二时钟信号，所述第五NMOS管的源端连接所述第二电源。

可选的，所述辅助支路包括串联所述第一电源和所述第四NMOS管与第五NMOS管的连接节点之间的第四PMOS管或电阻；当所述辅助支路包括第四PMOS管时，所述第四PMOS管的源端连接所述第一电源，所述第四PMOS管的栅端接入所述第二时钟信号，所述第四PMOS管的漏端连接至所述第四NMOS管与第五NMOS管的连接节点。

本发明还提供一种采样保持模块，包括上述之一的栅压自举开关电路。

本发明还提供一种电子装置，包括上述的采样保持模块。

可选的，所述电子装置为模数转换器。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的栅压自举开关电路，通过电荷泵向所述MOS开关管提供栅端控制电压并使得所述MOS开关管导通时的栅源电压保持不变，且所述电荷泵包括用于在第一时钟信号的控制下向所述MOS开关管提供栅端控制电压的栅压供给电路、用于在第二时钟信号的控制下对所述MOS开关管的栅端电压进行泄放以调整所述MOS开关管的栅端电压的栅压泄放电路以及用于在所述MOS开关管导通阶段将第一电源的电压提供给所述栅压泄放电路作为参考电压的辅助电路，所述辅助电路能够减小所述栅压自举开关电路中的部分寄生电容的不利影响，提高所述栅压自举开关电路(即所述MOS开关管)的开启效率。进一步地，所述辅助电路仅为一个PMOS管或电阻，电路简单，成本低。

2、本发明的采样保持模块和电子装置，采用了本发明的栅压自举开关电路，性能得到改善。

附图说明

图1是一种采样电容采样保持电路在采样阶段的等效电路；

图2是一种栅压自举开关电路的结构示意图；

图3是本发明一实施例的栅压自举开关电路的模块示意图；

图4A是本发明一实施例的栅压自举开关电路的具体电路结构示意图；

图4B是图4A所示的栅压自举开关电路的等效电路图；

图5是图4B所示的栅压自举开关电路的仿真测试结果示意图；

图6是本发明另一实施例栅压自举开关电路的具体电路结构示意图。

具体实施方式

图1所示为采样电容采样保持电路在采样阶段的等效电路，其中采样开关在采样阶段被导通，等效为一个与采样电容C0串联的恒定电阻R0(即导通电阻)，输入信号为VIN，随输入信号VIN的幅度变化进行采样且输出采样信号，并对采样电容C1进行充电，显然，采样开关的导通电阻的非线性在很大程度上影响了采样开关的线性特性，因此为了使采样信号不失真，就需要减小采样开关的导通电阻的非线性，保证采样开关的导通电阻在整个输入信号摆幅内相对稳定。目前，一种减小采样开关的导通电阻的非线性的方案是采用传输门(Transmit Gate，简称TG)，所述传输门主要由一对NMOS管和PMOS管的漏端(Drain)和源端(Source)并联而成，且在输入信号幅度比较小的时，NMOS管导通，在输入信号幅度比较大时，PMOS管导通,但是对于深亚微米工艺，器件工作电压比较低，当输入信号幅度处于中间状态(电源电压一半附近)，NMOS管和PMOS管都不导通，进而导致在这一区域TG的导通电阻比较大。因此TG结构的采样开关在信号全摆幅内的线性度较差，不利于高速、高精度应用；另一种减小开关导通电阻非线性的方案是采用栅压自举(Boot-Strap)开关，所述栅压自举开关的基本原理是采用单个MOS开关管作为采样开关，该MOS开关管的源端为采样信号输入端VIN，该MOS开关管的漏端为采样信号输出端VOUT，通过栅压自举技术，使得所述MOS开关管导通时的栅源电压之差保持为供电电压VDD，继而使得所述MOS开关管保持较高的线性度。为了进一步提升该NMOS管在整个信号摆幅内的线性度，通常会引入电荷泵(ChargePump)来对所述MOS开关管的栅端电压进行自举，所述MOS开关管的源端接入输入信号VIN，所述MOS开关管的栅端和源端均连接所述电荷泵，所述电荷泵能将所述MOS开关管的栅端(Gate)电压提升到VDD+VIN，其中VIN是输入信号的电压，VDD是供电电压，即电荷泵可以使所述MOS开关管的栅源电压始终保持在VDD附近。

如图2所示，一种具有电荷泵(Charge Pump)的栅压自举开关电路包括用作采样开关的MOS开关管M4以及与NMOS管M4连接的电荷泵，NMOS管M4的源端接入输入信号VIN，NMOS管M4的漏端输出信号。所述电荷泵包括反相器U0，自举电容C1，NMOS管M0、M3、M6、M7、M8以及PMOS管M1、M2、M5。其中，所述反相器U0的输入端接收时钟信号CLK，，输出与所述时钟信号CLK的相位相反的时钟信号CLK_N，且所述反相器U0的输出端分别连接NMOS管M0的栅端和NMOS管M8的栅端，NMOS管M0的源端和和NMOS管M8的源端均接地线VSS，PMOS管M5和NMOS管M6构成一个CMOS反相器，PMOS管M5的源端接供电电压VDD，PMOS管M5的漏端与NMOS管M6的漏端连接作为该CMOS反相器的输出端，CMOS反相器的输出端还分别连接PMOS管M1的栅端以及NMOS管M3的漏端，PMOS管M5的栅端和NMOS管M6的栅端相互连接构成CMOS反相器的输入端，接入时钟信号CLK，NMOS管M6的源端、自举电容C1的下极板、NMOS管M0的漏端以及NMOS管M4的漏端连接在一起形成连接节点BOT，自举电容C1的上极板、PMOS管M2的漏端以及PMOS管M1的源端连接在一起形成连接节点TOP，PMOS管M2的栅端以及NMOS管M3的栅端均连接NMOS管M4的栅端，NMOS管M3的源端连接NMOS管M4的漏端，PMOS管M2的源端以及NMOS管M7的栅端接供电电压VDD，NMOS管M7的漏端和NMOS管M1的漏端连接在一起形成连接节点O，NMOS管M7的源端和NMOS管M8的漏端连接在一起形成连接节点。该栅压自举开关电路的工作过程包括：

当CLK＝0时，电路复位，C1上极板的电位(即连接节点TOP处的电位)等于电源电压，即V(TOP)＝VDD，C1下极板的电位(即连接节点BOT处的电位)V(BOT)＝0，连接节点O和P处的电位均为0，即V(O)＝V(P)＝0；

当CLK＝1时，NMOS管M4导通，C1下极板的电位(即连接节点BOT处的电位)等于输入信号的电位，即V(BOT)＝VIN，忽略寄生电容的理想情况下，C1上极板的电位V(TOP)＝VDD+V(IN)，这样就是连接节点O处的输出电压，也就是输出信号的电压。

在考虑连接节点O处的寄生电容CP1和连接节点P处的寄生电容CP2的情况下，连接节点O处的输出电压的计算过程如下：

首先，当CLK＝0时，有V(P)＝0，V(O)＝0，V(BOT)＝0，V(TOP)＝VDD；

其次，当CLK＝1时，有V(P)＝VDD，V(BOT)＝V(IN)；

由两个时钟象限电荷守恒得到：

C0*VDD＝C0*[V(O)-V(IN)]+CP1*V(O)+CP2*V(P)，

从而计算得到V(O)＝VDD*(C0-CP2)/(C0+CP1)+C0*V(IN)/(C0+CP1)。

从上述表达式可以看出，CP1越大，V(O)越小，CP2越大，V(O)越小，所以从电路设计的角度，一方面，我们要尽可能减小寄生电容CP1和CP2，以提升栅压自举开关电路的开启效率，但是这种方式容易受到工艺条件的限制；另一方面，可以对该栅压自举开关电路进行改进设计，尽量减小寄生电容的不利影响，以提高栅压自举开关电路的开启效率。

基于此，本发明提供一种栅压自举开关电路，进行了电路改进，增加一能够辅助NMOS管M4的栅压泄放的辅助电路，由此减小寄生电容的不利影响，提高栅压自举开关电路的开启效率。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图3，本发明提供一种栅压自举开关电路，包括一用作开关的MOS开关管M13(可以是NMOS管)、第一电源VDD、第二电源VSS(通常为地，即0V)及连接所述MOS开关管M13的栅端(G)和漏端(D)的电荷泵，所述MOS开关管M13的源端(S)接收输入信号VIN，漏端输出离散信号用于采样，所述电荷泵同时连接所述第一电源VDD和第二电源VSS，在第一时钟信号CLK的控制下向所述MOS开关管M13提供栅端控制电压，并保持所述MOS开关管M13导通时的栅源电压差不变，即VGS＝VDD。其中，所述电荷泵包括栅压供给电路1、栅压泄放电路2以及辅助电路3；所述栅压供给电路1分别连接第一电源VDD(也可以为输入的工作电压)、第二电源VSS(可以为0V，即地)、所述MOS开关管M13的栅端和漏端，用于在第一时钟信号CLK的控制下将第一电源VDD的电压提供所述MOS开关管M13的栅端或者将或输入信号VIN的电压和所述第一电源VDD的电压之和(VDD+VIN)提供所述MOS开关管M13的栅端，以作为所述MOS开关管M13的栅端控制电压，并使得所述MOS开关管M13在导通时的栅源电压差保持不变；所述栅压泄放电路2分别连接所述第一电源VDD、所述第二电源VSS、所述MOS开关管M13的栅端，用于在一与所述第一时钟信号CLK反相的第二时钟信号CLK_N的控制下对所述MOS开关管M13的栅端控制电压进行泄放，以调整所述MOS开关管M13的栅端电压；所述辅助支路3一端连接所述栅压泄放电路2，另一端接所述第一电源VDD，用于在所述MOS开关管M13导通时将所述第一电源VDD的电压提供给所述栅压泄放电路2，以作为所述栅压泄放电路2的一个参考电压，并消除相应的寄生电容对MOS开关管M13的影响。

请继续参考图3，所述栅压供给电路1包括自举电容C2、电容充电支路11、电容放电支路12以及栅压控制支路13。所述自举电容C2用于根据电容上下极板间的电压差不变的特性，在所述MOS开关管M13导通时，将所述MOS开关管M13的栅端控制电压提升为输入信号VIN的电压和所述第一电源VDD的电压之和(VDD+VIN)；所述电容充电支路11分别连接所述MOS开关管M13的栅端、所述第一电源VDD以及所述自举电容C2的上极板，用于在所述MOS开关管M13的栅端控制电压的控制下对所述自举电容C2的上极板进行充电至VDD；所述电容放电支路12分别连接所述自举电容C2的下极板、所述MOS开关管M13的源端以及所述第二电源VSS，用于在所述第一时钟信号CLK的控制下对所述自举电容C2的下极板进行放电至VSS；所述栅压控制支路13用于在所述第一时钟信号CLK的控制下向所述MOS开关管M13的栅端提供栅端控制电压。

请参考图4A，在本发明的一实施例中，所述电容充电支路11包括第一PMOS管M11，所述电容放电支路12包括用于接入第一时钟信号CLK并产生第二时钟信号CLK_N的第一反相器U1和用于对所述自举电容C2的下极板进行放电的第一NMOS管M18，所述栅压控制支路13包括第二反相器130、第二PMOS管M10以及第三NMOS管M12，第二反相器130包括第三PMOS管M14和第三NMOS管M15，所述栅压泄放电路2包括第四NMOS管M16和第五NMOS管M17，所述辅助支路3为第四PMOS管M19，该实施例的栅压自举开关电路的具体电路连接如下：

所述第一PMOS管M11的栅端连接所述MOS开关管M13的栅端，所述第一PMOS管M11的源端连接所述第一电源VDD，所述第一PMOS管M11的漏端连接所述自举电容C12的上极板以及第二PMOS管M10的源端，形成连接节点TOP；所述第一反相器U1的输入端接入所述第一时钟信号CLK，所述第一反相器U1的输出端输出所述第二时钟信号CLK_N；所述第一NMOS管M18的栅端连接所述第一反相器U1的输出端，所述第一NMOS管M18的漏端连接所述自举电容C2的下极板、所述MOS开关管M13的漏端以及第三NMOS管M12的源端，形成连接节点BOT；所述第二PMOS管M10的漏端同时连接所述MOS开关管M13的栅端以及第四NMOS管M16的漏端，且所述第二PMOS管M10的漏端与所述第四NMOS管M16的漏端的连接处形成连接节点O作为离散信号输出端，以输出离散信号用于采样，所述第二PMOS管M10的栅端同时连接第二NMOS管M12的漏端和所述第二反相器130的信号输出端(即第三PMOS管M14的漏端和第三NMOS管M15的漏端的相互连接处)；所述第二NMOS管M12的栅端连接所述MOS开关管M13的栅端，所述第二NMOS管M12的源端连接所述连接节点BOT(即同时连接所述MOS开关管M12的漏端、所述自举电容C2的下极板以及第一NMOS管M18的漏端)；所述第三PMOS管M14的源端连接所述第一电源VDD，所述第三PMOS管M14的漏端与所述第三NMOS管M15的漏端相互连接以作为第二反相器130的信号输出端，连接至所述连接节点TOP，所述第三NMOS管M15的源端连接至所述连接节点BOT(即连接自举电容C2的下极板、第一NMOS管M18的漏端、MOS开关管M13的漏端)，所述第三PMOS管M14的栅端与所述第三NMOS管M15的栅端相互连接以作为所述第二反相器130的信号输入端，接入接所述第一时钟信号CLK；第四NMOS管M16的漏端连接所述连接节点O，所述第四NMOS管M16的栅端连接所述第一电源VDD，所述第四NMOS管M16的源端分别连接所述第五NMOS管M17的漏端以及第四PMOS管M19的漏端，形成连接节点P；所述第五NMOS管M17的栅端接入所述第二时钟信号CLK_N，所述第五NMOS管M17的源端连接所述第二电源VSS；所述第四PMOS管M19的源端连接所述第一电源VDD，所述第四PMOS管M19的栅端接入接所述第二时钟信号CLK_N。

在考虑连接节点O处和连接节点P处寄生电容的情况下，该实施例的栅压自举开关电路的等效电路如参考图4B所示，即在连接节点O和第二电源VSS之间接入寄生电容CP1’，在连接节点P和第二电源VSS之间接入寄生电容CP2’。本实施例的自举开关电路在第一时钟信号CLK的控制下的工作过程包括：

当CLK＝0时，M18、M16、M17以及M11均导通，M10、M12、M19以及M13均关断，自举电容C2的上极板通过M11充电至VDD，下极板通过M18放电至VSS＝0，M13栅端的电压通过M16、M17放电至0，此时V(P)＝0，V(O)＝0，V(BOT)＝0，V(TOP)＝VDD；

当CLK＝1时，M18、M11、M16、M17均关断，M19导通，连接节点P通过M19接收来自VDD的电荷(而不是像图2中来自O点)，V(P)＝VDD，自举电容C2保持上下极板之间的电压差VDD，M14和M15组成的第二反相器将M10的栅压拉低，M10导通，进而使得M13导通，这时电路进入采样阶段，输入信号VIN慢慢输入，VBOT＝VIN，BOT处的电位慢慢抬升，M12导通，M10的栅极与连接节点BOT短接，M10关断，连接节点O处在此阶段会输出离散信号；

根据CLK＝0和CLK＝1这两个时钟象限的电荷守恒：C2*VDD＝C2*[V(O)-VIN]+CP1’*V(O)，可以计算得到V(O)＝VDD*C2/(C2+CP1’)+C2*VIN/(C2+CP1’)，可见连接节点P的寄生电容CP2’对栅压自举开关电路的开启效率的影响被接入的第四POMS管M19完全消除了，根本原因在于在CLK＝1象限时连接节点P的电荷不再由连接节点O提供，而是由第一电源VDD直接提供。

为了更好的说明本发明的技术方案的技术效果，我们还对图2和图4A所示的栅压自举开关电路进行了仿真，仿真条件如下：C0＝C2＝100fF，CP1＝CP2＝CP1’＝CP2’＝10fF，仿真结果如图5所示，其中，虚线波形为图4B所示的栅压自举开关电路的连接节点O处的输出电压仿真波形，实线波形为图2所示的栅压自举开关电路的连接节点O处的输出电压仿真波形，从两个波形可以看出，图4B所示的栅压自举开关电路方案可以将栅压自举开关电路的输出电压提升239mV。这说明了，在寄生电容一定的情况下，通过加入一个PMOS管M19，可以提升栅压自举(Boot-Strap)开关电路的开启效率，进而能够进一步减小MOS开关管M13导通电阻的非线性，减小输入信号的失真，提高栅压自举开关电路的精度。

需要说明的是，本发明的栅压自举开关电路中的栅压供给电路1、栅压泄放电路2以及辅助电路3的具体电路结构，并不仅仅限于上述实施例中列举的设计方式，只要能够实现栅压供给电路1、栅压泄放电路2以及辅助电路3的功能即可。例如辅助电路3还可以是一个串接在第一电源VDD和连接节点P之间的电阻R1，如图6所示，电阻R1的阻值优选为等于第四PMOS管M19导通时的内阻，由此同样也能实现图4A中第四PMOS管M19的作用，即在寄生电容一定的情况下，通过加入一个电阻R1，也可以在一定程度上提升栅压自举(Boot-Strap)开关电路的开启效率。在本发明的其他实施例中，所述辅助电路3还可以是包括第四PMOS管M19和/或电阻R1的电路。

本发明还提供一种采样保持模块，包括上述之一的栅压自举开关电路。

本发明还提供一种电子装置，包括上述的采样保持模块。所述电子装置可以为模数转换器。

由于本发明的采样保持模块和电子装置均采用了本发明的栅压自举开关电路，因此，其线性度和采样精度均得到改善。

综上所述，本发明提供一种栅压自举开关电路、采样保持模块以及电子装置，适用于高精度、高速采样的各种应用。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种栅压自举开关电路，包括一作为开关的MOS开关管、第一电源、第二电源及连接所述MOS开关管的栅端和漏端的电荷泵，所述MOS开关管的源端接收输入信号，所述电荷泵同时连接所述第一电源和第二电源，在第一时钟信号的控制下向所述MOS开关管提供栅端控制电压，并保持所述MOS开关管在导通时的栅源电压差不变；其特征在在于，所述电荷泵包括栅压供给电路、栅压泄放电路以及辅助电路；所述栅压供给电路用于在所述第一时钟信号的控制下将第一电源的电压提供所述MOS开关管的栅端或者将或输入信号的电压和所述第一电源的电压之和提供所述MOS开关管的栅端，以作为所述MOS开关管的栅端控制电压，并使得所述MOS开关管在导通时的栅源电压差保持不变；所述栅压泄放电路用于在一与第一时钟信号反相的第二时钟信号的控制下对所述MOS开关管的栅端的栅端控制电压进行泄放，以调整所述MOS开关管的栅端电压；所述辅助支路一端连接所述栅压泄放电路，另一端接所述第一电源，用于在所述MOS开关管导通时将所述第一电源的电压提供给所述栅压泄放电路，以作为所述栅压泄放电路的一个参考电压。

2.如权利要求1所述的栅压自举开关电路，其特征在于，所述栅压供给电路包括自举电容、电容充电支路、电容放电支路以及栅压控制支路；所述自举电容用于在所述MOS开关管导通时，将所述MOS开关管的栅端控制电压提升为输入信号的电压和所述第一电源的电压之和；所述电容充电支路分别连接所述MOS开关管的栅端、所述第一电源以及所述自举电容的上极板，用于在所述MOS开关管的栅端控制电压的控制下对所述自举电容进行充电；所述电容放电支路分别连接所述自举电容的下极板、所述MOS开关管的源端以及所述第二电源，用于在所述第一时钟信号的控制下对所述自举电容进行放电；所述栅压控制支路分别连接所述MOS开关管的栅端和源端以及所述栅压泄放电路，还连接至所述电容充电支路与所述自举电容的上极板的连接节点，用于在所述第一时钟信号的控制下向所述MOS开关管提供栅端控制电压。

3.如权利要求2所述的栅压自举开关电路，其特征在于，所述电容充电支路包括第一PMOS管，所述第一PMOS管的栅端连接所述MOS开关管的栅端，所述第一PMOS管的源端连接所述第一电源，所述第一PMOS管的漏端连接所述自举电容的上极板以及所述栅压控制支路。

4.如权利要求2所述的栅压自举开关电路，其特征在于，所述电容放电支路包括第一反相器和第一NMOS管，所述第一反相器的输入端接入所述第一时钟信号，所述第一反相器的输出端输出所述第二时钟信号，所述第一NMOS管的栅端连接所述第一反相器的输出端，所述第一NMOS管的漏端连接所述自举电容的下极板、所述MOS开关管的漏端以及所述栅压控制支路。

5.如权利要求2所述的栅压自举开关电路，其特征在于，所述栅压控制支路包括第二反相器、第二PMOS管以及第三NMOS管，所述第二PMOS管的源端连接至所述电容充电支路与所述自举电容的上极板的连接节点，所述第二PMOS管的漏端同时连接所述MOS开关管的栅端以及所述栅压泄放电路，所述第二PMOS管的栅端同时连接第二NMOS管的漏端和所述第二反相器的信号输出端；所述第二NMOS管的栅端连接所述MOS开关管的栅端，所述第二NMOS管的源端分别连接所述MOS开关管的漏端以及所述自举电容与所述电容放电支路的连接节点；所述第二反相器的信号输入端接入所述第一时钟信号，所述第二反相器还分别连接所述第一电源以及所述自举电容与所述电容放电支路的连接节点。

6.如权利要求5所述的栅压自举开关电路，其特征在于，所述第二反相器包括第三PMOS管和第三NMOS管，所述第三PMOS管的源端连接所述第一电源，所述第三PMOS管的漏端与所述第三NMOS管的漏端相互连接以作为所述第二反相器的信号输出端，所述第三NMOS管的源端连接至所述自举电容与所述电容放电支路的连接节点，所述第三PMOS管的栅端与所述第三NMOS管的栅端相互连接以作为所述第二反相器的信号输入端。

7.如权利要求1至6中任一项所述的栅压自举开关电路，其特征在于，所述栅压泄放电路包括第四至第五NMOS管，第四NMOS管的漏端分别连接所述MOS开关管的栅端以及所述栅压供给电路，所述第四NMOS管的栅端连接所述第一电源，所述第四NMOS管的源端分别连接所述第五NMOS管的漏端以及所述辅助支路；所述第五NMOS管的栅端连接所述第二时钟信号，所述第五NMOS管的源端连接所述第二电源。

8.如权利要求7所述的栅压自举开关电路，其特征在于，所述辅助支路包括串联所述第一电源和所述第四NMOS管与第五NMOS管的连接节点之间的第四PMOS管或电阻；当所述辅助支路包括第四PMOS管时，所述第四PMOS管的源端连接所述第一电源，所述第四PMOS管的栅端接入所述第二时钟信号，所述第四PMOS管的漏端连接至所述第四NMOS管与第五NMOS管的连接节点。

9.一种采样保持模块，其特征在于，包括权利要求1至8中任一项所述的栅压自举开关电路。

10.一种电子装置，其特征在于，包括权利要求9所述的采样保持模块。

11.如权利要求10所述的电子装置，其特征在于，所述电子装置为模数转换器。