CN111614356B

CN111614356B - 栅压自举采样电路

Info

Publication number: CN111614356B
Application number: CN202010321459.7A
Authority: CN
Inventors: 成凯; 戴澜; 陈勇
Original assignee: North China University of Technology
Current assignee: North China University of Technology
Priority date: 2020-04-22
Filing date: 2020-04-22
Publication date: 2023-05-02
Anticipated expiration: 2040-04-22
Also published as: CN111614356A

Abstract

本申请实施例提供了一种栅压自举采样电路，包括采样电路、自举电路、输出开关电路和数字开关电路。采样电路包括NMOS管M5和PMOS管M14，NMOS管M5的源极与PMOS管M14的源极连接，NMOS管M5的漏极与PMOS管M14的漏极连接，NMOS管M5的源极与信号源连接，PMOS管M14的栅极输入第一时钟信号；自举电路，用于根据数字开关电路和输出开关电路获取信号源，根据信号源输出自举电压到采样电路；输出开关电路，用于控制自举电容的充电以及自举电容的正极和采样电路之间的通断；数字开关电路，用于控制自举电容的负极和采样电路之间的通断。本申请实施例提供了一种栅压自举采样电路，提高了线性度。

Description

栅压自举采样电路

技术领域

本申请涉及集成电路技术领域，尤其涉及一种栅压自举采样电路。

背景技术

模数转换器在数字领域和模拟领域搭起了一座桥梁，是计算机和所有终端设备同自然界交互不可或缺的一部分。采样电路是模拟信号进入SAR ADC(successiveapproximation register Analog-to-Digital Converter，逐次逼近式模拟数字转换器)量化前经过的第一个模块，其精度对SAR ADC的整体精度产生直接的影响。

相关技术中，采样电路可为栅压自举采样电路。图1示出了一种栅压自举采样电路，其工作过程如下：

(1)图中CLKSB为CLKS的反信号，当CLKS为低电平，CLKSB为高电平时，NMOS管M9、M10导通，采样管M8的栅极经NMOS管M9、M10被放电到地，采样管M8关断，电路处于保持状态。NMOS管M11、M12、电容C1、C2构成的时钟倍压电路使NMOS管M2的栅极电位升高到2VDD，NMOS管M1、M2导通，电源VDD通过NMOS管M1和M2对自举电容Cb充电，使自举电容Cb两端的电压变为VDD，这将作为采样管M8导通时的栅源电压。与此同时，NMOS管M3、M5、M7关断，PMOS管M4导通，使得PMOS管M6的栅极被充电到VDD，导致PMOS管M6关断，从而通过NMOS管M5和PMOS管M6将自举电容Cb的两端与采样管M8隔离。

(2)当CLKS为高电平，CLKSB为低电平时，NMOS管M3将PMOS管M6的栅极拉到低电平，使自举电容Cb的正端电压能够充电到采样管M8的栅极，这样，NMOS管M7和采样管M8同时导通，电路处于采样状态。由于自举电容Cb上的电荷没有泄放通路，使得采样管M8的栅极电压VG能够跟随源极电压Vin，使采样管M8的栅极电压能够上升到VDD+Vin，从而使采样管M8的栅源电压为恒定值VDD，与输入信号Vin无关，从而使采样管M8的导通电阻恒定，保障线性度。

然而，实际实施中，由于电路中存在寄生电容Cp，采样管M8的栅极电压的计算公式为：

可见，自举电容Cb必须足够大，才能确保自举后的电压输入到采样管M8的栅极时达到VDD+Vin，这使得采样管M8的线性度受到了自举电容Cb的限制，不利于提高采样电路的精度。

发明内容

为解决上述技术问题，本申请提供了一种栅压自举采样电路。

本申请实施例提供的栅压自举采样电路，包括：

采样电路，包括源极和漏极对应连接的NMOS管M5和PMOS管M14，所述NMOS管M5的源极与信号源连接，所述用PMOS管M14的栅极输入第一时钟信号；

自举电路，包括自举电容，用于根据数字开关电路和输出开关电路获取信号源，根据所述信号源输出自举电压到所述采样电路；

输出开关电路，分别与自举电路和采样电路连接，用于根据第一时钟信号和第二时钟信号控制自举电容的充电以及自举电容的正极和采样电路之间的通断；

数字开关电路，分别与自举电路和采样电路连接，用于根据第一时钟信号和第二时钟信号控制自举电容的负极和采样电路之间的通断。

可选地，所述数字开关电路包括：

第一传输门，包括PMOS管M12和NMOS管M13，所述PMOS管M12的源极和NMOS管M13的漏极连接，所述PMOS管M12的漏极和NMOS管M13的源极连接；

第二传输门，包括PMOS管M11和NMOS管M10，所述PMOS管M11的源极和NMOS管M10的漏极连接，所述PMOS管M11的漏极和NMOS管M10的源极连接，所述NMOS管M10的源极与信号源连接；

所述PMOS管M12的漏极与PMOS管M11的漏极连接，所述PMOS管M12的栅极、PMOS管M11的栅极均输入所述第一时钟信号，所述NMOS管M13的栅极、NMOS管M10的栅极均输入第二时钟信号。

可选地，所述自举电路还包括PMOS管M2和NMOS管M1，其中，

所述PMOS管M2的源极与电源连接，所述PMOS管M2的栅极与输出开关电路连接，所述PMOS管M2的漏极还与所述自举电容的正极连接；

所述NMOS管M1的漏极与所述自举电容的负极连接，所述NMOS管M1的源极接地，所述NMOS管M1的栅极输入第一时钟信号。

可选地，所述输出开关电路包括PMOS管M3、PMOS管M6、NMOS管M7和NMOS管M8，其中，

所述PMOS管M3的源极与电源连接，所述PMOS管M3的栅极输入第二时钟信号，所述PMOS管M3的漏极与PMOS管M6的栅极连接；

所述PMOS管M6的源极与自举电容的正极连接，所述PMOS管M6的漏极与PMOS管M2的栅极连接，所述PMOS管M6的栅极与第一传输门连接；

所述NMOS管M7的栅极与所述电源连接，所述NMOS管M7的源极与分别与PMOS管M6的漏极和NMOS管M5的栅极连接，所述NMOS管M7的漏极与述NMOS管M8的源极连接；

所述NMOS管M8的栅极输入第一时钟信号，所述NMOS管M8的漏极接地。

可选地，所述输出开关电路还包括PMOS管M4，所述PMOS管M4的源极与电源连接，所述PMOS管M4的栅极输入第一时钟信号，所述PMOS管M4的漏极与所述NMOS管M7的漏极连接。

可选地，所述采样电路还包括采样电容，所述采样电容的正极与所述NMOS管M5的漏极连接，所述采样电容的负极接地。

可选地，所述采样电路还包括NMOS管M9，所述NMOS管M9的栅极输入第一时钟信号，所述NMOS管M9的漏极和源极均与所述NMOS管M5的漏极连接。

可选地，所述NMOS管M5的宽长比是所述NMOS管M9的宽长比为的两倍。

本申请提供栅压自举采样电路的有益效果包括：

本申请实施例中，采样电路的NMOS管M5和PMOS管M14构成了互补传输门，利用互补传输门的导通电阻恒定的优点，使采样电路的导通电阻不受自举电容的限制，提高了线性度，有利于提高采样电路的精度，同时，互补传输门导通电阻较低，能够增加采样信号的摆幅，增加采样开关的动态范围；本申请实施例不需要较大尺寸的自举电容来保障线性度，自举电容的尺寸可相对较小，从而减小了栅压自举采样电路的面积；本申请实施例通过将自举电路与输出开关电路连接，通过输出开关电路控制自举电路充电，不需要再设置时钟倍压电路，简化了电路结构，降低了栅压自举采样电路的功耗。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种栅压自举采样电路的结构示意图；

图2为本申请实施例提供的一种栅压自举采样电路的结构示意图；

图3为本申请实施例提供的一种栅压自举采样电路的开关功能仿真示意图；

图4为本申请实施例提供的一种栅压自举采样电路的FFT仿真结果示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

图2为本申请实施例提供的一种栅压自举采样电路的结构图，如图2所示，本申请实施例提供的栅压自举采样电路包括采样电路、自举电路、输出开关电路和数字开关电路。

采样电路包括NMOS管M5、PMOS管M14、NMOS管M9和采样电容。NMOS管的源极与PMOS管M14的源极连接，NMOS管M5的漏极与PMOS管M14的漏极连接，NMOS管M5的源极和NMOS管M5的源极还与信号源连接，PMOS管M14的栅极输入第一时钟信号，其中，Vin表示信号源输入到该栅压自举采样电路的输入信号，C表示第一时钟信号，第一时钟信号为采样时钟信号。

NMOS管M5和PMOS管M14构成互补传输门，作为采样开关，互补传输门中的一个MOS管导通程度愈深，另一个MOS管导通程度相应减小，又由于互补传输门中的两个MOS管系并联运行，因此，可认为互补传输门的导通电阻为恒定常数，并且互补传输门的导通电阻较小，可以实现轨至轨的信号采样，同时能有效的抑制电荷注入和时钟馈通效应的影响。

NMOS管M9的栅极输入第一时钟信号，NMOS管M9的漏极和源极均与NMOS管M5的漏极连接。

采样电容的正极与NMOS管M5的漏极连接，采样电容的负极接地，其中，Cs表示采样电容。

自举电路包括自举电容、PMOS管M2和NMOS管M1，其中，Cb表示自举电容。PMOS管M2的源极与电源连接，PMOS管M2的栅极与输出开关电路连接，PMOS管M2的漏极还与自举电容的正极连接。

NMOS管M1的漏极与自举电容的负极连接，NMOS管M1的源极接地，NMOS管M1的栅极输入第一时钟信号。

自举电路中自举电容的正极与输出开关电路连接，由输出开关电路控制自举电容的正极和采样电路之间的通断。

输出开关电路包括PMOS管M3、PMOS管M6、NMOS管M7、NMOS管M8和PMOS管M4。

PMOS管M3的源极与电源连接，PMOS管M3的栅极输入第二时钟信号，PMOS管M3的漏极与PMOS管M6的栅极连接，其中，Cn表示第二时钟信号。

需要说明的是，第二时钟信号和第一时钟信号，其中一个为高电平时，另一个为低电平。

PMOS管M6的源极与自举电容的正极连接，PMOS管M6的漏极与PMOS管M2的栅极连接，PMOS管M6的栅极与第一传输门连接。

NMOS管M7的栅极与电源连接，NMOS管M7的源极与分别与PMOS管M6的漏极和NMOS管M5的栅极连接，NMOS管M7的漏极与述NMOS管M8的源极连接。

NMOS管M8的栅极输入第一时钟信号，NMOS管M8的漏极接地。

PMOS管M4的源极与电源连接，PMOS管M4的栅极输入第一时钟信号，PMOS管M4的漏极与NMOS管M7的漏极连接。

自举电路中自举电容的负极与数字开关电路连接，由数字开关电路控制自举电容的负极和采样电路之间的通断。

数字开关电路包括第一传输门和第二传输门，其中，TG1表示第一传输门，TG2表示第二传输门。第一传输门包括PMOS管M12和NMOS管M13，PMOS管M12的源极和NMOS管M13的漏极连接，PMOS管M12的漏极和NMOS管M13的源极连接。第二传输门包括PMOS管M11和NMOS管M10，PMOS管M11的源极和NMOS管M10的漏极连接，PMOS管M11的漏极和NMOS管M10的源极连接，NMOS管M10的源极与信号源连接。

PMOS管M12的漏极与PMOS管M11的漏极连接，PMOS管M12的栅极、PMOS管M11的栅极均输入第一时钟信号，NMOS管M13的栅极、NMOS管M10的栅极均输入第二时钟信号。

需要说明的是，在实际实施中，上述MOS管不限于为PMOS管和NMOS管，只要能保障在相应时钟电平下，OS管能够对应的开启或关断状态即可。

下面根据第一时钟信号和第二时钟信号的电平变化对本申请实施例提供的栅压自举采样电路的工作过程进行介绍。

(1)第一时钟信号为高电平，第二时钟信号为低电平。

一方面，NMOS管M8的栅极输入了高电平，使得NMOS管M8导通并接地。NMOS管M7的栅极与电源连接，NMOS管M7的漏极与NMOS管M8的源极连接，使NMOS管M7导通并通过NMOS管M8接地。由于NMOS管M8和NMOS管M7导通，使得NMOS管M5栅极通过NMOS管M8和NMOS管M7被放电到地，NMOS管M5关断，使采样电路进行保持状态。

同时，PMOS管M2的栅极通过NMOS管M8和NMOS管M7拉低，使PMOS管M2导通；而NMOS管M1的栅极输入了高电平，使得NMOS管M1导通，至此，自举电路的充电通路导通，电源电压Vdd通过NMOS管M1、PMOS管M2给自举电容Cb充电，很快，自举电容Cb两端的电压将达到Vdd。

另一方面，PMOS管M12的栅极输入了高电平，使得PMOS管M12关断；NMOS管M13的栅极输入了低电平，使得NMOS管M13关断，因此，第一传输门TG1关断。PMOS管M11的栅极输入了高电平，使得PMOS管M12关断；NMOS管M10的栅极输入了低电平，使得NMOS管M10关断，因此，第二传输门TG2关断，而NMOS管M5通过第一传输门TG1和第二传输门TG2与自举电容的负极连接，因此自举电容的负极与NMOS管M5隔离。

同时，由于PMOS管M3的栅极输入了低电平，使得PMOS管M3导通，又由于PMOS管M6的栅极与PMOS管M3的漏极连接，因此，PMOS管M6的栅极被拉高至高电平，使得PMOS管M6关断，而NMOS管M5隔离通过PMOS管M6与自举电容的正极连接，因此自举电容的正极与NMOS管M5隔离，至此，自举电容的两端均与NMOS管M5隔离。

(2)第一时钟信号为低电平，第二时钟信号为高电平。

一方面，NMOS管M8的栅极输入了低电平，使得NMOS管M8关断，使得NMOS管M5栅极不能再放电到底。

同时，NMOS管M1的栅极输入了低电平，使得NMOS管M1关断，使得自举电路的充电通路关断，自举电容Cb两端的电压不再上升。另外，由于PMOS管M3的栅极输入了高电平，使得PMOS管M3也会关断，避免了在PMOS管M6导通时，电源电压Vdd加到自举电容Cb的正极。

另一方面，由于PMOS管M12的栅极输入了低电平，使得PMOS管M12导通；NMOS管M13的栅极输入了高电平，使得NMOS管M13导通，因此，第一传输门TG1导通。输入信号Vin经第一传输门TG1到达自举电容Cb的负极，使自举电容Cb的正极电压自举到Vdd+Vin。同时，PMOS管M11的栅极输入了低电平，使得PMOS管M12导通；NMOS管M10的栅极输入了高电平，使得NMOS管M10导通，因此，第二传输门TG2导通，采样电路进入采样状态。PMOS管M6的栅极电位可通过第一传输门TG1和第二传输门TG2拉到Vin，此时，PMOS管M6的栅源电压的表达式为：

V_GS.M6＝Vin-(Vdd+Vin)＝-Vdd

根据上式可以看出，PMOS管M6的栅源电压较高，栅源电压可充分导通，使得NMOS管M5的栅极电位被充电到Vdd+Vin，即NMOS管M5的栅源电压为恒定值Vdd，与输入信号Vin无关，忽略NMOS管M5M5的背栅效应，进一步保障了NMOS管M5的线性度，使得NMOS管M5的导通电阻为定值且较小。

NMOS管M5的漏极输出采样电压Vout，Vout跟随Vin的变化而变化，采样电压可加注到采样电容Cs内。

进一步的，在上述工作过程中，PMOS管M2衬底与源端接在一起、PMOS管M6的衬底与源端接在一起，避免了闩锁效应的发生。PMOS管M4可减小采样过程中NMOS管M7的漏电，使自举电容Cb自举后的电压无损失的加在NMOS管M5的栅极。PMOS管M6能够进一步减小采样过程中的等效电阻，并且减小M5管沟道电荷注入效应的影响。NMOS管M9能够降低M5管时钟馈通效应的影响，实际实施中，NMOS管M9的宽长比一般取NMOS管M5的一半。

图3示出了一种栅压自举采样电路的开关功能仿真示意图，如图3所示，在电源电压Vdd为1.2V，输入信号Vin摆幅为1V的情况下，当第一时钟信号为低电平时，输出的采样信号能够很好的跟随输入信号，当第一时钟信号为高电平时，输出的采样信号能够保持第一时钟信号由低电平转向高电平时刻的采样值。同时，在采样阶段，NMOS管M5的栅源电压很好的维持在1.19V左右，实现了良好的线性度。

图4示出了一种栅压自举采样电路的FFT仿真结果示意图，如图4所示，在输入信号摆幅为1V，频率Fin＝16.601KHz时，在第一时钟信号为1MHz的情况下所做的1024个点的FFT结果中可以看到，采样开关的SFDR(Spurious-freeDynamicRange，无杂散动态范围)约为105dB，计算得到的开关ENOB(effective number of bits，有效位数)约为16.9Bit，相比于传统的经典栅压自举开关有很大提升。

通过上述实施例可见，本申请采样电路的NMOS管M5和PMOS管M14构成了互补传输门，利用互补传输门的导通电阻恒定的优点，使采样电路的导通电阻不受自举电容的限制，提高了线性度，同时，互补传输门导通电阻较低，能够增加采样信号的摆幅，增加采样开关的动态范围；通过基于传输门的数字开关电路和与数字开关电路连接的输出开关电路，保障了采样管的栅极电压为恒定值，进一步提高了采样管的线性度，有利于提高采样电路的精度；本申请实施例不需要较大尺寸的自举电容来保障线性度，自举电容的尺寸可相对较小，从而减小了栅压自举采样电路的面积；本申请实施例通过将自举电路与输出开关电路连接，通过输出开关电路控制自举电路充电，不需要再设置时钟倍压电路，简化了电路结构，降低了栅压自举采样电路的功耗；通过采用传输门结构的采样电路和数字控制开关电路，降低了电荷注入和时钟馈通效应所带来的影响。

由于以上实施方式均是在其他方式之上引用结合进行说明，不同实施例之间均具有相同的部分，本说明书中各个实施例之间相同、相似的部分互相参见即可。在此不再详细阐述。

需要说明的是，在本说明书中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或暗示这些实体或操作之间存在任何这种实际的关系或顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的电路结构、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种电路结构、物品或者设备所固有的要素。在没有更多限制的情况下，有语句“包括一个……”限定的要素，并不排除在包括所述要素的电路结构、物品或者设备中还存在另外的相同要素。

本领域技术人员在考虑说明书及实践这里发明的公开后，将容易想到本申请的其他实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求的内容指出。以上所述的本申请实施方式并不构成对本申请保护范围的限定。

Claims

1.一种栅压自举采样电路，其特征在于，包括：

采样电路，包括NMOS管M5和PMOS管M14，所述NMOS管M5的源极与PMOS管M14的源极连接，所述NMOS管M5的漏极与PMOS管M14的漏极连接，所述NMOS管M5的源极与信号源连接，所述PMOS管M14的栅极输入第一时钟信号；

2.根据权利要求1所述的栅压自举采样电路，其特征在于，所述数字开关电路包括：

3.根据权利要求1所述的栅压自举采样电路，其特征在于，所述自举电路还包括PMOS管M2和NMOS管M1，其中，

4.根据权利要求3所述的栅压自举采样电路，其特征在于，所述输出开关电路包括PMOS管M3、PMOS管M6、NMOS管M7和NMOS管M8，其中，

5.根据权利要求4所述的栅压自举采样电路，其特征在于，所述输出开关电路还包括PMOS管M4，所述PMOS管M4的源极与电源连接，所述PMOS管M4的栅极输入第一时钟信号，所述PMOS管M4的漏极与所述NMOS管M7的漏极连接。

6.根据权利要求1所述的栅压自举采样电路，其特征在于，所述采样电路还包括采样电容，所述采样电容的正极与所述NMOS管M5的漏极连接，所述采样电容的负极接地。

7.根据权利要求1所述的栅压自举采样电路，其特征在于，所述采样电路还包括NMOS管M9，所述NMOS管M9的栅极输入第一时钟信号，所述NMOS管M9的漏极和源极均与所述NMOS管M5的漏极连接。

8.根据权利要求1所述的栅压自举采样电路，其特征在于，所述NMOS管M5的宽长比是所述NMOS管M9的宽长比为的两倍。