CN116886094B - 一种自举开关采样电路 - Google Patents

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Abstract

本公开提供一种自举开关采样电路，包括三个工作相位，保持相位φ1、预充电相位φ2、采样相位φ3。本公开的自举开关采样电路在采样相位前增加了预充电相位，将采样管栅极的寄生电容预充电至VDD。传统电路中为保证较低的导通电阻，通常将电容Cbs的尺寸设计的很大，因此增大了电路的面积和功耗。采用本公开的自举开关采样电路不需要依靠增加电容Cbs的尺寸,因此有效降低了电路的功耗和面积。同时本公开能够解决传统电路中由于电容Cp与电容Cbs分压导致的VG电压下降而使得采样管导通电阻大，导通速度慢的问题，有效降低了电路的功耗和面积。

Description

一种自举开关采样电路
技术领域
本公开涉及集成电路技术领域，尤其涉及一种自举开关采样电路。
背景技术
集成电路的高速发展带动了信息时代的进步和数字化的浪潮。模数转换器作为连通自然界和数字世界的桥梁，是发挥数字信号处理优势不可或缺的部分，其中位于前端的采样模块直接关乎模数转换器的精度。随着时代发展，对模数转换器精度的要求越来越高，因此，自举开关技术被提出以提高采样模块的速度和线性度。该技术通过自举开关电路将采样相位时采样管的栅源电压维持在VDD，以此实现较低的采样导通电阻。但随着制造工艺的进步，集成电路的电源电压越来越低，为实现低导通电阻需要加大采样管的尺寸，但这又导致了较大的采样管栅极寄生电容，该寄生电容恶化了自举开关电路的效果，该电容与自举开关电路中升压电容的分压效应使得采样管的栅源电压无法达到VDD。
传统的自举开关电路结构如图1所示，由该电路采样时钟φS控制，有保持和采样两个相位。在保持相位，采样时钟φS为低电平，电容Cbs两端被充电至VDD，采样管MN1关闭；在采样相位，采样时钟φS为高电平，MP1、采样管MN1和MN2导通，VOUT跟随输入信号VIN，由于寄生电容Cp的分压，VG表示为：即采样管MN1的栅源电压随着工艺进步，电源电压VDD越来越低，而采样管的寄生电容和阈值电压并没有同比例减小，因而导致采样管的导通电阻变大，导通性能变差。传统的解决方法有增大采样管的尺寸，但这导致了更大的采样管Cp和更低的Vgs1，需要对两者进行折中。提高升压电容的容值，可以抬高Vgs1，但这给电路设计带来了更大的功率和面积损耗，不适用于低能耗的应用。
发明内容
本公开提供了一种自举开关采样电路，在采样通路导通前对采样管栅极预充电，避免了寄生电容的分压，以低能耗的方法降低了采样管的导通电阻，提高了采样速度。
为解决上述发明目的，本公开提供的技术方案如下：
一方面，提供了自举开关采样电路，其特征在于，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一电容Ca1、第二电容Ca2、第三电容Cbs、第四电容Cp和第五电容Cs；其中：
第十二NMOS管MN12的漏极接电源，其栅极接第四NMOS管MN4的栅极，其源极接第十一NMOS管MN11的栅极；第十一NMOS管MN11的漏极接电源，其栅极接第十二NMOS管MN12的源极；第四NMOS管MN4的漏极接电源，其源极通过第三电容Cbs后接第三NMOS管MN3的漏极；第三NMOS管MN3的栅极接时钟其源极接地；第一PMOS管MP1的源极接第四NMOS管MN4的源极，其漏极接第七NMOS管MN7的漏极；第三PMOS管MP3的栅极接采样时钟φS，其漏极接第九NMOS管MN9的漏极，其源极接电源；第九NMOS管MN9的栅极接采样时钟φS，其源极接第五PMOS管MP5的源极；第六PMOS管MP6的栅极接时钟/>其源极接第十NMOS管MN10的源极；第四PMOS管MP4的栅极接自举开关时钟φBS，其漏极接第十NMOS管MN10的漏极，其源极接电源；第十NMOS管MN10的栅极接自举开关时钟φBS，其源极接第六PMOS管MP6的源极；第二PMOS管MP2的源极接第七NMOS管MN7的漏极；第五PMOS管MP5的栅极接时钟/>其源极接第十NMOS管MN10源极；第二NMOS管MN2的源极接第三NMOS管MN3的漏极，其漏极接第一NMOS管MN1的漏极；第七NMOS管MN7的源极接第五NMOS管MN5的漏极，其栅极接电源；第五NMOS管MN5的源极接地；第八NMOS管MN8的漏极接第二PMOS管MP2的漏极，其源极接第六NMOS管MN6的漏极，其栅极接电源；第六NMOS管MN6的源极接地，其栅极接时钟/>第一NMOS管MN1的源极通过第五电容Cs后接地，其栅极接第七NMOS管MN7的漏极；第十一NMOS管MN11、第十二NMOS管MN12、第一电容Ca1以及第二电容Ca2组成电荷泵；所述自举开关采样电路包含三个工作相位，包括保持相位φ1、预充电相位φ2以及采样相位φ3。
优选地，所述保持相位φ1包括：所述采样时钟φS为低电平所述自举开关时钟φBS为低电平。
优选地，所述保持相位φ1的电压状态包括：第四NMOS管MN4的栅极电压为2*VDD；第三电容Cbs两端电压为VDD；第五电容Cs的电压等同输入信号VIN对应采样时钟φS下降沿的电压。
优选地，所述保持相位φ1的联通状态包括：第三NMOS管MN3为导通状态；第一PMOS管MP1为关断状态；第五NMOS管MN5为导通状态；第六NMOS管MN6为导通状态；第一NMOS管MN1为关断状态；第二NMOS管MN2为关断状态，第四NMOS管MN4为导通状态。
优选地，所述预充电相位φ2包括：采样时钟φS为高电平；自举开关时钟φBS为低电平。
优选地，所述预充电相位φ2的电压状态包括：第四NMOS管MN4的栅极电压为2*VDD；第一NMOS管MN1的栅极VG预充电为VDD。
优选地，所述预充电相位φ2的联通状态包括：第五NMOS管MN5为断开状态；第一PMOS管MP1栅和VSS连接并为导通状态。
优选地，所述采样相位φ3包括：采样时钟φS为高电平；自举开关时钟φBS为高电平。
优选地，所述采样相位φ3的电压状态包括：第四NMOS管MN4栅极的电压为VDD；第三电容Cbs的上极板追随输入信号变化，第三电容Cbs的上极板为VIN+VDD，VG的电压范围为VDD～2*VDD；第一PMOS管MP1的衬底自偏置；第二PMOS管MP2的衬底自偏置。
优选地，所述采样相位φ3的联通状态包括：第三NMOS管MN3为断开状态；第四NMOS管MN4为断开状态；第六NMOS管MN6为断开状态；第二PMOS管MP2为导通状态；第一NMOS管MN1为导通状态；第一PMOS管MP1的栅极接至VIN；第二PMOS管MP2的栅极接至VIN。
上述技术方案，与现有技术相比至少具有如下有益效果：
上述方案，在采样相位前增加了预充电相位，将采样管栅极的寄生电容预充电至VDD，解决了传统电路中由于电容Cp与电容Cbs分压导致的VG电压下降而使得采样管导通电阻大，导通速度慢的问题；传统电路中为保证较低的导通电阻，通常将电容Cbs的尺寸设计的很大，因此增大了电路的面积和功耗，采用上述方案中的电路不需要依靠增加电容Cbs的尺寸，因此有效降低了电路的功耗和面积。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开的传统自举开关电路的原理图；
图2为本公开自举开关采样电路原理图；
图3为本公开自举开关采样电路三个工作相位示意图；
图4为本公开自举开关采样电路和传统自举开关采样电路的栅极电压VG的时域波形仿真对比示意图；
图5为本公开自举开关采样电路和传统自举开关采样电路的栅极电压VG在输入为正弦信号时的时域波形仿真对比示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要说明的是，本公开中使用的“上”、“下”、“左”、“右”“前”“后”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开针对现传统电路中由于电容Cp与电容Cbs分压导致的VG电压下降而使得采样管导通电阻大，导通速度慢的问题，提供了一种自举开关采样电路，在采样通路导通前对采样管栅极预充电，避免了寄生电容的分压，以低能耗的方法降低了采样管的导通电阻，提高了采样速度。
如图2所示，本公开实施例提供了一种自举开关采样电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一电容Ca1、第二电容Ca2、第三电容Cbs、第四电容Cp和第五电容Cs；其中：
第十二NMOS管MN12的漏极接电源，其栅极接第四NMOS管MN4的栅极，其源极接第十一NMOS管MN11的栅极；第十一NMOS管MN11的漏极接电源，其栅极接第十二NMOS管MN12的源极；第四NMOS管MN4的漏极接电源，其源极通过第三电容Cbs后接第三NMOS管MN3的漏极；第三NMOS管MN3的栅极接时钟其源极接地；第一PMOS管MP1的源极接第四NMOS管MN4的源极，其漏极接第七NMOS管MN7的漏极；第三PMOS管MP3的栅极接采样时钟φS，其漏极接第九NMOS管MN9的漏极，其源极接电源；第九NMOS管MN9的栅极接采样时钟φS，其源极接第五PMOS管MP5的源极；第六PMOS管MP6的栅极接时钟/>其源极接第十NMOS管MN10的源极；第四PMOS管MP4的栅极接自举开关时钟φBS，其漏极接第十NMOS管MN10的漏极，其源极接电源；第十NMOS管MN10的栅极接自举开关时钟φBS，其源极接第六PMOS管MP6的源极；第二PMOS管MP2的源极接第七NMOS管MN7的漏极；第五PMOS管MP5的栅极接时钟/>其源极接第十NMOS管MN10源极；第二NMOS管MN2的源极接第三NMOS管MN3的漏极，其漏极接第一NMOS管MN1的漏极；第七NMOS管MN7的源极接第五NMOS管MN5的漏极，其栅极接电源；第五NMOS管MN5的源极接地；第八NMOS管MN8的漏极接第二PMOS管MP2的漏极，其源极接第六NMOS管MN6的漏极，其栅极接电源；第六NMOS管MN6的源极接地，其栅极接时钟/>第一NMOS管MN1的源极通过第五电容Cs后接地，其栅极接第七NMOS管MN7的漏极；第十一NMOS管MN11、第十二NMOS管MN12、第一电容Ca1以及第二电容Ca2组成电荷泵。
本发明的工作原理如下：如图3所示，自举开关采样电路包含三个工作相位，包括保持相位φ1、预充电相位φ2、采样相位φ3。
保持相位：采样时钟φS和自举开关时钟φBS均为低电平，此时第五NMOS管MN5和第六NMOS管MN6导通，第一NMOS管MN1和第二NMOS管MN2关断，第五电容Cs的电压保持在采样时钟φS下降沿到来时输入信号VIN的电压。电荷泵将第四NMOS管MN4的栅极电压抬高至2*VDD，第三NMOS管MN3导通，第一PMOS管MP1关断，第三电容Cbs两端被充电至VDD。
预充电相位：采样时钟φS为高电平，自举开关时钟φBS为低电平，此时第五NMOS管MN5断开，第一PMOS管MP1栅极接至VSS并导通，第三NMOS管MN3和第四NMOS管MN4保持导通状态，并将第一NMOS管MN1的栅极VG预充电至VDD。
采样相位：采样时钟φS和自举开关时钟φBS均为高电平，此时第三NMOS管MN3断开，电荷泵输出至第四NMOS管MN4栅极的电压为VDD，第四NMOS管MN4的栅源电压小于阈值电压，因而处于关断状态，第六NMOS管MN6断开，第二PMOS管MP2导通，使得第二NMOS管MN2导通，输入信号接至第三电容Cbs的下极板，由于此时第三电容Cbs的上极板为高阻节点，因此VG＝VIN+VDD；第一NMOS管MN1导通，第三电容Cbs电容追随输入信号变化；注意此相位下VG的电压范围为VDD～2*VDD，为了防止第一PMOS管MP1、第二PMOS管MP2过压击穿和发生闩锁效应，将第一PMOS管MP1的衬底自偏置；第二PMOS管MP2的衬底自偏置。
对图2所示的自举开关电路和图1所示的传统自举开关电路进行仿真得到图4所示的栅极电压VG的时域波形仿真对比示意图。仿真过程中，仿真条件、输入信号以及采样时钟信号保持不变。其中，电源电压VDD均为1.8V，输入信号为1.6V直流电压、采样时钟频率为200MHz。
通过对比可知，从黑色实线可以看到，本公开的自举电路的VG首先被预充电至VDD，然后进入采样相位。该结构得到的VG相比传统的自举电路的VG(虚线)高300mV，显著提高了采样管的导通性能。
图5表示当输入为正弦信号时本公开的自举电路与传统自举电路VG输出的仿真图，虚线表示输入信号VIN。仿真得到本公开的自举电路的输出VG在输入信号为交流时相比传统自举电路仍高约300mV。证明了该结构具备广泛的适用性。
通过对比本公开的自举电路与传统自举开关电路，可以得出结论，本公开通过引入预放大相位解决了传统电路中由于电容Cp与电容Cbs分压导致的VG电压下降而使得采样管导通电阻大，导通速度慢的问题。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种自举开关采样电路，其特征在于，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一电容Ca1、第二电容Ca2、第三电容Cbs、第四电容Cp和第五电容Cs；其中：
第四电容Cp的一端接地，另一端接在第二PMOS管MP2的源极；第十二NMOS管MN12的漏极接电源，其栅极接第四NMOS管MN4的栅极，其源极接第十一NMOS管MN11的栅极；第十一NMOS管MN11的漏极接电源，其栅极接第十二NMOS管MN12的源极；第四NMOS管MN4的漏极接电源，其源极通过第三电容Cbs后接第三NMOS管MN3的漏极；第三NMOS管MN3的栅极接时钟其源极接地；第一PMOS管MP1的源极接第四NMOS管MN4的源极，其漏极接第七NMOS管MN7的漏极，其栅极接第六PMOS管MP6的漏极；第三PMOS管MP3的栅极接采样时钟φS，其漏极接第九NMOS管MN9的漏极，其源极接电源；第九NMOS管MN9的栅极接采样时钟φS，其源极接第五PMOS管MP5的源极；第六PMOS管MP6的栅极接时钟/>其源极接第十NMOS管MN10的源极，其漏极接第三PMOS管MP3的漏极；第四PMOS管MP4的栅极接自举开关时钟φBS，其漏极接第十NMOS管MN10的漏极，其源极接电源；第十NMOS管MN10的栅极接自举开关时钟φBS，其源极接第六PMOS管MP6的源极；第二PMOS管MP2的源极接第七NMOS管MN7的漏极，其栅极接第五PMOS管MP5的漏极；第五PMOS管MP5的栅极接时钟/>其源极接第十NMOS管MN10源极；第二NMOS管MN2的源极接第三NMOS管MN3的漏极，其漏极接第一NMOS管MN1的漏极，其栅极接第二PMOS管MP2的漏极；第七NMOS管MN7的源极接第五NMOS管MN5的漏极，其栅极接电源；第五NMOS管MN5的源极接地，其栅极接时钟/>第八NMOS管MN8的漏极接第二PMOS管MP2的漏极，其源极接第六NMOS管MN6的漏极，其栅极接电源；第六NMOS管MN6的源极接地，其栅极接时钟/>第一NMOS管MN1的源极通过第五电容Cs后接地，其栅极接第七NMOS管MN7的漏极；第十一NMOS管MN11、第十二NMOS管MN12、第一电容Ca1以及第二电容Ca2组成电荷泵；所述自举开关采样电路包含三个工作相位，包括保持相位φ1、预充电相位φ2以及采样相位φ3；
自举开关采样电路包含三个工作相位，包括保持相位φ1、预充电相位φ2、采样相位φ3；
保持相位：采样时钟φS和自举开关时钟φBS均为低电平，此时第五NMOS管MN5和第六NMOS管MN6导通，第一NMOS管MN1和第二NMOS管MN2关断，第五电容Cs的电压保持在采样时钟φS下降沿到来时输入信号VIN的电压；电荷泵将第四NMOS管MN4的栅极电压抬高至2*VDD,第三NMOS管MN3导通，第一PMOS管MP1关断，第三电容Cbs两端被充电至VDD；
预充电相位：采样时钟φS为高电平，自举开关时钟φBS为低电平，此时第五NMOS管MN5断开，第一PMOS管MP1栅极接至VSS并导通，第三NMOS管MN3和第四NMOS管MN4保持导通状态，并将第一NMOS管MN1的栅极VG预充电至VDD；
采样相位：采样时钟φS和自举开关时钟φBS均为高电平，此时第三NMOS管MN3断开，电荷泵输出至第四NMOS管MN4栅极的电压为VDD,第四NMOS管MN4的栅源电压小于阈值电压，因而处于关断状态，第六NMOS管MN6断开，第二PMOS管MP2导通，使得第二NMOS管MN2导通，输入信号接至第三电容Cbs的下极板，由于此时第三电容Cbs的上极板为高阻节点，因此VG＝VIN+VDD；第一NMOS管MN1导通，第三电容Cbs电容追随输入信号变化。
2.根据权利要求1所述的自举开关采样电路，其特征在于，所述保持相位φ1包括：所述采样时钟φS为低电平所述自举开关时钟φBS为低电平。
3.根据权利要求1所述的自举开关采样电路，其特征在于，所述保持相位φ1的电压状态包括：第四NMOS管MN4的栅极电压为2*VDD；第三电容Cbs两端电压为VDD；第五电容Cs的电压等同输入信号VIN对应采样时钟φS下降沿的电压。
4.根据权利要求1所述的自举开关采样电路，其特征在于，所述保持相位φ1的联通状态包括：第三NMOS管MN3为导通状态；第一PMOS管MP1为关断状态；第五NMOS管MN5为导通状态；第六NMOS管MN6为导通状态；第一NMOS管MN1为关断状态；第二NMOS管MN2为关断状态，第四NMOS管MN4为导通状态。
5.根据权利要求1所述的自举开关采样电路，其特征在于，所述预充电相位φ2包括：采样时钟φS为高电平；自举开关时钟φBS为低电平。
6.根据权利要求1所述的自举开关采样电路，其特征在于，所述预充电相位φ2的电压状态包括：第四NMOS管MN4的栅极电压为2*VDD；第一NMOS管MN1的栅极VG预充电为VDD。
7.根据权利要求1所述的自举开关采样电路，其特征在于，所述预充电相位φ2的联通状态包括：第五NMOS管MN5为断开状态；第一PMOS管MP1栅极和VSS连接并为导通状态。
8.根据权利要求1所述的自举开关采样电路，其特征在于，所述采样相位φ3包括：采样时钟φS为高电平；自举开关时钟φBS为高电平。
9.根据权利要求1所述的自举开关采样电路，其特征在于，所述采样相位φ3的电压状态包括：第四NMOS管MN4栅极的电压为VDD；第三电容Cbs的上极板追随输入信号变化，第三电容Cbs的上极板为VIN+VDD，VG的电压范围为VDD～2*VDD；第一PMOS管MP1的衬底自偏置；第二PMOS管MP2的衬底自偏置。
10.根据权利要求1所述的自举开关采样电路，其特征在于，所述采样相位φ3的联通状态包括：第三NMOS管MN3为断开状态；第四NMOS管MN4为断开状态；第六NMOS管MN6为断开状态；第二PMOS管MP2为导通状态；第一NMOS管MN1为导通状态；第一PMOS管MP1的栅极接至VIN；第二PMOS管MP2的栅极接至VIN。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944847A (zh) * 2010-09-07 2011-01-12 思瑞浦(苏州)微电子有限公司 一种自举开关电路
CN202906867U (zh) * 2012-09-25 2013-04-24 泰凌微电子（上海）有限公司 具有低导通电阻的栅压自举开关
CN103346765A (zh) * 2013-07-09 2013-10-09 东南大学 一种栅源跟随采样开关
CN105187039A (zh) * 2015-09-18 2015-12-23 东南大学 一种cmos栅压自举开关电路
CN106160743A (zh) * 2016-07-06 2016-11-23 电子科技大学 一种用于采样保持电路的栅压自举开关电路
CN207200679U (zh) * 2017-09-19 2018-04-06 英特格灵芯片(天津)有限公司 一种漏电保护型自举采样开关电路
CN110635791A (zh) * 2019-09-06 2019-12-31 重庆邮电大学 一种采用镜像结构的栅压自举采样开关电路
CN111106819A (zh) * 2019-12-31 2020-05-05 思瑞浦微电子科技（苏州）股份有限公司 栅压自举开关电路
CN111614356A (zh) * 2020-04-22 2020-09-01 北方工业大学 栅压自举采样电路
CN112671382A (zh) * 2020-12-16 2021-04-16 东南大学 一种栅压自举开关电路
CN112671407A (zh) * 2020-12-17 2021-04-16 桂林电子科技大学 应用于超低功耗模数转换器的栅压自举开关电路
CN112953503A (zh) * 2021-02-01 2021-06-11 电子科技大学 一种高线性度的栅压自举开关电路
CN114614807A (zh) * 2022-01-26 2022-06-10 江苏清微智能科技有限公司 一种自举开关电路
CN114696810A (zh) * 2020-12-30 2022-07-01 Tcl科技集团股份有限公司 一种栅极自举开关电路及其控制方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674863B2 (en) * 2011-06-07 2014-03-18 Microchip Technology Incorporated Distributed bootstrap switch
US9287862B2 (en) * 2013-12-26 2016-03-15 Texas Instruments Incorporated Bootstrapped sampling switch circuits and systems

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944847A (zh) * 2010-09-07 2011-01-12 思瑞浦(苏州)微电子有限公司 一种自举开关电路
CN202906867U (zh) * 2012-09-25 2013-04-24 泰凌微电子（上海）有限公司 具有低导通电阻的栅压自举开关
CN103346765A (zh) * 2013-07-09 2013-10-09 东南大学 一种栅源跟随采样开关
CN105187039A (zh) * 2015-09-18 2015-12-23 东南大学 一种cmos栅压自举开关电路
CN106160743A (zh) * 2016-07-06 2016-11-23 电子科技大学 一种用于采样保持电路的栅压自举开关电路
CN207200679U (zh) * 2017-09-19 2018-04-06 英特格灵芯片(天津)有限公司 一种漏电保护型自举采样开关电路
CN110635791A (zh) * 2019-09-06 2019-12-31 重庆邮电大学 一种采用镜像结构的栅压自举采样开关电路
CN111106819A (zh) * 2019-12-31 2020-05-05 思瑞浦微电子科技（苏州）股份有限公司 栅压自举开关电路
CN111614356A (zh) * 2020-04-22 2020-09-01 北方工业大学 栅压自举采样电路
CN112671382A (zh) * 2020-12-16 2021-04-16 东南大学 一种栅压自举开关电路
CN112671407A (zh) * 2020-12-17 2021-04-16 桂林电子科技大学 应用于超低功耗模数转换器的栅压自举开关电路
CN114696810A (zh) * 2020-12-30 2022-07-01 Tcl科技集团股份有限公司 一种栅极自举开关电路及其控制方法
CN112953503A (zh) * 2021-02-01 2021-06-11 电子科技大学 一种高线性度的栅压自举开关电路
CN114614807A (zh) * 2022-01-26 2022-06-10 江苏清微智能科技有限公司 一种自举开关电路

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