CN105187039A - 一种cmos栅压自举开关电路 - Google Patents

Abstract

本发明提出了一种CMOS栅压自举开关电路，包括电荷泵电路、栅极充放电电路、输入缓冲电路及开关电路，所述电荷泵电路与所述栅极充放电电路连接，所述栅极充放电电路与所述开关电路连接，所述栅极充放电电路与所述开关电路之间接入输入缓冲电路。本发明通过输入缓冲电路来驱动电荷泵电路，因为输入缓冲电路隔离了输入端的输入信号和电荷泵电路，从而极大的减小了输入寄生电容。同时，本发明克服了现有CMOS栅压自举电路中，仅实现开关管栅源电压Vgs恒定，而忽略衬偏效应存在导致Vth变化引入的非线性。

Description

一种CMOS栅压自举开关电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种CMOS栅压自举开关电路。

背景技术

随着半导体技术的迅速发展，高速高精度模数转换器已广泛应用于数字通讯、军事雷达等领域。流水线模数转换器(PipelinedADC)作为目前主流的ADC产品之一，能够很好的兼顾速度与精度的要求。在流水线模数转换器中，带乘法的数模转换器(MDAC)作为其重要组成部分，其性能决定了整个流水线模数转换器的性能。随着工艺尺寸的缩小，应用于MDAC中的开关电路无疑面临着新的挑战。针对带乘法的数模转换器中的开关电路，其要求低导通电阻、面积小、精度高、速度快。

MOS开关广泛应用于数字及模拟电路中，尤其是高速高精度流水线型模数转换器中，由于MOS开关导通非线性引起采样信号失真，导致模数转换器采样精度下降，所以在高精度采样应用中，需要采用自举开关技术来实现高精度采样。图1所示为一种现有的栅压自举电路。图1中，第一NMOS管(MN1)实现开关功能，其余部分为栅压自举电路，在两相时钟(正相时钟信号CLKP和反相时钟信号CLKN)的控制下将第一节点N1抬高至电源电压以上。该电路有两个工作状态：

(1)当CLKP为低电平，CLKN为高电平时，电路处于预充放电状态。假设电源电压为VDD,此时第二节点N2为两倍的VDD，第四NMOS管(MN4)导通，同时第十一NMOS管(MN11)也导通，电容三(C3)被充电至VDD。同时，第一PMOS管(MP1)导通，第四节点N4被充电至VDD，使得第二PMOS管(MP2)关断。并且第十NMOS管(MN10)导通，第一节点N1被拉低到零，第一NMOS管(MN1)、第七NMOS管(MN7)、第八NMOS管(MN8)都关断。在该状态下实现开关的关断。

(2)当CLKP为高电平，CLKN为低电平时，电路进入栅压自举工作状态。此时第二个节点N2为VDD，第四NMOS管(MN4)关断，同时，第十NMOS管(MN10)也关断。第六NMOS管(MN6)导通，第四节点N4被拉低，第二PMOS管(MP2)导通，第一节点N1被拉高，从而第一NMOS管(MN1),第八NMOS管(MN8)都导通。第八NMOS管(MN8)导通后，第三电容(C3)第二端(第五节点N5)被抬高至接近输入端的输入信号Vin,由于第三节点N3、第一节点N1没有额外的电流通路，故第三节点N3、第一节点N1也被抬高至相同的电压，这样自举后的电压接近于VDD+Vin。最终实现了一个高于电源电压且随输入变化的栅极电压，这样第一NMOS

管(MN1)的栅源电压将被固定在VDD。

然而可以看到，在工作状态(2)中，当第八NMOS管(MN8)导通后，输入相当于直接接到第三电容(C3)的第二端，再加上由第十一NMOS管(MN11)、第四NMOS管(MN4)、第五NMOS管(MN5)、第九NMOS管(MN9)、第十NMOS管(MN10)所引入的寄生电容，这样加在输入端的容性负载会大大增加，要想使开关正常工作则必须增大输入级的驱动能力。再者由上面的分析得到的第一NMOS管(MN1)的栅源电压为固定的VDD，当需要得到更低的导通电阻，增大栅源电压时，这种结构是不适用的。

同时，在工作状态(2)中，MOS采样开关的导通电阻可表示为：

Ron＝1/[uCox(W/L)(Vg-Vs-Vth)](1)

其中，u是电子或空穴迁移率，Cox是栅氧化层电容，Vth是阈值电压，W/L是MOS管宽长比,Vg是栅极电压，Vs是源极电压，Vg-Vs得到栅源电压Vgs。式(1)表明采样阶段开关导通电阻随输入信号Vin的变化而变化。现有自举技术改善了开关栅源电压Vgs变化引起的非线性失真，但是其忽略了由体效应引起的Vth的变化带来的线性问题。

发明内容

技术问题：为了克服现有技术中存在的不足，本发明提供一种高速、高线性度的栅压自举开关电路，引入采用NativeNMOS管的输入缓冲电路，同时采用DeepWellNMOS管巧妙设计电路，极大的减小体效应引起Vth变化所导致的线性问题。

技术方案：为实现上述目的，本发明采用的技术方案为：一种CMOS栅压自举开关电路，包括电荷泵电路、栅极充放电电路、输入缓冲电路及开关电路，所述电荷泵电路与所述栅极充放电电路连接，所述栅极充放电电路与所述开关电路连接，所述栅极充放电电路与所述开关电路之间接入输入缓冲电路。

进一步，所述电荷泵电路包括：第一电容、第二电容、第三电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管及反相器：其中，

第一NMOS管的漏极和第二NMOS管的漏极接电源电压VDD，第一NMOS管的源极分别与第二NMOS管的栅极、第一电容的第一端相连，所述第一NMOS管的栅极分别与第二NMOS管的源极、第二电容的第一端相连，时钟信号clk接入第一电容的第二端，时钟信号clk经反相器后的反相时钟信号clk-接入第二电容的第二端；

第三NMOS管的漏极接电源电压VDD，第三NMOS管的栅极与所述第一NMOS管的源极相连，所述第三NMOS管的源极与所述第三电容的第一端相连；

第三电容的第二端与所述第四NMOS管的漏极相连，第四NMOS管的栅极接入时钟信号clk，所述第四NMOS管的源极接地电位。

进一步，所述栅极充放电电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第五NMOS管、第十一NMOS管、第四PMOS管、第八NMOS管、第九NMOS管；其中，

第三PMOS管的源极分别与第三PMOS管的衬底、第三电容的第一端、第三NMOS管的源极连接，第三PMOS管的漏极分别与第九NMOS管的漏极、第十一NMOS管栅极相连，第三PMOS管的栅极分别与第一PMOS管的漏极、第五NMOS管的漏极、第二PMOS管的源极相连接；

所述第一PMOS管的源极接电源电压VDD，所述第一PMOS管的栅极、第五NMOS管的栅极接反相时钟信号clk-，所述第五NMOS管的源极分别与第三电容的第二端、第四NMOS管的漏极、第十一NMOS管的源极、第二PMOS管的漏极相连，所述第二PMOS管的栅极接时钟信号clk；

所述第九NMOS管的栅极接电源电压VDD，第九NMOS管的源极与第八NMOS管的漏极、第四PMOS管的漏极相连，所述第四PMOS管的栅极、第八NMOS管栅极连接时钟信号clk,所述第八NMOS管的源极接地电位,所述第四PMOS管的源极接电源电压VDD。

进一步，所述开关电路包括：第一DNWNMOS管、第二DNWNMOS管、第十NMOS管；其中，

所述第十NMOS管的源极与地电位连接，第十NMOS管的栅极接时钟信号clk，第十NMOS管的漏极分别与第二DNWNMOS管的源极、第一DNWNMOS管的衬底相连；

所述第一DNWNMOS管的栅极、第二DNWNMOS管的栅极与栅极充放电电路中第九NMOS管漏极相连，第一DNWNMOS管的源极接输入信号Vin，第一DNWNMOS管的漏极接输出引脚Vout，第二DNWNMOS管的漏极与栅极充放电电路中第十一NMOS管的漏极相连，第二DNWNMOS管的衬底接地电位。

进一步：第一NativeNMOS管及电流源；其中，

第一NativeNMOS管的栅极接输入信号Vin,第一NativeNMOS管的漏极接电源电压VDD，第一NativeNMOS管的源极接电流源的第一输入端，电流源的第二端接地电位，所述第一NativeNMOS管的源极还与第十一NMOS管漏极、第二DNWNMOS管的漏极相接。

本发明的有益效果：上述的栅压自举开关电路，相对于现有的栅压自举开关电路而言，通过输入缓冲电路来驱动电荷泵电路，因为输入缓冲电路隔离了输入端的输入信号和电荷泵电路，从而极大的减小了输入寄生电容。同时，因为采用NativeNMOS作为输入缓冲管，其阈值电压接近于0V，所以缓冲管的输出端电位相比于普通NMOS缓冲管而言，下降很小。进一步，输入缓冲电路可以实现电平的转移，因此可以实现开关管栅源电压的改变，而不是局限于电源电压VDD,这样的设计在研发前期非常具有价值。此外，本发明克服了现有CMOS栅压自举电路中，仅实现开关管栅源电压Vgs恒定，而忽略衬偏效应存在导致Vth变化引入的非线性。

附图说明

图1为现有栅压自举开关电路的电路图；

图2为本发明实施例中CMOS栅压自举开关电路的电路图；

图3为本发明实施例中CMOS栅压自举开关电路的时钟信号、输入输出信号仿真波形图；

图4为本发明实施例中CMOS栅压自举开关电路的输出频谱分析图。

具体实施方式

下面结合附图及实施例，详细的描述本发明的技术方案。

本发明所述的CMOS栅压自举开关电路，由电荷泵电路、栅极充放电电路、输入缓冲电路及开关电路组成，其中，所述电荷泵电路与所述栅极充放电电路连接，所述栅极充放电电路与所述开关电路连接,所述栅极充放电电路与所述开关电路之间接入输入缓冲电路。

实施例

图2为本发明实施例的CMOS栅压自举开关电路的电路图。参照图2，本例栅压自举开关电路包括电荷泵电路、栅极充放电电路、输入缓冲电路及开关电路，电荷泵电路与栅极充放电电路连接，栅极充放电电路与开关电路连接，栅极充放电电路与开关电路之间接入输入缓冲电路。其中，通过输入缓冲电路来驱动电荷泵电路，因为输入缓冲电路隔离了输入端的输入信号和电荷泵电路，从而极大的减小了输入寄生电容。电荷泵电路及栅极充放电电路构成栅压自举环路，用于在时钟信号控制下产生开关电路栅极控制电压，该栅极控制电压受输入信号影响；开关电路用于在栅压自举环路控制下实现对输入缓冲电路输入信号的高线性度传输。开关电路由第一DNWNMOS管M0、第二DNWNMOS管M1及第十NMOS管MN10组成。其中，第一DNWNMOS管M0、第二DNWNMOS管M1的栅极与所述栅压自举环路相连接，第一DNWNMOS管M0源极接至信号输入端，漏极接至信号输出端，其衬底与第二DNWNMOS管M1的源极相连接，由于第二DNWNMOS管M1的漏极与NativeNMOS管NN1源极相连，所以在栅压自举相时，开关管第一DNWNMOS管M0的源极与衬底电位近似相同，即不存在体效应，极大的减小阈值电压Vth引入的非线性问题，从而在所述栅极控制电压下，保持栅源电压差及阈值电压值Vth不变，将信号输入端输入的连续信号Vin采样为离散信号Vout,并由信号输出端输出。

参照图2，电荷泵电路包括：第一电容C1、第二电容C2、第三电容C、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4及反相器INV：

第一NMOS管MN1的漏极和第二NMOS管MN2的漏极接电源电压VDD，第一NMOS管MN1的源极分别与第二NMOS管MN2的栅极、第一电容C1的第一端相连，所述第一NMOS管MN1的栅极分别与第二NMOS管MN2的源极、第二电容C2的第一端相连，时钟信号clk接入第一电容C1的第二端，时钟信号clk经反相器后的反相时钟信号clk-接入第二电容C2的第二端；

第三NMOS管NM3的漏极接电源电压VDD，第三NMOS管NM3的栅极与所述第一NMOS管MN1的源极相连，所述第三NMOS管MN3的源极与所述第三电容C的第一端相连；

第三电容C的第二端与所述第四NMOS管MN4的漏极相连，第四NMOS管MN4的栅极接入时钟信号clk，所述第四NMOS管MN4的源极接地电位。

其中，第一NMOS管MN1的源极与第二NMOS管MN2的栅极、第一电容C1的第一端、第三NMOS管MN3的栅极的连接点作为第二节点N2，第三NMOS管MN3的源极与第三电容C的第一端相连点作为第三节点N3，第三电容C第二端与第四NMOS管MN4漏极的连接作为第四节点N4。

栅极充放电电路包括：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第五NMOS管MN5、第十一NMOS管MN11、第四PMOS管MP4、第八NMOS管MN8、第九NMOS管MN9；

第三PMOS管MP3的源极分别与第三PMOS管MP3的衬底、第三电容C的第一端、第三NMOS管MN3的源极连接，第三PMOS管MP3的漏极分别与第九NMOS管MN9的漏极、第十一NMOS管MN11的栅极相连，第三PMOS管MP3的栅极分别与第一PMOS管MP1的漏极、第五NMOS管MN5的漏极、第二PMOS管MP2的源极相连接；

所述第一PMOS管MP1的源极接电源电压VDD，所述第一PMOS管MP1的栅极、第五NMOS管MN5的栅极接反相时钟信号clk-，所述第五NMOS管MN5的源极分别与第三电容C的第二端、第四NMOS管MN4的漏极、第十一NMOS管MN11的源极、第二PMOS管MP2的漏极相连，所述第二PMOS管MP2的栅极接时钟信号clk；

所述第九NMOS管MN9的栅极接电源电压VDD，第九NMOS管MN9的源极与第八NMOS管MN8的漏极、第四PMOS管MP4的漏极相连，所述第四PMOS管MP4的栅极、第八NMOS管MN8栅极连接时钟信号clk,所述第八NMOS管MN8的源极接地电位,所述第四PMOS管MP4的源极接电源电压VDD。

其中，第三PMOS管MP3的栅极与第一PMOS管MP1的漏极、第五NMOS管MN5的漏极、第二PMOS管MP2的源极相连接点作为第五节点N5。

开关电路包括：第一DNWNMOS管M0、第二DNWNMOS管M1、第十NMOS管MN10；

所述第十NMOS管MN10的源极与地电位连接，第十NMOS管MN10的栅极接时钟信号clk，第十NMOS管MN10的漏极分别与第二DNWNMOS管M1的源极、第一DNWNMOS管M0的衬底相连；

所述第一DNWNMOS管M0的栅极、第二DNWNMOS管M1的栅极与栅极充放电电路中第九NMOS管MN9漏极相连，第一DNWNMOS管M0的源极接输入信号Vin，第一DNWNMOS管M0的漏极接输出引脚Vout，第二DNWNMOS管M1的漏极与栅极充放电电路中第十一NMOS管MN11的漏极相连，第二DNWNMOS管M1的衬底接地电位。

其中，所述第一DNWNMOS管M0的栅极、第二DNWNMOS管M1的栅极与栅极充放电电路中第九NMOS管MN9漏极的连接作为第一节点N1。第十NMOS管MN10的漏极与第二DNWNMOS管M1源极相连作为第六节点N6。

输入缓冲电路包括：第一NativeNMOS管NN1及电流源Ibias；第一NativeNMOS管NN1的栅极接输入信号Vin,第一NativeNMOS管NN1的漏极接电源电压VDD，第一NativeNMOS管NN1的源极接电流源Ibias的第一输入端，电流源Ibias的第二端接地电位，所述第一NativeNMOS管NN1的源极还与第十一NMOS管MN11漏极、第二DNWNMOS管M1的漏极相接。

上述CMOS栅压自举开关电路的工作过程：

(1)当clk为高电平，clk-为低电平时，电路处于预充放电状态。假设电源电压为VDD,此时第二节点N2的电压为两倍的VDD，第三NMOS管MN3导通，同时第四NMOS管MN4也导通，第三电容C被充电至VDD。同时，第一PMOS管MP1导通，第五节点N5电位被充电至VDD，使得第三PMOS管MP3关断。并且第八NMOS管MN8导通，第一节点N1电位被拉低到零，第一DNWNMOS管M0、第二DNWNMOS管M1、第十一NMOS管MN11都关断。此外，第十NMOS管MN10导通，第六节点N6被拉低到零，从而使得第一DNWNMOS管M0、第二DNWNMOS管M1的衬底都接地电位，确保电路正常工作。在该状态下实现开关的关断。

(2)当clk为低电平，clk-为高电平时，电路进入栅压自举工作状态。此时第二个节点N2电位为VDD，第三NMOS管MN3关断，第四NMOS管MN4也关断。同时，第八NMOS管MN8关断，第四PMOS管MP4导通，第一节点N1点电位被拉高，从而第一DNWNMOS管M0、第二DNWNMOS管M1、第十一NMOS管MN11都导通。第十一NMOS管MN11导通后，第三电容C第二端(第四节点N4)电位被抬高至接近输入端电位Vin,由于第三节点N3没有额外的电流通路，故第三节点N3电位也被抬高相同的电压，这样自举后N3节点电压接近于VDD+Vin。由于第五NMOS管MN5、第二PMOS管MP2导通，从而使得第三PMOS管MP3导通，进而使得N1点电位接近于VDD+Vin,最终实现了一个高于电源电压且随输入变化的栅极电压，这样第一DNWNMOS管M0的栅源电压将被固定在VDD。同时由于第十NMOS管MN10关断，第一DNWNMOS管M0衬底与第二DNWNMOS管M1源极相连，在第二DNWNMOS管M1导通后，由于第一NativeNMOS管NN1接近于零的阈值电压，其源极电位近似等于输入信号电平，从而使得第一DNWNMOS管M0衬底电位及第二DNWNMOS管M1源极电位近似等于输入信号电平，即第一DNWNMOS管M0不存在体效应，从而极大减小由于体效应引起的阈值电压Vth变化所造成的非线性失真。其中，信号输入端输入为连续信号Vin，输入端的电位为Vin。

对本发明的CMOS自举开关电路进行仿真，时钟频率为200M，图3所示为本发明CMOS栅压自举开关电路输入信号、输出信号及时钟波形，本发明的CMOS栅压自举开关电路很好的完成了采样保持功能；再对本发明的自举开关电路的输出做1024点FFT频谱分析得到输出频谱，如图4所示，可以看出该CMOS栅压自举开关的无杂散动态范围SFDR为105.4dB，非常适合于高速高精度模数转换器中采样保持电路的结构。

本发明的上述方案，CMOS栅压自举开关电路由电荷泵电路、栅极充放电电路、输入缓冲电路及开关电路组成；输入缓冲电路的引入既减小了输入寄生电容，又实现了开关管栅源电压的改变，而不是局限于电源电压VDD,同时，DNWNMOS管的引入及开关电路部分结构的创新，极大减小的体效应引起阈值电压Vth的变化，从而提高线性度，且提高开关电路的精度。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (5)

1.一种CMOS栅压自举开关电路，其特征在于，包括电荷泵电路、栅极充放电电路、输入缓冲电路及开关电路，所述电荷泵电路与所述栅极充放电电路连接，所述栅极充放电电路与所述开关电路连接，所述栅极充放电电路与所述开关电路之间接入输入缓冲电路。

2.根据权利要求1所述的CMOS栅压自举开关电路，其特征在于，所述电荷泵电路包括：第一电容(C1)、第二电容(C2)、第三电容(C)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)及反相器(INV)：其中，

第一NMOS管(MN1)的漏极和第二NMOS管(MN2)的漏极接电源电压VDD，第一NMOS管(MN1)的源极分别与第二NMOS管(MN2)的栅极、第一电容(C1)的第一端相连，所述第一NMOS管(MN1)的栅极分别与第二NMOS管(MN2)的源极、第二电容(C2)的第一端相连，时钟信号clk接入第一电容(C1)的第二端，时钟信号clk经反相器后的反相时钟信号clk-接入第二电容(C2)的第二端；

第三NMOS管(NM3)的漏极接电源电压VDD，第三NMOS管(NM3)的栅极与所述第一NMOS管(MN1)的源极相连，所述第三NMOS管(MN3)的源极与所述第三电容(C)的第一端相连；

第三电容(C)的第二端与所述第四NMOS管(MN4)的漏极相连，第四NMOS管(MN4)的栅极接入时钟信号clk，所述第四NMOS管(MN4)的源极接地电位。

3.根据权利要求2所述的CMOS栅压自举开关电路，其特征在于，所述栅极充放电电路包括：第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第五NMOS管(MN5)、第十一NMOS管(MN11)、第四PMOS管(MP4)、第八NMOS管(MN8)、第九NMOS管(MN9)；其中，

第三PMOS管(MP3)的源极分别与第三PMOS管(MP3)的衬底、第三电容(C)的第一端、第三NMOS管(MN3)的源极连接，第三PMOS管(MP3)的漏极分别与第九NMOS管(MN9)的漏极、第十一NMOS管(MN11)的栅极相连，第三PMOS管(MP3)的栅极分别与第一PMOS管(MP1)的漏极、第五NMOS管(MN5)的漏极、第二PMOS管(MP2)的源极相连接；

所述第一PMOS管(MP1)的源极接电源电压VDD，所述第一PMOS管(MP1)的栅极、第五NMOS管(MN5)的栅极接反相时钟信号clk-，所述第五NMOS管(MN5)的源极分别与第三电容(C)的第二端、第四NMOS管(MN4)的漏极、第十一NMOS管(MN11)的源极、第二PMOS管(MP2)的漏极相连，所述第二PMOS管(MP2)的栅极接时钟信号clk；

所述第九NMOS管(MN9)的栅极接电源电压VDD，第九NMOS管(MN9)的源极与第八NMOS管(MN8)的漏极、第四PMOS管(MP4)的漏极相连，所述第四PMOS管(MP4)的栅极、第八NMOS管(MN8)栅极接时钟信号clk，所述第八NMOS管(MN8)的源极接地电位,所述第四PMOS管(MP4)的源极接电源电压VDD。

4.根据权利要求3所述的CMOS栅压自举开关电路，其特征在于，所述开关电路包括：第一DNWNMOS管(M0)、第二DNWNMOS管(M1)、第十NMOS管(MN10)；其中，

所述第十NMOS管(MN10)的源极与地电位连接，第十NMOS管(MN10)的栅极接时钟信号clk，第十NMOS管(MN10)的漏极分别与第二DNWNMOS管(M1)的源极、第一DNWNMOS管(M0)的衬底相连；

所述第一DNWNMOS管(M0)的栅极、第二DNWNMOS管(M1)的栅极与栅极充放电电路中第九NMOS管(MN9)漏极相连，第一DNWNMOS管(M0)的源极接输入信号Vin，第一DNWNMOS管(M0)的漏极接输出引脚Vout，第二DNWNMOS管(M1)的漏极与栅极充放电电路中第十一NMOS管(MN11)的漏极相连，第二DNWNMOS管(M1)的衬底接地电位。

5.根据权利要求4所述的CMOS栅压自举开关电路，其特征在于，所述输入缓冲电路包括：第一NativeNMOS管(NN1)及电流源(Ibias)；其中，

第一NativeNMOS管(NN1)的栅极接输入信号Vin,第一NativeNMOS管(NN1)的漏极接电源电压VDD，第一NativeNMOS管(NN1)的源极接电流源(Ibias)的第一输入端，电流源(Ibias)的第二端接地电位，所述第一NativeNMOS管(NN1)的源极还与第十一NMOS管(MN11)漏极、第二DNWNMOS管(M1)的漏极相接。