CN101783580B - 采样保持电路中抑制衬底偏置效应的高频开关电路 - Google Patents

Abstract

本发明公开了一种采样保持电路中抑制衬底偏置效应的高频开关电路，包括由两个NMOS晶体管，两个PMOS晶体管组成的第一抑制衬底偏置高频开关单元；两个NMOS晶体管，两个PMOS晶体管组成的第二抑制衬底偏置高频开关单元；一个NMOS晶体管和一个PMOS晶体管组成的传输门开关。本发明高频开关电路由于开关寄生电容引入的馈通信号可以旁路到地，使得开关关闭后输入端的变化不会影响到输出端，从而实现了高精度的保持功能。采用了抑制衬底偏置效应的开关设计，由于衬底与源极电位不相等而导致的阈值电压变化得到了抑制，使得了开关电路的等效电阻线性度更好，提高了电路的信噪失真比。

Description

采样保持电路中抑制衬底偏置效应的高频开关电路

技术领域

本发明涉及一种抑制衬底偏置效应的高频开关电路，属于集成电路技术领域。

背景技术

现在模拟集成电路设计中经常需要用到的模块，它的功能是完成对模拟输入信号的采集并在输出端保持一定时间，以方便后续信号处理电路的处理。如图1所示的电容翻转型开关电容采样保持电路主要包括输入采样开关T1、输出保持开关T2、采样电容C、运算放大器。当采样相位有效时，采样开关T1闭合，保持开关T2断开，模拟信号被采集到采样电容C上；当保持相位有效时，采样开关T1断开，保持开关T2闭合，采样电容C上的信号被输出到运算放大器的输出端。这样完成了对输入信号采样保持的功能。图1中，Vinp为采样保持电路的正向输入端，Vcom为采样保持电路中运算放大器的输入共模电平，Voutn为采样保持电路的负向输入端。

在采样保持电路的设计中，输出保持开关T2一般采用CMOS传输门开关来实现。这带来了两个不足：

1、当输入信号的频率较高时，CMOS传输门有小信号电荷馈通效应，这影响了保持信号的精确度，在高精度的应用场合为系统所不允许。

2、由于CMOS传输门的衬底一般接电路的最高电位(对PMOS晶体管)或最近电位(对NMOS晶体管)，衬底与源极电压的不一致导致了衬底偏压效应，影响了阈值的稳定，进而导致电路的线性度下降。

现有的技术不能同时解决以上两个问题，即在信号高频输入下既能抑制电荷馈通效应又能抑制由于衬底偏压效应所带来的阈值电压变化。特别是在高速应用的设计中，如高速高精度模数转换器(ADC)的设计中，由于高速高精度ADC的输入信号频率高，对精度的要求也高，这样就有必要克服这两方面的缺陷。

发明内容

本发明要解决的技术问题是，提供适用于采样保持电路设计中关于保持开关的一种电路结构，这种结构既能克服信号高频输入下所带来的电荷馈通问题，又能抑制衬底偏压效应所带来的阈值电压不稳定。

一种采样保持电路中抑制衬底偏置效应的高频开关电路，由第一抑制衬底偏置高频开关单元、第二抑制衬底偏置高频开关单元和传输门开关构成；

所述的第一抑制衬底偏置高频开关单元包括：

NMOS型的第一晶体管，其漏极接输入信号端；

NMOS型的第三晶体管，其漏极接输入信号端；

PMOS型的第四晶体管，其漏极接第三晶体管的源极，第四晶体管的源极接电源；

PMOS型的第九晶体管，其源极接输入信号端；第九晶体管的漏极接第一晶体管的源极，第九晶体管的衬底极接入第三晶体管的源极；

第一晶体管、第三晶体管和第四晶体管的栅极均接第一时钟信号，第九晶体管的栅极接第二时钟信号；

所述的第二抑制衬底偏置高频开关单元包括：

NMOS型的第二晶体管，其漏极接第一晶体管的源极，第二晶体管的源极接输出信号端；

NMOS型的第五晶体管，其漏极接第一晶体管的源极；

PMOS型的第六晶体管，其漏极接第五晶体管的源极，第六晶体管的源极接电源；

PMOS型的第十晶体管，其源极接第一晶体管的源极，第十晶体管的漏极接第二晶体管的源极，第十晶体管的衬底极接入第五晶体管(M5)的源极；

第二晶体管、第五晶体管和第六晶体管的栅极均接第一时钟信号，第十晶体管的栅极接第二时钟信号；

所述的传输门开关包括：

NMOS型的第七晶体管，其漏极接第一晶体管的源极，第七晶体管的源极接地，第七晶体管的栅极接第二时钟信号；

PMOS型的第八晶体管，其源极接第一晶体管的源极，第八晶体管的漏极接地，第八晶体管的栅极接第一时钟信号。

本发明高频开关电路具有如下优点：

采用高频开关结构，高频输入下由于开关寄生电容引入的馈通信号可以旁路到地，使得开关关闭后输入端的变化不会影响到输出端，从而实现了高精度的保持功能。

采用了抑制衬底偏置效应的开关设计，由于衬底与源极电位不相等而导致的阈值电压变化得到了抑制，使得了开关电路的等效电阻线性度更好，提高了电路的信噪失真比。

附图说明：

图1为现有技术中电容翻转型采样保持电路结构图；

图2为本发明采样保持电路中抑制衬底偏置效应的高频开关电路结构图；

图3为高频信号输入下无传输门开关的寄生效应示意图；

图4为采用本发明与传统电路在性能上的对比图；

图5为采样本发明的采样保持电路实施例图；

图6为三相控制时钟信号图；

图7为采样本发明的仿真示意图。

具体实施方式

如图2所示，本发明采样保持电路中抑制衬底偏置效应的高频开关电路，包括三个部分：第一抑制衬底偏置高频开关单元5、第二抑制衬底偏置高频开关单元6和传输门开关7。

第一抑制衬底偏置高频开关单元5的一端与输入信号端Input相连，另一端接第二抑制衬底偏置高频开关单元6和传输门开关7；第二抑制衬底偏置高频开关单元6一端与第一抑制衬底偏置高频开关单元5和传输门开关7相连，另一端接输出信号端Output。

第一抑制衬底偏置高频开关单元5包括：

NMOS型的第一晶体管M1，其漏极接输入信号端Input；

NMOS型的第三晶体管M3，其漏极接输入信号端Input；

PMOS型的第四晶体管M4，其漏极接第三晶体管M3的源极，第四晶体管M4的源极接电源VDD；

PMOS型的第九晶体管M9，其源极接输入信号端Input；第九晶体管M9的漏极接第一晶体管M1的源极，第九晶体管M9的衬底极接入第三晶体管M3的源极；

第一晶体管M1、第三晶体管M3和第四晶体管M4的栅极均接第一时钟信号Phi1，第九晶体管M9的栅极接第二时钟信号Phi2；

第二抑制衬底偏置高频开关单元6包括：

NMOS型的第二晶体管M2，其漏极接第一晶体管M1的源极，第二晶体管M2的源极接输出信号端Output；

NMOS型的第五晶体管M5，其漏极接第一晶体管M1的源极；

PMOS型的第六晶体管M6，其漏极接第五晶体管M5的源极，第六晶体管M6的源极接电源VDD；

PMOS型的第十晶体管M10，其源极接第一晶体管M1的源极，第十晶体管M10的漏极接第二晶体管M2的源极，第十晶体管M10的衬底极接入第五晶体管M5的源极；

第二晶体管M2、第五晶体管M5和第六晶体管M6的栅极均接第一时钟信号Phi1，第十晶体管M10的栅极接第二时钟信号Phi2；

所传输门开关7包括：

NMOS型的第七晶体管M7，其漏极接第一晶体管M1的源极，第七晶体管M7的源极接地，第七晶体管M7的栅极接第二时钟信号Phi2；

PMOS型的第八晶体管M8，其源极接第一晶体管M1的源极，第八晶体管M8的漏极接地，第八晶体管M8的栅极接第一时钟信号Phi1。

图中可以看出，第一抑制衬底偏置高频开关单元5、第二抑制衬底偏置高频开关单元6的电路结构是一样的。以第一抑制衬底偏置高频开关单元5为例：第一晶体管M1的源极与第九晶体管M9漏极相接，组成一个基本的传输门结构，它们的时钟信号分别由两相不交叠的时钟信号即第一时钟信号Phi1、第二时钟信号Phi2控制。

由图6可见，当第一时钟信号Phi1是高电平时，第二时钟信号Phi2是低电平，当第一时钟信号Phi1是低电平时，第二时钟信号Phi2是高电平。第一时钟信号Phi1与第二时钟信号Phi2不会同时出现二者都是高电平的情况，因此第一时钟信号Phi1与第二时钟信号Phi2构成了两相不交叠信号。

第九晶体管M9的衬底极在独立的N阱中接到第三晶体管M3与第四晶体管M4的相连端，而不接到电路的最高电位(电源VDD)。第三晶体管M3的另一端接到输入信号端Input，其栅极控制信号与第一晶体管M1相连。第四晶体管M4的另一端接到最高电位(电源VDD)，其栅极控制信号与第一晶体管M1相连；传输门开关7由第七晶体管M7和第八晶体管M8组成，第七晶体管M7的源极和第八晶体管M8的漏极相连并接到地电位，第七晶体管M7的漏极和第八晶体管M8的源极也相连并连接到第一抑制衬底偏置高频开关单元5和第二抑制衬底偏置高频开关单元6相接的一端，第七晶体管M7的栅极控制信号与第一晶体管M1、第二晶体管M2控制信号相反，第八晶体管M8管的栅极控制信号与第一晶体管M1、第二晶体管M2控制信号相同。

本发明提供的抑制衬底偏置效应的高频开关电路的工作原理如下：

如图2所示，PMOS型的第九晶体管M9是单独制作在一个N阱里，且该阱不接电源电压而通过另一NMOS型的第三晶体管M3接到第一抑制衬底偏置高频开关单元5的输入端，成为输入自偏置的工作方式。当输入信号增大时，第九晶体管M9的衬底偏压也随之升高，使衬底电位与输出电位可以同步变化，保持固定偏压。反之亦然。同时，由于有第四晶体管M4，当第一抑制衬底偏置高频开关单元5截止时，第四晶体管M4导通，将衬底接到电源电压，不使第九晶体管M9衬底浮置，这样就抑制了衬底偏压效应所带来的阈值电压变化。

当Phi1＝0，Phi2＝1时，第一抑制衬底偏置高频开关单元5、第二抑制衬底偏置高频开关单元6关断，传输门开关7闭合。若无传输门开关7，如图3所示，图中第一时钟信号Phi1、第二时钟信号Phi2为两相不交叠信号，电路带有输入信号端Input，输出信号端Output。

栅源寄生电容Cgs_1、栅源寄生电容Cgs_2、栅源寄生电容Cgs_9、栅源寄生电容Cgs_10分别为第一晶体管M1、第二晶体管M2、第九晶体管M9、第十晶体管M10的栅源寄生电容；

栅漏寄生电容Cgd_1、栅漏寄生电容Cgd_2、栅漏寄生电容Cgd_9、栅漏寄生电容Cgd_10分别为第一晶体管M1、第二晶体管M2、第九晶体管M9、第十晶体管M10的栅漏寄生电容；源漏寄生电容Cds表示第一晶体管M1、第二晶体管M2的源漏寄生电容；VDD表示电源电压。

第一抑制衬底偏置高频开关单元5、第二抑制衬底偏置高频开关单元6间的栅源、栅漏、源漏寄生电容将使输入信号馈通到输出端。特别是在高频输入信号下，这种影响更不能忽视。而在本发明中，由于采用了传输门开关7提供了交流小信号到地的通路，输入馈通信号将通过传输门开关7旁路到地，避免了输入信号耦合到输出造成的误差，从而克服了信号高频输入下所带来的电荷馈通问题。

如图4所示，为采用本发明设计的采样保持电路与传统的采样保持电路的性能对比。由对比可以发现，在高频输入下(50MHz)，本发明能达到的信噪失真是92.85dB，动态范围是85.74dB，而传统的采样保持电路分别只能达到86.54dB和81.97dB。对于衡量采样保持电路性能高低的信噪失真比、动态范围这两个动态指标，本发明均比传统的设计要高。

如图5为采用本发明的电容翻转型采样保持电路，电路带有采样保持电路的正向输入端Vinp，采样保持电路的负向输入端Vinn；采样保持电路的负向输出端Voutn，采样保持电路的正向输出端Voutp；采样保持电路中运算放大器OTA的输入共模电平Vcom；第一时钟信号Phi1、第二时钟信号Phi2为两相不交叠信号，比Phi1信号提前关断的时钟信号Phi1’；正向采样开关K1、负向采样开关K2、保持开关K3、输出短路开关K4。

参见图5中的虚线框，包括输入采样开关8，采样电容9，共模电平开关10，运算放大器11，输出闭合开关12，抑制衬底偏置效应的高频开关13、14。输入采样开关8的一端接输入信号，另一端接采样电容9和高频开关13和14；采样电容的另一端接共模电平开关10和运算放大器11的正负输入端；高频开关13一端接采样开关8和采样电容9，另一端接运算放大器11的负输出端；高频开关14一端接采样开关8和采样电容9，另一端接运算放大器11的正输出端；输出闭合开关12一端接到运算放大器11的正输出端，一端接到运算放大器11的负输出端。高频开关13、高频开关14分别为图2所示的抑制衬底偏置效应的高频开关电路。电路工作原理如下：

差分输入信号由采样开关8的左端输入，采用差分输入的工作方式有利于减少共模干扰信号，提高输入信号幅度。Phi1、Phi2是两相不交叠时钟，Phi1’是与Phi1同步但提前关断的时钟信号。

当控制时钟信号Phi1＝1，Phi2＝0时：采样开关8、共模电平开关10、输出闭合开关12闭合，而高频开关13断开。此时电路处于采样状态，在Phi1时钟有效期间，输入差分信号被采样到采样电容9上。在Phi1时钟快结束前，Phi1’时钟将提前关断，这样当Phi1时钟关断后，采样开关8引入的电荷注入和时钟馈通效应将不会影响到电容存储的电荷。这一过程称为信号的采样过程。

当控制时钟信号Phi1＝0，Phi2＝1时：采样开关8、共模电平开关10、输出闭合开关12断开，而高频开关13闭合。此时电路处于保持状态。这样，在采样阶段所存储的电荷翻转到运算放大器11的输出端。由于电荷守恒原理，运算放大器11的输出端将保持Phi1相断开前的电压值。

在Phi1、Phi2这两相不交叠时钟的作用下，电路便完成了采样保持的功能。

采用本发明的电容翻转型采样保持电路的仿真图如图7所示。图7是对一个输入信号频率为1MHz，信号幅度Vp-p为2V的正弦波的采样保持结果。

Claims (1)

1.一种采样保持电路中抑制衬底偏置效应的高频开关电路，由第一抑制衬底偏置高频开关单元(5)、第二抑制衬底偏置高频开关单元(6)和传输门开关(7)构成；

所述的第一抑制衬底偏置高频开关单元(5)包括：

NMOS型的第一晶体管(M1)，其漏极接输入信号端(Input)；

NMOS型的第三晶体管(M3)，其漏极接输入信号端(Input)；

PMOS型的第四晶体管(M4)，其漏极接第三晶体管(M3)的源极，第四晶体管(M4)的源极接电源(VDD)；

PMOS型的第九晶体管(M9)，其源极接输入信号端(Input)；第九晶体管(M9)的漏极接第一晶体管(M1)的源极，第九晶体管(M9)的衬底极接入第三晶体管(M3)的源极；

第一晶体管(M1)、第三晶体管(M3)和第四晶体管(M4)的栅极均接第一时钟信号(Phi1)，第九晶体管(M9)的栅极接第二时钟信号(Phi2)；

所述的第二抑制衬底偏置高频开关单元(6)包括：

NMOS型的第二晶体管(M2)，其漏极接第一晶体管(M1)的源极，第二晶体管(M2)的源极接输出信号端(Output)；

NMOS型的第五晶体管(M5)，其漏极接第一晶体管(M1)的源极；

PMOS型的第六晶体管(M6)，其漏极接第五晶体管(M5)的源极，第六晶体管(M6)的源极接电源(VDD)；

PMOS型的第十晶体管(M10)，其源极接第一晶体管(M1)的源极，第十晶体管(M10)的漏极接第二晶体管(M2)的源极，第十晶体管(M10)的衬底极接入第五晶体管(M5)的源极；

第二晶体管(M2)、第五晶体管(M5)和第六晶体管(M6)的栅极均接第一时钟信号(Phi1)，第十晶体管(M10)的栅极接第二时钟信号(Phi2)；

所述的传输门开关(7)包括：

NMOS型的第七晶体管(M7)，其漏极接第一晶体管(M1)的源极，第七晶体管(M7)的源极接地，第七晶体管(M7)的栅极接第二时钟信号(Phi2)；

PMOS型的第八晶体管(M8)，其源极接第一晶体管(M1)的源极，第八晶体管(M8)的漏极接地，第八晶体管(M8)的栅极接第一时钟信号(Phi1)；

所述的第一时钟信号(Phi1)和第二时钟信号(Phi2)为两相不交叠的时钟信号。

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