CN108270444B - 采样网络电路及采样芯片 - Google Patents

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Abstract

本发明公开了一种采样网络电路及采样芯片，其中所述采样网络电路包括输入开关管，所述采样网络电路还包括第一开关，所述输入开关管的衬底通过所述第一开关接收第一固定电压；在保持阶段，所述第一开关处于通路状态；在采样阶段，所述第一开关处于断路状态。本发明利用第一开关和输入开关管的寄生电容特性，动态地偏置输入开关管的衬底，在保持电路结构简单和较高线性度的基础上，明显减小了输入开关管对前级电路的负载影响。

Description

采样网络电路及采样芯片
技术领域
本发明涉及电子技术领域，特别涉及一种采样网络电路及采样芯片。
背景技术
传统采样网络电路一般由输入开关管、采样电容器和采样开关等组成，输入开关管一般采用NMOS管，这样输入信号Vin输入到NMOS管的源极，这样NMOS管的衬底(bulk)一般可由输入信号驱动(如直接驱动或缓冲器驱动)或固定偏置驱动，当bulk由输入信号直接驱动时，由于NMOS管的内部寄生电容特性，NMOS管将对前级电路构成较大负载，这样不但增加前级的功耗，而且不利于提高信号带宽；当bulk由输入信号通过缓冲器驱动时，在低压低功耗应用中，由于电压裕度不够，缓冲器难以实现；当bulk采用固定偏置驱动时，将引起严重的采样非线性问题，并在全差分电路中还会引起电荷注入误差。
发明内容
本发明要解决的技术问题是为了克服现有技术中采样网络由于输入开关管的衬底偏置方式，导致输入开关管对采样网络的线性度和对前级电路的负载均有较大影响的缺陷，提供一种采样网络电路及采样芯片。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种采样网络电路，所述采样网络电路包括输入开关管，其特点是，所述采样网络电路还包括第一开关，所述输入开关管的衬底通过所述第一开关接收第一固定电压；
在保持阶段，所述第一开关处于通路状态；
在采样阶段，所述第一开关处于断路状态。
本方案中，基于采样网络电路的两个阶段(或者说两个相位)，即采样阶段(sampling phase)和保持阶段(hold phase)，采样阶段也称跟踪阶段(tracking phase)，可仅增加所述第一开关，然后所述输入开关管的衬底bulk通过所述第一开关连接所述第一固定电压，从而可利用这两个阶段对开关进行通断控制，并结合所述输入开关管(一般为NMOS管)内部寄生电容，实现动态地偏置bulk，有效地减小了源衬电压随输入信号变化，从而降低开关管的导通电阻的变化，这样在保留电路结构简单和输入开关管对采样线性度影响较小的基础上，使得输入开关管对前级电路的负载也小，电路功耗也低。
较佳地，所述采样网络电路还包括栅压自举电路，所述栅压自举电路的输入端与所述输入开关管的源极连接后接收输入信号，所述栅压自举电路的输出端与所述输入开关管的栅极连接，所述栅压自举电路用于将输入信号升压驱动所述输入开关管的栅极，从而通过所述栅压自举电路保证了输入开关管的栅源电压恒定。
较佳地，所述输入开关管为包括深n阱的NMOS管。
本方案中，所述输入开关管优选包括深n阱的NMOS管，即NMOS管的源极、漏极设置在bulk上，在bulk外还设置有DNW，这样可保证输入开关管具有较好的性能，从而降低输入开关管对采样网络电路的性能影响。
较佳地，所述采样网络电路还包括第二开关，所述深n阱通过所述第二开关接收第二固定电压；
在保持阶段，所述第二开关处于通路状态；
在采样阶段，所述第二开关处于断路状态。
本方案中，通过所述第二开关对NMOS管的DNW也进行动态偏置，进一步降低NMOS管的源衬电压随输入信号的变化，也降低了对前级电路的负载影响。
较佳地，所述第二固定电压不低于所述第一固定电压。
较佳地，所述第二开关的控制端与所述第一开关的控制端连接。
较佳地，所述采样网络还包括采样电容器和第三开关；
所述输入开关管的漏极与所述采样电容器的一端连接，所述采样电容器的另一端通过所述第三开关连接信号地；
在保持阶段，所述第三开关处于断路状态，且所述第三开关的断路状态先于所述第一开关的通路状态建立；
在采样阶段，所述第三开关处于通路状态，且所述第一开关的断路状态先于所述第三开关的通路状态建立。
较佳地，在保持阶段，所述输入开关管处于关断状态，且所述第三开关的断路状态先于所述输入开关管的关断状态建立。
较佳地，在采样阶段，所述输入开关管处于导通状态，且所述第三开关的通路状态先于所述输入开关管的导通状态建立。
本发明还提供一种采样芯片，其特点是，包括前述任一项所述的采样网络电路。
本发明的积极进步效果在于：本发明利用第一开关和输入开关管的寄生电容特性来实现动态偏置输入开关管的bulk，使bulk的偏置电压能部分地随输入信号变化，减小了输入开关管的导通电阻随输入信号的变化，电路结构仍较简单，输入开关管对采样线性度影响也较小，并能明显地减小输入开关管对前级电路的负载影响。
附图说明
图1为本发明的实施例1的采样网络电路的电路图。
图2为本发明的实施例1的采样网络电路的输入开关管的截面示意图。
图3为本发明的实施例2的采样网络电路的电路图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
如图1所示，本实施例涉及的采样网络电路，包括输入开关管M1和第一开关ckh1，这时输入开关管M1的衬底(bulk)通过第一开关ckh1接收第一固定电压Vbuk，即将bulk引出端Vb连接到第一固定电压Vbuk；在保持阶段，第一开关ckh1处于通路状态，从而将第一固定电压Vbuk作为bulk的偏置电压；在采样阶段，第一开关ckh1处于断路状态，从而将bulk浮空。
具体实施中，可采用自举电路进行驱动输入开关管M1的栅极，以保持栅源电压恒定。具体地，所述采样网络电路还包括栅压自举电路1，栅压自举电路1的输入端与输入开关管M1的源极(图中Vs)连接后接收输入信号Vin，栅压自举电路1的输出端与输入开关管M1的栅极(图中Vg)连接，栅压自举电路1用于将输入信号Vin升压驱动输入开关管M1的栅极。
具体实施中，为获得较好的性能，输入开关管M1优选做在深n阱(deepn-well，简称DNW)中的NMOS管，即输入开关管M1可优选包括深n阱的NMOS管，此时NMOS管的截面结构如图2所示，其中p阱(p-well)作为NMOS管的bulk，源极、漏极设在该bulk中，在该bulk外设置有DNW，整个NMOS管的P型衬底(p-substrate)接参考地gnd，栅极(gate)、栅极氧化层(gateoxide)、沟道(channel)、源极引出端Vs、漏极引出端Vd、栅极引出端Vg、bulk引出端Vb、DNW引出端Vn-well等如图中所示，channel与bulk之间的寄生电容为Cch-pw，bulk与DNW之间的寄生电容为Cpw-dnw，DNW与P型衬底之间的寄生电容为Cdnw-sub。
根据深n阱的NMOS管特性，channel与bulk之间存在寄生电容Cch-pw，bulk与DNW之间存在寄生电容Cpw-dnw，从而可利用这些寄生电容来存放电荷即保持偏置点，这样在第一开关ckh1处于通路状态时，第一固定电压Vbuk为bulk提供固定偏置，同时第一固定电压Vbuk还对这些寄生电容充电，而第一开关ckh1处于断路状态时，由于bulk浮空，这时bulk的电位Vb就通过寄生电容保持，鉴于输入开关管M1的DNW仍像传统采样网络中那样采用固定偏置(图中未示出)，所以bulk的电位Vb具体为Cch-pw和Cpw-dnw对输入信号Vin的串联分压，即Vb与Vin满足以下关系：
Figure BDA0001574793260000051
而对前级电路的负载CL满足以下关系：
Figure BDA0001574793260000052
其中，Cbtstrap为栅压自举电路1的等效输入电容。
因此，bulk通过第一开关ckh1连接到第一固定电压Vbuk后，通过第一开关ckh1的通路状态和断路状态，以及结合输入开关管M1的寄生电容，实现了动态偏置输入开关管M1的bulk。在动态偏置bulk后，由于沟道面积比DNW面积小很多，所以寄生电容Cch-pw比寄生电容Cpw-dnw小较多，这样bulk的电位Vb就较接近输入信号Vin，虽然bulk的电位Vb仍会部分地跟随输入信号Vin变化，不能完全保证栅衬电压Vsb恒定，但能有效地减小输入开关管M1的导通电阻随输入信号Vin变化，这样电路结构仍较简单，输入开关管M1对采样线性度的影响也小，而对前级电路的负载却小得多。
本实施例中，所述采样网络电路还包括采样电容器Cs和第三开关ck_samp；输入开关管M1的漏极(图中Vd)与采样电容器Cs的一端连接，采样电容器Cs的另一端通过第三开关ck_samp连接信号地agnd；在保持阶段，第三开关ck_samp处于断路状态，且第三开关ck_samp的断路状态先于第一开关ckh1的通路状态建立；在采样阶段，第三开关ck_samp处于通路状态，且第一开关ckh1的断路状态先于第三开关ck_samp的通路状态建立。具体实施中，采样电容器Cs可优选平板电容器，以便于集成设计。
具体实施时，为减少输入开关管M1的采样网络的性能影响，在保持阶段，输入开关管M1处于关断状态，且第三开关ck_samp的断路状态先于输入开关管M1的关断状态建立，这样采样电容器Cs就能有效地保持住电荷。进一步，在采样阶段，输入开关管M1处于导通状态，且第三开关ck_samp的通路状态先于输入开关管M1的导通状态建立，这样采样电容器Cs就通过第三开关ck_samp能有效地释放掉上一周期的电荷，有利于提高下一周期的采样精度。
实施例2
如图3所示，本实施例涉及的采样网络电路，与实施例1基本相同，不同之处在于，输入开关管M1的DNW也采用动态偏置方式。具体地，所述采样网络电路还包括第二开关ckh2，所述深n阱(图中Vn-well)通过第二开关ckh2接收第二固定电压Vnwell，即将DNW引出端Vn-well通过第二开关ckh2连接到第二固定电压Vnwell；在保持阶段，第二开关ckh2处于通路状态，从而将第二固定电压Vnwell作为DNW的偏置电压；在采样阶段，第二开关ckh2处于断路状态，从而将DNW浮空。
本实施例也是利用寄生电容来存放电荷来实现动态偏置输入开关管M1的DNW，即在第二开关ckh2处于通路状态时，第二固定电压Vnwell为DNW提供固定偏置，同时第二固定电压Vnwell还对这些寄生电容(包括channel与bulk之间寄生电容Cch-pw、bulk与DNW之间寄生电容Cpw-dnw和DNW与P型衬底之间寄生电容Cdnw-sub)充电，而第二开关ckh2处于断路状态时，由于DNW浮空，bulk也浮空，这时bulk的电位Vb就通过这些寄生电容来得到保持，而bulk的电位Vb具体为Cch-pw、Cpw-dnw和Cdnw-sub对输入信号Vin的串联分压，即Vb与Vin满足以下关系：
Figure BDA0001574793260000061
而对前级电路的负载CL满足以下关系：
Figure BDA0001574793260000062
因此，与实施例1相比，bulk的电位Vb更接近输入信号Vin，对前级电路的负载也更小，所以输入开关管对采样的线性度影响更小。这样，通过动态偏置输入开关管M1的DNW和bulk，电路结构仍能保持较简单形式，输入开关管对采样线性度的影响也较小，而输入开关管对前级电路的负载影响更小，也更好地兼顾了输入开关管对采样线性度的影响和对前级电路的负载影响。
具体实施时，第二固定电压Vnwell不低于第一固定电压Vbuk，即输入开关管M1的DNW偏置电压一般高于bulk的偏置电压。
具体实施时，第二开关ckh2的控制端(为图示简洁，图中未示出)与第一开关ckh1的控制端(为图示简洁，图中未示出)连接，从而可采用同一个控制信号来控制开关通断，进一步简化电路设计，也可保证输入开关管M1的bulk和DNW同时偏置或同时浮空。
实施例3
本实施例涉及一种采样芯片，所述采样芯片是基于上述实施例1或实施例2所述的采样网络电路，这样将采样网络电路集成在所述采样芯片中，便于应用。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (9)

1.一种采样网络电路，所述采样网络电路包括输入开关管，其特征在于，所述采样网络电路还包括第一开关，所述输入开关管的衬底通过所述第一开关接收第一固定电压；
所述输入开关管为包括深n阱的NMOS管，所述NMOS管的沟道与衬底之间存在第一寄生电容，所述衬底与深n阱之间存在第二寄生电容；
在保持阶段，所述第一开关处于通路状态；
在采样阶段，所述第一开关处于断路状态；
第一开关处于通路状态时，第一固定电压为衬底提供固定偏置，并对第一寄生电容和第二寄生电容充电；第一开关处于断路状态时，衬底的电位通过第一寄生电容和第二寄生电容保持。
2.如权利要求1所述的采样网络电路，其特征在于，所述采样网络电路还包括栅压自举电路，所述栅压自举电路的输入端与所述输入开关管的源极连接后接收输入信号，所述栅压自举电路的输出端与所述输入开关管的栅极连接，所述栅压自举电路用于将输入信号升压驱动所述输入开关管的栅极。
3.如权利要求1所述的采样网络电路，其特征在于，所述采样网络电路还包括第二开关，所述深n阱通过所述第二开关接收第二固定电压；
在保持阶段，所述第二开关处于通路状态；
在采样阶段，所述第二开关处于断路状态。
4.如权利要求3所述的采样网络电路，其特征在于，所述第二固定电压不低于所述第一固定电压。
5.如权利要求3所述的采样网络电路，其特征在于，所述第二开关的控制端与所述第一开关的控制端连接。
6.如权利要求1所述的采样网络电路，其特征在于，所述采样网络还包括采样电容器和第三开关；
所述输入开关管的漏极与所述采样电容器的一端连接，所述采样电容器的另一端通过所述第三开关连接信号地；
在保持阶段，所述第三开关处于断路状态，且所述第三开关的断路状态先于所述第一开关的通路状态建立；
在采样阶段，所述第三开关处于通路状态，且所述第一开关的断路状态先于所述第三开关的通路状态建立。
7.如权利要求6所述的采样网络电路，其特征在于，在保持阶段，所述输入开关管处于关断状态，且所述第三开关的断路状态先于所述输入开关管的关断状态建立。
8.如权利要求7所述的采样网络电路，其特征在于，在采样阶段，所述输入开关管处于导通状态，且所述第三开关的通路状态先于所述输入开关管的导通状态建立。
9.一种采样芯片，其特征在于，包括如权利要求1至8中任一项所述的采样网络电路。
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