CN108649953A - 一种基于p阱浮空技术的采样开关及控制方法 - Google Patents

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Abstract

本发明提供一种基于P阱浮空技术的采样开关及控制方法，该采集开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关NMOS管NM1的衬底与地之间。本发明所示结构非常简单，只引入了一个额外的开关，最大程度减小了采样管的额外寄生电容，和传统技术相比，电路实现也更为简单。

Description

一种基于P阱浮空技术的采样开关及控制方法
技术领域
本发明属于模拟或数模混合集成电路技术领域，涉及一种基于P阱浮空(floatingpwell) 技术的采样开关及控制方法。
背景技术
近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高精度模数转换器的研究也越来越深入。高精度模数转换器对采样开关提出了更高的要求，通常采用NMOS管作为采样开关，传统的电压自举采样开关结构，虽然在输入电压变化时，能保证采样开关源极和栅极的电压之差保持不变，从而使得采样开关能保持一定的线性度。但是，采样NMOS管的源极和漏极分别和衬底之间会形成一个PN+二极管，由于衬底接地，而输入信号通常大于零，从而造成上述PN+二极管处于反偏状态，这会使得上述寄生电容随着输入信号的变化而变化，在高精度应用时，上述效应会严重影响采样开关的线性度，传统的采样开关不能胜任更高精度下的工作需求。
为了更详细的描述上述问题，先来分析PN结的电容特性，由晶体管原理的知识可知，PN 结存在两种电容，第一种是势垒电容CT，在PN结反偏和正偏情况下，这种电容均存在，第二种是扩散电容CD，只存在于PN结正偏情况下，由于本发明所涉及的PN结都工作在反偏状态，所以这里只讨论PN结的势垒电容CT。PN结的空间电荷区示意图如图1所示，势垒电容可表示为：
对于PN+二极管而言，经过化简，势垒电容可以表示为：
其中，A1为PN+结面积，εS为材料介电常数，q为单位电荷电量，NA为P区掺杂浓度，V为阴极相对于阳极的电压差。
传统采样开关的原理图如图2所示，其中用于采样的NMOS管MN1的栅极接电压自举电路BOOST的输出端，电压自举电路BOOST的输入端接用于采样的NMOS管MN1的源极，同时接输入信号VIN，用于采样的NMOS管MN1的漏极作为采样信号的输出端。为了更方便说明寄生效应，给出传统采样开关的剖面图，如图3所示。其中DNW表示深N阱，和深N 阱DNW相连的NW表示N阱，N阱NW中的N+表示N+注入区，用来引出NW的电位，深 N阱DNW和N阱NW包围的区域为P阱P-WELL，P-WELL作为深N阱管NM1的衬底，P 阱P-WELL中的P+表示P+注入区，用来引出P-WELL的电位，P阱P-WELL中的N+表示N+ 注入区，是深N阱管NM1的源漏区，G表示深N阱管NM1的栅极。用于采样的NMOS管 MN1采用深N阱管，除了图2中原理图的描述之外，可以看到，NM1管的衬底通过P+接地，而深N阱电位通过NW中的N+接电源VDD，NM1管的源极N+和漏极N+与衬底P-WELL之间分别有一个寄生PN+二极管D1。
现在来分析PN+寄生二极管D1在反向偏压下的势垒电容状态。前文中，式(2)中的V即是图3中的输入信号VIN，现结合图3的结构，其势垒电容为：
其中，A1为PN+结面积，εS为材料介电常数，q为单位电荷电量，NA为P区掺杂浓度，VIN为输入电压。除了输入电压VIN之外，其余的物理量都是根据具体工艺来确定的，也就是说，其余物理量是电路设计人员无法改变的。根据式(3)可知，PN+二极管D1的势垒电容 CT在反偏状态下随输入信号VIN的C-V曲线如图4所示，此时VIN为输入信号，同时也是PN+ 二极管阴极电压，PN+二极管的阳极接地。从图4中可以看到，随着阴极电压VIN的增加， PN+二极管D1的势垒电容CT逐渐减小。正是由于图4中的这种PN+二极管势垒电容随输入信号变化而变化的特点，导致了采样开关的非线性问题。
基于上述问题，现对目前提出的两种解决方案的优缺点进行分析。采用非浮空阱(non-floating well)技术解决上述问题的方案如图5、6所示，当采样开关NM1处于关断状态时，开关S关断，开关SN导通，采样开关NM1的衬底电位被下拉到0；当采样开关处于采样状态时，开关S导通，开关SN关断，采样管输入端和衬底直接相连，这种方法消除了图3 所示传统技术中寄生二极管D1引入的寄生电容。但这种方法的缺点在于，又引入了一个新的寄生二极管，如图5、6所示，这种方法引入了采样开关NM1的衬底到DNW之间的寄生二极管D1，在采样过程中，二极管D1的寄生电容会随着输入信号的变化而变化，同样会导致采样开关线性度的下降。采用浮空N阱(floating nwell)技术解决上述问题的方案如图7、8所示，当采样开关NM1处于关断状态时，开关S关断，开关SN导通，采样开关NM1的衬底电位被下拉到0，深N阱的电位被上拉到VDD；当采样开关NM1处于采样状态时，开关S导通，开关SN关断，此时深N阱DNW处于浮空状态，此时，存在两个寄生二极管，一个是P-WELL 和DNW之间的寄生二极管D1，另一个是P-SUB和DNW之间的寄生二极管D2，D1和D2 的阴极相连，并且都处于反偏状态，并且两个二极管处于串联状态。也就是说D1和D2所产生的寄生电容都只有势垒电容，并且两个势垒电容处于串联状态。当采样管NM1处于采样状态时，二极管D1阳极和阴极之间的电压差变化和二极管D2阳极和阴极之间的电压差变化确实相反，这说明此时D1和D2所产生的寄生电容的容值变化趋势相反，从而使得采样管NM1 处于采样状态时，输入端的寄生电容不随输入信号的变化而变化。但这种方案的缺点在于，使用了三个开关管来实现，在实现过程中会带来较大的寄生电容，特别是开关S的存在，会使得采样管NM1输入端存在较大的寄生电容，从而增加采样管的非线性。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于P阱浮空技术的采样开关及控制方法，以解决现有技术增加采样管的非线性的技术问题。
为实现上述目的及其他相关目的，本发明提供一种基于P阱浮空技术的采样开关，该采集开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS 管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关NMOS管NM1的衬底与地之间。
优选地，所述升压电路为自举结构BOOST电路。
优选地，当采样开关NMOS管NM1处于关断状态时，开关SN导通，采样开关NMOS 管NM1的衬底P阱电位被开关SN钳位为0。
优选地，当采样开关NMOS管NM1处于采样状态时，开关SN断开，采样开关NMOS 管NM1的衬底P阱处于浮空状态。
为实现上述目的及其他相关目的，本发明还提供一种基于P阱浮空技术的采样开关的控制方法，该采样开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关 NMOS管NM1的衬底与地之间；当采样开关NMOS管NM1处于关断状态时，开关SN导通，采样开关NMOS管NM1的衬底P阱电位被开关SN钳位为0。
为实现上述目的及其他相关目的，本发明还提供一种基于P阱浮空技术的采样开关的控制方法，该采样开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关 NMOS管NM1的衬底与地之间；当采样开关NMOS管NM1处于采样状态时，开关SN断开，采样开关NMOS管NM1的衬底P阱处于浮空状态。
如上所述，本发明的一种基于P阱浮空技术的采样开关及控制方法，具有以下有益效果：
1、本发明所示结构非常简单，只引入了一个额外的开关，最大程度减小了采样管的额外寄生电容，和传统技术相比，电路实现也更为简单。
2、通过引入P阱浮空技术，使得串联的两个寄生电容的容值变化方向相反，从而实现了容值的相互补偿，使得输入管的寄生电容容值不随输入信号幅度的变化而变化，和传统技术相比，进一步提高了采样开关的线性度。
3、通过引入P阱浮空技术，在原有寄生二极管D1的基础上，再串联了一个二极管D2，通过二极管的串联，实现了寄生电容的串联，从而减小了整体寄生电容的大小，和传统技术相比，提高了采样开关的线性度。
附图说明
图1为PN结的空间电荷区原理图；
图2为传统采样开关原理图；
图3为传统采样开关剖面图；
图4为PN+二极管反偏状态下势垒电容与MN1输入电压的C-V曲线；
图5为采用非浮空阱(non floating)技术的采样开关的原理图；
图6为采用非浮空阱(non floating)技术的采样开关的原理图；
图7为采用浮空N阱(floating nwell)技术的采样开关的原理图；
图8为采用浮空N阱(floating nwell)技术的采样开关的原理图；
图9为本发明提出的一种基于P阱浮空(floating pwell)技术的采样开关的原理图；
图10为本发明提出的一种基于P阱浮空(floating pwell)技术的采样开关的剖面图；
图11为三种技术的线性度变化随输入频率的变化对比图；
图12为三种技术的线性度变化随输入信号幅度的变化对比图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图9所示，本实施例提供一种基于P阱浮空技术的采样开关，该采集开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关 NMOS管NM1的栅极连接；所述开关SN连接于采样开关NMOS管NM1的衬底与地之间。所述升压电路为自举结构BOOST电路。
当采样开关NMOS管NM1处于关断状态时，开关SN导通，采样开关NMOS管NM1的衬底P阱电位被开关SN钳位为0。当采样开关NM1处于采样状态时，开关SN断开，采样开关NMOS管NM1的衬底P阱处于浮空状态，实现采样开关NMOS管NM1的输入端寄生电容不随输入信号变化而变化的目的，从而提高采样开关的线性度。
为了进一步说明本实施例的优点，采样开关NMOS管NM1的剖面图如图10所示。其中P-SUB表示芯片的P衬底，DNW表示深N阱，P-WELL表示作为采样开关NMOS管NM1的衬底，P+表示P+注入区，N+表示N+注入区。由图10可知，在P-WELL和采样开关NMOS 管NM1的输入端的N+注入区之间，存在一个寄生二极管D1；同时，在P-WELL和DNW之间也存在一个寄生二极管D2。二极管D1的阴极为采样开关NMOS管NM1的输入端VIN，二极管D1的阳极为采样开关NMOS管NM1的衬底P-WELL；二极管D2的阴极为DNW，二极管D2的阳极为采样开关NMOS管NM1的衬底P-WELL，由此，二极管D1和D2的阳极相连。由晶体管原理知识可知，二极管存在两种寄生电容，一种是势垒电容，这种电容只在二极管处于反偏状态下存在；另一种是扩散电容，这种在二极管处于反偏和正偏情况下都存在。当采样开关NMOS管NM1处于采样状态时，二极管D1和D2都处于反偏状态，而处于反偏状态的二极管只存在势垒电容。由于采样开关NMOS管NM1处于采样状态时，其衬底P-WELL 处于浮空状态，因此，可以将信号输入端看到的寄生电容等效为二极管D1的寄生势垒电容 C1和二极管D2的寄生势垒电容C2串联后所得到的总电容。由于电容串联之后容值会明显减小，所以本发明和传统技术相比，采样开关输入端的寄生电容明显减小，提升了采样开关的线性度。进一步，由于两个电容串联后，会产生一个分压的效果，所以，当输入信号VIN增加时，两个二极管D1和D2阳极的电压VA会有所增加，从而，二极管D1阴极和阳极之间的电压差会增加，由晶体管原理相关知识可知，这会使得势垒电容C1的容值减小；由于VA电压的增加，二极管D2阴极和阳极之间的电压差会减小，由晶体管原理相关知识可知，这会使得势垒电容C2的容值增加。如果合理设置C1和C2的值，会使得电容C1和电容C2的值相互补偿，从而，使得采样开关输入端的寄生电容不随输入信号幅度的变化而变化，因此本发明所示采样开关的线性度得到了进一步提升。最后，本发明所示结构只引入了一个额外的开关SN，使得本发明所示结构非常简单，和目前现有相关技术相比，电路结构明显简化，降低了电路的制造成本。
为了进一步验证本发明的上述优点，在65nmCMOS工艺下，对图5～10所述的三种结构进行了仔细的设计，对于图5～10所述的三种结构采用相同的采样管尺寸，采样电容容值都取 120fF。在输入信号Vp-p＝1V，采样频率Fsample＝320MHz情况下，三种技术的线性度变化随输入频率的变化如图11所示。在输入信号频率Fin＝85MHz，采样频率Fsample＝320MHz情况下，三种技术的线性度变化随输入信号幅度的变化如图12所示。由图11和图12可知，采用本技术(floating pwell)后，采样开关的线性度得到了提升，随着输入信号频率和幅度的增加，本发明的优势更为明显。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种基于P阱浮空技术的采样开关，其特征在于，该采集开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关NMOS管NM1的衬底与地之间。
2.根据权利要求1所述的一种基于P阱浮空技术的采样开关，其特征在于，所述升压电路为自举结构BOOST电路。
3.根据权利要求1所述的一种基于P阱浮空技术的采样开关，其特征在于，当采样开关NMOS管NM1处于关断状态时，开关SN导通，采样开关NMOS管NM1的衬底P阱电位被开关SN钳位为0。
4.根据权利要求1或3所述的一种基于P阱浮空技术的采样开关，其特征在于，当采样开关NMOS管NM1处于采样状态时，开关SN断开，采样开关NMOS管NM1的衬底P阱处于浮空状态。
5.一种基于P阱浮空技术的采样开关的控制方法，其特征在于，该采样开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关NMOS管NM1的衬底与地之间；当采样开关NMOS管NM1处于关断状态时，开关SN导通，采样开关NMOS管NM1的衬底P阱电位被开关SN钳位为0。
6.一种基于P阱浮空技术的采样开关的控制方法，其特征在于，该采样开关包括升压电路、采样开关NMOS管NM1和开关SN，所述采样开关的一端作为输入端VIN，采样开关的另一端作为输出端OUT，输入端VIN分别连接升压电路的输入端、采样开关NMOS管NM1的输入端，输出端OUT连接采样开关NMOS管NM1的输出端，升压电路的输出端与采样开关NMOS管NM1的栅极连接；所述开关SN连接于采样开关NMOS管NM1的衬底与地之间；当采样开关NMOS管NM1处于采样状态时，开关SN断开，采样开关NMOS管NM1的衬底P阱处于浮空状态。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111049506A (zh) * 2019-12-11 2020-04-21 成都铭科思微电子技术有限责任公司 深n阱电压动态控制电路
CN113691257A (zh) * 2021-08-26 2021-11-23 上海芯圣电子股份有限公司 Adc抗干扰性能提升系统及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009153921A1 (ja) * 2008-06-19 2009-12-23 パナソニック株式会社 アナログスイッチ
CN103023469A (zh) * 2011-09-23 2013-04-03 国民技术股份有限公司 一种栅压自举开关电路
CN104052459A (zh) * 2014-06-06 2014-09-17 华为技术有限公司 一种采样电路及采样方法
CN104604135A (zh) * 2012-07-07 2015-05-06 天工方案公司 与基于绝缘体上的硅的射频开关有关的电路、器件和方法及其组合
CN107370487A (zh) * 2017-07-18 2017-11-21 中国电子科技集团公司第二十四研究所 一种基于nmos管的栅压自举开关电路
CN108270444A (zh) * 2018-02-08 2018-07-10 上海贝岭股份有限公司 采样网络电路及采样芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834665B2 (en) * 2007-10-17 2010-11-16 Agilent Technologies, Inc. Track-and-hold circuit with adjustable charge compensation
US7830199B2 (en) * 2008-07-02 2010-11-09 Analog Devices, Inc. Dynamically-driven deep n-well circuit
CN105049048B (zh) * 2015-09-10 2018-07-20 中国电子科技集团公司第二十四研究所 采样nmos管及其生成方法、电压自举采样开关和模数转换器
US10037814B2 (en) * 2015-09-11 2018-07-31 Texas Instruments Incorporated Track and hold with active charge cancellation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009153921A1 (ja) * 2008-06-19 2009-12-23 パナソニック株式会社 アナログスイッチ
CN103023469A (zh) * 2011-09-23 2013-04-03 国民技术股份有限公司 一种栅压自举开关电路
CN104604135A (zh) * 2012-07-07 2015-05-06 天工方案公司 与基于绝缘体上的硅的射频开关有关的电路、器件和方法及其组合
CN104052459A (zh) * 2014-06-06 2014-09-17 华为技术有限公司 一种采样电路及采样方法
CN107370487A (zh) * 2017-07-18 2017-11-21 中国电子科技集团公司第二十四研究所 一种基于nmos管的栅压自举开关电路
CN108270444A (zh) * 2018-02-08 2018-07-10 上海贝岭股份有限公司 采样网络电路及采样芯片

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111049506A (zh) * 2019-12-11 2020-04-21 成都铭科思微电子技术有限责任公司 深n阱电压动态控制电路
CN113691257A (zh) * 2021-08-26 2021-11-23 上海芯圣电子股份有限公司 Adc抗干扰性能提升系统及方法

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WO2019210584A1 (zh) 2019-11-07

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