CN104467848B - 一种含有失调消除采样电路的装置 - Google Patents

Abstract

本发明公开一种含有失调消除采样电路的装置。其中，在分散式采样保持电路的基础上，将失调消除技术引入预放大器以减小采样电路的失调误差；采用差分的伪开关管结构以减小其采样误差；并使用自举式低阻采样开关，大大地提高了采样电路的速度。通过以上方式，本发明大大地提高了分散式采样保持电路的精度和速度，实现了一种含有失调消除采样电路的装置。

Description

一种含有失调消除采样电路的装置

技术领域

本发明涉及集成电路技术领域，尤其涉及一种含有失调消除采样电路的装置。

背景技术

目前，高速模数转换器广泛地应用在无线通讯系统、数字电视、液晶显示驱动电路和硬盘驱动电路等领域，这些领域要求模数转换器不仅速度高，而且还要具备良好的动态性能。因此，采样保持电路是必需的。采样保持电路的存在使得它的性能决定了模数转换器的性能：一是采样保持电路的带宽决定了模数转换器的带宽；二是采样保持电路作为模数转换器最前端的模块，它的精度往往决定了整个模数转换器的精度；三是模数转换器的最高采样率不仅由比较器的工作速度决定，还与采样保持电路的速度以及采样保持后模拟预处理的电路的稳定时间有关。因此，采样保持电路的设计非常重要。

但是，在高速CMOS模数转换器中，单独的高速采样保持电路设计非常困难，主要是因为CMOS工艺条件下，具有高增益带宽积的放大器设计困难，用CMOS工艺实现就需要付出很大的代价。而采用如图1所示的开关电容电路保持信号，会由于电荷注入和时钟馈通效应而引入非常大的误差，精度不高；且由于导通电阻过大，不能满足高速的要求。分散式采样保持电路，由于预放大器的存在，从一定程度上提高了采样的精度，如图2所示，它把采样保持电路与预放大电路结合在一起，当时钟为高电平时，预放大器跟随输入信号；而当时钟信号由高电平变为低电平，预放大器停止跟随输入信号，采样保持电路保持此时的信号。但是预放大器的引入必然会带来失调误差，再加上上面所述的电荷注入和时钟馈通效应所引入的误差，这样使采样保持电路和整个模数转换器的精度提高有限。

发明内容

为解决上述技术问题，本发明提供了一种含有失调消除的高速高精度采样电路的装置，其包括：含失调消除的预放大器和自举式低阻采样开关。

其中，所述含失调消除的预放大器为：

在输入失调电压的差分预放大器A₁的输出端串联两个电容C₁和C₂，当CK为0时，NMOS管M₁和M₂断开，NMOS管M₃、M₄、M₅和M₆导通，预放大器A₁的差分输入和输出端分别通过M₃、M₄、M₅和M₆接通相同的共模电压信号V_CM，因此失调电压存入C1和C2两个电容中；

当CK为1时，NMOS管M₃、M₄、M₅和M₆断开，M₁和M₂导通，信号V_in和V_ref输入到预放大器中，预放大器A₁和A₂处于放大状态。

其中，所述自举式低阻采样开关为：

当CK为0时，NMOS管P₇和P₈导通，NMOS管P₆和P₉栅端的电荷通过P₇和P₈放电，PMOS管P₁导通，P₅断开，NMOS管P₂断开，PMOS管P₃和NMOS管P₄导通，使得电容C₁的两端接到电源电压V_DD和地，电源对C₃充电，使其两端的电压值接近V_DD；

当CK为1时，PMOS管P₁、NMOS管P₄和P₈断开，NMOS管P₂导通，PMOS管P₅的栅端电压被拉低，从而P₅导通，电容C₃两端的电压在CK为0时被充电到V_DD，则在P₅导通后，C₃上极板的电荷重新进行分配，使得P₆和P₉上的栅压V_g变为：

其中，C_p表示结点X处所有的寄生电容。

所述含有失调消除的高速高精度采样电路还包括伪开关晶体管，其通过将NMOS晶体管M₁₀，使其源漏短接，构成一个伪开关晶体管。

由于分散式采样保持电路中的预放大器的晶体管不匹配会带来失调误差。因此，本发明将失调消除技术引入预放大器以减小其失调误差。

其次，由于电荷注入和时钟馈通效应，会给采样带来误差。因此，本发明采用差分的伪开关管结构以减小其采样误差。

最后，由于采样开关的导通电阻过大，严重影响采样电路的速度。因此，本发明采用自举式低阻采样开关，大大地提高了采样电路的速度。

通过以上各种电路，本发明大大地提高了分散式采样保持电路的精度和速度，实现了一种高速高精度的采样电路。

附图说明

图1为现有技术中简单的开关电容采样保持电路的结构图；

图2为现有技术中分散式采样保持电路的结构示意图；

图3为本发明实施例含有失调消除的高速高精度采样电路的结构示意图；

图4为本发明实施例自举式低阻采样开关的结构图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

由于分散式采样保持电路中预放大器的引入带来了失调误差，增加器件尺寸可以减小器件失配的影响，但是如果预放大器采用较大宽长比的差分输入管及面积较大的负载电阻，其代价芯片面积增加且输出节点电容增大。本发明将失调消除技术引入预放大器以减小其失调误差，整个采样电路的结构如图3所示。存在输入失调电压的差分预放大器A₁的输出端串联两个电容C₁和C₂。当CK为0时，NMOS管M₁和M₂断开，NMOS管M₃、M₄、M₅和M₆导通，预放大器A₁的差分输入和输出端分别通过M₃、M₄、M₅和M₆接通相同的共模电压信号V_CM，因此失调电压存入C₁和C₂两个电容中。与此同时，后面的自举式低阻采样开关处于保持状态。当CK为1时，NMOS管M₃、M₄、M₅和M₆断开，M₁和M₂导通，信号V_in和V_ref输入到预放大器中，预放大器A₁和A₂处于放大状态，后面的自举式低阻采样开关跟踪前面的输入变化，由于失调电压在CK为0时已储存在C₁和C₂两个电容中，因此由放大器、C₁和C₂构成的电路呈现出零失调电压。

如图1所示的简单NMOS采样开关的导通电阻R_on随输入信号的变化而改变，可以表示为

其中，μ表示载流子迁移率，C_ox表示单位栅面积电容，W/L表示开关管的宽长比，V_DD表示电源电压，V_TH表示阈值电压。当V_DD-V_in-V_TH较小时，虽然晶体管可以导通，但是其导通电阻会很大，不能满足速度的要求。因此，本发明采用自举式低阻采样开关，如图4所示。当CK为0时，采样开关处于保持状态；当CK为1时，采样开关处于跟踪状态。

自举式低阻采样开关的具体工作原理为：CK为0时，NMOS管P₇和P₈导通，NMOS管P₆和P₉栅端的电荷通过P₇和P₈放电，因此P₆和P₉被断开。PMOS管P₁导通，因此PMOS管P₅的栅端电压被提升至电源电压V_DD，P₅断开。NMOS管P₂断开，PMOS管P₃和NMOS管P₄导通，使得电容C₁的两端接到电源电压V_DD和地，电源对C₃充电，使其两端的电压值接近V_DD。CK为1时，PMOS管P₁、NMOS管P₄和P₈断开，NMOS管P₂导通，PMOS管P₅的栅端电压被拉低，因此P₅导通。电容C₃两端的电压在CK为0时被充电到V_DD，因此在P₅导通后，C₃上极板的电荷重新进行分配，使得P₆和P₉上的栅压V_g变为：

其中，C_p表示结点X处所有的寄生电容。此时，P₆和P₉都导通，输入信号V_in通过P₆到达电容C₃的下极板，由于不存在任何阻性通路对电容C₃的上极板和P₉的栅端放电，因此P₉的栅压V_g’被自举为：

此时，NMOS开关管P₉的栅电压被信号自举到超过V_DD的高电位。因此，P₉的导通电阻减小了很多，并且输入信号的幅度也不受电源电压和阈值电压的限制。

然后，电荷注入和时钟馈通效应会给采样带来误差，本发明使用伪开关管结构来降低采样误差，如图4中的NMOS晶体管M₁₀，使其源漏短接，构成一个伪开关晶体管。图3中的自举式低阻开关1和2使用相同的电路，均采用上述结构。

综上所述，本发明在分散式采样保持电路的基础上，通过将失调消除技术引入预放大器以减小采样电路的失调误差，并使用自举式低阻采样开关大大地提高了采样电路的速度，还采用伪开关管技术降低了电荷注入和时钟馈通效应带来的采样误差。通过以上各种方式，本发明大大地提高了分散式采样保持电路的精度和速度，实现了一种高速高精度的采样电路，该电路可用于高速模数转换器等混合信号或者模拟集成电路系统中。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种含有失调消除采样电路的装置，其特征在于，包括：含失调消除的预放大器和自举式低阻采样开关，

所述含失调消除的与放大器的两个输出电压，分别接入所述自举式低阻采样开关的输入电压V_DD端；

所述含失调消除的与放大器的电路连接关系为：在输入失调电压的差分预放大器A1的输出端分别串联两个电容C1和C2，在A1的两个输入端分别串联M1和M2的源极，M1、M2的漏极分别与Vin、Vref相连接，在M1、M2的源极与A1的连接处分别并联M3、M4的漏极，M3、M4的源极并联后与V_CM相连接，在C1、C2与A2的连接处分别并联M5、M6的漏极，M5、M6的源极并联后与V_CM相连接；

当CK为0时，NMOS管M1和M2断开，NMOS管M3、M4、M5和M6导通，预放大器A1的差分输入和输出端分别通过M3、M4、M5和M6接通相同的共模电压信号V_CM，因此失调电压存入C1和C2两个电容中；

当CK为1时，NMOS管M3、M4、M5和M6断开，M1和M2导通，信号Vin和Vref输入到预放大器中，预放大器A1和A2处于放大状态；

所述自举式低阻采样开关的电路连接关系为：VDD端分别连接并联的P1、P3的源极以及P7的栅极，P1的漏极串联P2的漏极通过P4接地，P3的漏极分别连接C3和P5的源极，C3的另一端与P4的漏极串联，P5的漏极与P6、P9并联后的栅极连接，P5的漏极在与P7、P6、P9的连接点为X，P6的源极和P9的漏极并联后连接一个输入电压，P9的源极通过C4接地、通过串联P10后输出，P7的漏极与P6和P9并联的栅极连接，P7的源极与P8的漏极串联后接地；

当CK为0时，NMOS管P7和P8导通，NMOS管P6和P9栅端的电荷通过P7和P8放电，PMOS管P1导通，P5断开，NMOS管P2断开，PMOS管P3和NMOS管P4导通，使得电容C1的两端接到电源电压VDD和地，电源对C3充电，使其两端的电压值接近VDD；

当CK为1时，PMOS管P1、NMOS管P4和P8断开，NMOS管P2导通，PMOS管P5的栅端电压被拉低，从而P5导通，电容C3两端的电压在CK为0时被充电到V_DD，则在P5导通后，C3上极板的电荷重新进行分配，使得P6和P9上的栅压Vg变为：

<mrow> <mi>V</mi> <mi>g</mi> <mo>=</mo> <mfrac> <msub> <mi>C</mi> <mn>3</mn> </msub> <mrow> <msub> <mi>C</mi> <mn>3</mn> </msub> <mo>+</mo> <msub> <mi>C</mi> <mi>p</mi> </msub> </mrow> </mfrac> <msub> <mi>V</mi> <mrow> <mi>D</mi> <mi>D</mi> </mrow> </msub> </mrow>

其中，Cp表示结点X处所有的寄生电容，CK为时钟电压信号，M1、M2、M3、M4、M5、M6、P2、P4、P6、P7、P8、P9、P10均为P沟道型MOS管，P1、P3、P5均为N沟道型MOS管。

2.如权利要求1所述含有失调消除采样电路的装置，其特征在于，还包括伪开关晶体管，其通过将NMOS晶体管M10，使其源漏短接，构成一个伪开关晶体管。