CN111900986B - 一种跟随保持开关电路 - Google Patents

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Abstract

本发明提出一种跟随保持开关电路，包括：跟随器；采样子电路，用于进行电压采样；自举控制子电路，用于在电路处于跟随状态时为所述采样子电路提供自举电压；采样开关控制子电路，用于在电路处于保持状态时，为所述自举控制子电路中的自举电容提供共模电压；所述跟随器与所述采样子电路的输出端连接；所述采样子电路通过采样开关分别连接所述自举控制子电路和所述采样开关控制子电路；本发明可有效提高采样开关的线性度。

Description

一种跟随保持开关电路
技术领域
本发明涉及集成电路设计领域，尤其涉及一种跟随保持开关电路。
背景技术
近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高精度模数转换器的研究也越来越深入，高精度模数转换器对采样开关提出了更高的要求。传统栅压自举采样开关结构中，通常采用NMOS管作为采样开关，通过栅压自举技术，理论上可以使得采样NMOS管的栅源电压之差保持为VDD，这种技术可以使得采样开关保持较高的线性度。但是，传统结构也存在一定的问题，当采样NMOS管处于导通状态时，其栅极电压为输入信号VIN+VDD，如果输入信号幅度较小，采样NMOS管的栅极电压的绝对值相对较小，不会出现严重的问题；当输入信号幅度较大时，采样NMOS管的栅极电压的绝对值相应增加，过高的栅极电压会造成器件的可靠性出现问题，同时，过高的栅极电压也有可能造成不希望的漏电流，从而造成采样NMOS管的栅压被钳位到一个固定值，会严重影响采样NMOS管的线性度。传统结构，在高速大幅度输入信号应用的情况下，很难满足高线性度采样开关的要求。
发明内容
鉴于以上现有技术存在的问题，本发明提出一种跟随保持开关电路，主要解决传统电路中采样开关线性度差的问题。
为了实现上述目的及其他目的，本发明采用的技术方案如下。
一种跟随保持开关电路，包括：
跟随器；
采样子电路，用于进行电压采样；
自举控制子电路，用于在电路处于跟随状态时为所述采样子电路提供自举电压；
采样开关控制子电路，用于在电路处于保持状态时，为所述自举控制子电路中的自举电容提供共模电压；
所述跟随器与所述采样子电路的输出端连接；所述采样子电路通过采样开关分别连接所述自举控制子电路和所述采样开关控制子电路。
可选地，包括：通过时钟信号及其反相时钟信号控制整个电路的所述跟随状态和所述保持状态。
可选地，当所述时钟信号为低电平且所述反相时钟信号为高电平时，电路处于保持状态；当所述时钟信号为高电平且所述反相时钟信号为低电平时，电路处于跟随状态。
可选地，所述跟随器至少包括第一MOS管和恒流源，所述第一MOS管的漏极接电源电压，栅极与所述采样子电路连接，源极与所述恒流源的正端连接；所述恒流源的负端接地。
可选地，所述采样子电路包括采样电容、第二MOS管、第四MOS管和第五MOS管；所述采样电容的一端分别连接所述跟随器的输入端和所述第五MOS管的漏极，另一端分别连接所述第二MOS管的漏极和第四MOS管的漏极；所述第二MOS管作为所述采样开关，所述第二MOS管分别连接所述自举控制子电路和所述采样开关控制子电路；所述第四MOS管的栅极接所述反相时钟信号，所述第五MOS管的栅极接所述时钟信号；所述第四MOS管的源极和所述第五MOS管的源极相连，并接入所述共模电压。
可选地，所述所述采样开关控制子电路包括第三MOS管、第六MOS管、第十三MOS管，所述第十三MOS管的漏极与所述采样开关的栅极连接；所述第十三MOS管的栅极分别连接所述第六MOS管的栅极和所述第三MOS管的栅极，并连接所述反相时钟信号；所述第十三MOS管的源极、第三MOS管的源极、第六MOS管的源极相连并连接所述共模电压；所述第六MOS管的漏极与所述自举控制子电路的一端连接；所述第三MOS管的漏极与所述自举控制子电路的另一端连接。
可选地，所述自举控制子电路包括：开关模块和自举模块，所述开关模块分别连接所述自举模块的两端；在电路处于跟随状态时，所述开关模块通过电源电压和输入电压控制所述自举模块产生自举电压，并输出至所述采样开关。
可选地，所述开关模块包括第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管；所述第七MOS管的源极接所述输入电压，漏极与所述第三MOS管的漏极连接，并同时连接所述采样开关的源极、所述第八MOS管的源极和所述自举模块的一端；所述第七MOS管的栅极与所述第十一MOS管的漏极连接；所述自举模块的另一端分别连接所述第十MOS管的源极、第十一MOS管的源极和第十二MOS管的源极；所述第十二MOS管的漏极分别连接所述采样开关的栅极和所述第十三MOS管的漏极；所述第九MOS管的漏极分别连接所述第十一MOS管的栅极、第十二MOS管的栅极和第八MOS管的漏极；所述第九MOS管的栅极与所述第八MOS管的栅极连接，并连接所述时钟信号；所述第九MOS管的源极与所述第十MOS管的漏极连接，并接入所述电源电压；所述第十MOS管的栅极接入所述时钟信号。
可选地，所述自举模块采用一个自举电容，所述自举电容的一端与所述采样开关的源极连接，另一端与所述第十二MOS管的源极连接。
可选地，所述跟随器、采样子电路和所述采样开关控制子电路中的MOS管均采用NMOS管。
可选地，所述第七至第八MOS管均采用NMOS管；所述第九至第十二MOS管均采用PMOS管。
如上所述，本发明一种跟随保持开关电路，具有以下有益效果。
在电路处于保持状态时，通过采样开关控制模块控制自举控制子电路一端电压为共模电压，而不会被下拉到地，又有效提升采样开关的线性度。
附图说明
图1为传统栅压自举采样开关示意图。
图2为传统结构跟随保持开关原理图和时序图。
图3为传统自举结构跟随保持开关[1]的原理图和时序图。
图4为本发明一实施例中跟随保持开关电路的原理图。
图5为本发明一实施例中跟随保持开关电路处于保持状态的等效电路原理图。
图6为本发明一实施例中跟随保持开关电路处于跟随状态的等效电路原理图。
图7为随输入信号频率变化两种采样开关结构的无杂散动态范围(SFDR)仿真结果对比图。
图8为随输入信号频率变化两种采样开关结构的信号噪声畸变比(SNDR)仿真结果对比图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
经发明人研究发现：
请参阅图1，给出了一种传统基于NMOS管的栅压自举开关的示意图，当输入信号VIN变化时，栅压自举电路模块产生一个自举电压，使得其输入和输出电压保持一个恒定的值，从而使得采样NMOS管M9获得一个恒定的栅源电压差，以此提高采样NMOS管M1的线性度。当采样开关处于电荷存储状态时，采样时钟信号CLK为1，PMOS管M4断开，采样开关M9断开。NMOS管M7导通自举电容Cp的一端接地，由C1、C2、M1和M2组成的电荷泵结构使得NMOS管M2导通。此时自举电容Cp两端的电压差为VDD。当采样开关处于采样状态时，采样时钟信号CLK变为0，PMOS管M4导通，NMOS管M8导通，NMOS管M7断开，导通自举电容Cp的一端接输入信号VIN，由C1、C2、M1和M2组成的电荷泵结构使得NMOS管M2断开。此时自举电容Cp两端的电压差为VIN+VDD，从而，使得采样开关M9的栅源电压差保持为VDD。
如果忽略寄生电容的电荷分享效应，理论上，M1栅极电压为VIN+vdd，那么，当M1导通时，其栅源电压之差保持为vdd，其导通电阻可表示为：
Figure GDA0003728253020000051
其中，μn为载流子迁移率，Cox为MOS管栅电容；为MOS管的宽长比；Vthn为MOS管阈值电压。
由上式可知，由于NMOS管M1栅压自举电路的存在，NMOS采样开关的导通电阻不随输入信号VIN的变化而变化，为一个固定值，因此，采样开关M1可以提供较好的线性度。但是，上述传统自举采样开关存在一个问题，由于需要产生一个较高的电压，控制M2管的导通与断开，引入了一个电荷泵电路来产生高压。电荷泵电路需要两个电容C1和C2来产生高压，由于电容的存在，使得采样开关的面积较大，成本提高。
传统结构跟随保持开关原理图和时序图如图2所示，当采样控制信号CLK为0，其反相信号CLKN为1时，跟随保持开关处于保持状态。此时，开关M1关断，M2导通，采样电容Cp上的电压即是采样得到的电压。当采样控制信号CLK为1，其反相信号CLKN为0时，跟随保持开关处于跟随状态。此时，开关M1导通，M2关断，开关M1源极电压V1跟随输入信号VIN变化而变化。但该结构的缺点在于，开关M1和M2都采用标准时钟控制，开关的栅-源电压随输入信号VIN的变化而变化，线性度较差。
基于前述自举结构和传统跟随保持开关结构，提出了传统结构跟随保持开关结构[1]，其原理图和时序图如图3所示，当采样控制信号CLK为0，其反相信号CLKN为1时，跟随保持开关处于保持状态。开关M1、M3断开，开关M2、M4导通，采样电容Cp上的电压即是采样得到的电压。当采样控制信号CLK为1，其反相信号CLKN为0时，跟随保持开关处于跟随状态。开关M1、M3导通，开关M2、M4关断，开关M3的输出电压跟随输入信号VIN变化。上述传统结构跟随保持开关的问题在于：1)当跟随保持开关处于保持状态时，开关自举电容Cb被下拉到0，对于全差分结构来说，两个差分采样开关中的自举电容Cb的下极板都被下拉到0而非输入共模电压，这会造成采样开关线性度的下降。2)传统结构中，采样电容Cp的一端接采样开关M2，另一端接地，这会造成采样开关在关断时，会有电荷注入采样电容Cp的上极板，从而影响采样精度。3)为了提高采样开关的线性度，通常会采用电荷泵提升采样开关的栅极电压，按前文的介绍，会用到多个电容，增加了版图的面积。
请参阅图4，本发明提供一种跟随保持开关电路，包括跟随器、采样子电路、自举控制子电路和采样开关控制子电路。
在一实施例中，通过时钟信号及其反相时钟信号控制整个电路的跟随状态和保持状态。
在一实施例中，跟随器包括第一MOS管M1和恒流源Ib；
采样子电路包括第二MOS管M2、第四MOS管M4、第五MOS管M5和采样电容Cp；其中，M2作为采样开关；
采样开关控制子电路包括：第六MOS管M6、第三MOS管M3和第十三MOS管M13；
在一实施例中，自举控制子电路包括开关模块和自举模块；
在一实施例中，所述开关模块包第七MOS管～第十二MOS管，编号依次为M7～M12。
在一实施例中，自举模块可采用一个自举电容Cb。
各子电路的连接关系如下：
第一MOS管M1的漏极接电源电压VDD，栅极分别连接采样电容Cp的一端和第五MOS管M5的漏极，源极与恒流源Ib的正端连接；恒流源Ib的负端接地。
第四MOS管M4的源极和第五MOS管M5的源极接入共模电压Vcm；第四MOS管M4的栅极接反相时钟信号CLKN，第五MOS管M5的栅极接时钟信号CLK。
采样电容Cp的另一端分别连接第二MOS管M2的漏极和第四MOS管M4的漏极；第二MOS管M2的栅极分别连接第十二MOS管M12的漏极和第十三MOS管M13的漏极。
第十三MOS管M13的栅极分别连接第六MOS管M6的栅极和第三MOS管M3的栅极，并连接反相时钟信号CLKN；第十三MOS管M13的源极、第三MOS管M3的源极、第六MOS管M6的源极相连，并连接共模电压Vcm；第六MOS管M6的漏极分别连接第七MOS管M7的栅极和第十一MOS管M11的漏极；第三MOS管M3的漏极分别连接自举电容Cb的一端、第二MOS管M2的源极、第七MOS管M7的漏极和第八MOS管M8的源极；自电容Cb的另一端分别连接第十MOS管M10的源极、第十一MOS管M11的源极、第十二MOS管M12的源极。
第七MOS管M7的源极接输入电压VIN；自举电容Cb的另一端分别连接第十MOS管M10的源极、第十一MOS管M11的源极和第十二MOS管M12的源极；第九MOS管M9的漏极分别连接第十一MOS管M11的栅极、第十二MOS管M12的栅极和第八MOS管M8的漏极；第九MOS管M9的栅极与第八MOS管M8的栅极连接，并连接时钟信号CLK；第九MOS管M9的源极与第十MOS管M10的漏极连接，并接入电源电压VDD；第十MOS管M10的栅极接入时钟信号CLK。
在一实施例中，MOS管M1～M8可采用NMOS管，MOS管M9～M12可采用PMOS管。
当采样时钟信号CLK为0，反相时钟信号CLKN为1时，跟随保持结构处于保持状态，其等效电路原理图如图5所示，图中的开关(除M1以外)处于断开状态，处于导通状态的开关已经用直线代替。此时，自举电容Cb的两端电压分别为Vcm和VDD，自举电容Cb处于电荷存储状态，M5的栅极电压为上一时钟周期的输入电压。传统结构下，此时Vc接地，导致M7管的漏极和M2管的源极在跟随保持结构处于保持状态时，其电压为0。由于跟随保持结构通常采用全差分结构，因此，此时两个差分跟随保持结构中的Vc都为0而非共模电压，这会影响整个跟随保持结构的线性度。采用本结构后，跟随保持结构处于保持状态时，两个差分跟随保持结构中的Vc都为共模电压Vcm，这样可以明显提升跟随保持结构的线性度。此时，采样电容左右两端的电压为Vcm-Vi。
当采样时钟信号CLK为1，CLKN为0时，跟随保持结构处于跟随状态，其等效电路如图6所示，图中的开关(除M1、M2和M7以外)处于断开状态，此时，M2和M7处于导通状态，使得M7的漏极电压Vc等于VIN，由于开关M3处于断开状态，自举电容Cb处于自举状态，Va的电压被自举为VIN+VDD，因此开关M2和M7的栅极电压被自举为VIN+VDD，提高了采样开关M2和M7的线性度。此时，采样电容左右两端的电压为VIN-Vcm。该结构的优点在于，传统自举采样开关需要用到至少三个电容来实现电压自举的目的，该结构只用到了一个电容就实现了自举的目的，明显减小了电路的面积，降低了电路的成本。
综上所述，由跟随和保持状态下电荷守恒定律可得，当该跟随保持结构处于保持状态时，Vi＝2Vcm-VIN，由全差分电路可得，差分跟随保持开关的采样电压可表示为VIP-VIN，从而，实现了跟随和采样的目的。
在一实施例中，为了进一步验证本发明的上述优点，在40nm CMOS工艺下，对前述2种结构进行了设计，对于上述两种结构采用相同的输入/输出管和负载管尺寸，本发明中，自举电容Cb取0.1pF，采样电容Cp取0.2pF，电源电压VDD取1.2V，输入偏置电压为0.6V。
随着输入信号频率的变化，随输入信号频率变化，两种采样开关结构的无杂散动态范围(SFDR)仿真结果对比图如图7所示，图7中横坐标为输入信号频率，纵坐标为无杂散动态范围(SFDR)。从图7中可以看出，本发明和结构[1]相比，当输入频率较低时，无杂散动态范围大约提高10dB，当输入频率较高时，无杂散动态范围大约提高8dB。随输入信号频率变化，两种采样开关结构的信号噪声畸变比(SNDR)仿真结果对比图如图8所示，图8中横坐标为输入信号频率，纵坐标为信号噪声畸变比(SNDR)。从图8中可以看出，本发明和结构[1]相比，当输入信号幅度较低时，无杂散动态范围大约提高9.8dB，当输入信号幅度较高时，无杂散动态范围大约提高11dB。
综上所述，本发明一种跟随保持开关电路，通过引入一个自举电容Cb就可以实现采样开关管的栅压自举目的，和传统结构相比，明显简化了电路结构，减小了电路版图面积，降低了电路的成本；通过引入由M3、M6和M13构成的采样开关控制结构，使得跟踪保持开关处于保持状态时，两个差分开关中Vc点的复位电压都等于共模电压Vcm，和传统结构中Vc复位电压为0相比，明显提升了采样开关的线性度；通过由M4、M5和采样电容Cp组成的采样网络，使得采样结束时，M5先断开，M2再断开，最后M4导通，因此，M2断开所造成的电荷注入不会影响整个采样开关的精度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种跟随保持开关电路，其特征在于，包括：
跟随器；
采样子电路，用于进行电压采样；所述采样子电路包括采样电容、第二MOS管、第四MOS管和第五MOS管；
自举控制子电路，用于在电路处于跟随状态时为所述采样子电路提供自举电压；所述自举控制子电路包括：第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管和自举模块；
采样开关控制子电路，用于在电路处于保持状态时，为所述自举控制子电路中的自举电容提供共模电压；所述采样开关控制子电路包括第三MOS管、第六MOS管、第十三MOS管；
所述跟随器与所述采样子电路的输出端连接；所述采样子电路通过采样开关分别连接所述自举控制子电路和所述采样开关控制子电路；通过时钟信号及其反相时钟信号控制整个电路的所述跟随状态和所述保持状态；
所述采样电容的一端分别连接所述跟随器的输入端和所述第五MOS管的漏极，另一端分别连接所述第二MOS管的漏极和第四MOS管的漏极；所述第二MOS管作为所述采样开关，所述第二MOS管的栅极与所述第十三MOS管的漏极连接，所述第二MOS管的源极分别连接所述第七MOS管的漏极、所述第八MOS管的源极、所述第三MOS管的漏极以及所述自举模块的一端；所述自举模块的另一端分别连接所述第十MOS管的源极、所述第十一MOS管的源极以及所述第十二MOS管的源极；所述第四MOS管的栅极接所述反相时钟信号，所述第五MOS管的栅极接所述时钟信号；所述第四MOS管的源极和所述第五MOS管的源极相连，并接入所述共模电压；所述第十三MOS管的栅极分别连接所述第六MOS管的栅极和所述第三MOS管的栅极，并连接所述反相时钟信号；所述第十三MOS管的源极、第三MOS管的源极、第六MOS管的源极相连并连接所述共模电压；所述第六MOS管的漏极与所述第七MOS管的栅极连接；所述第七MOS管的源极接输入电压；所述第七MOS管的栅极与所述第十一MOS管的漏极连接；所述第十二MOS管的漏极分别连接所述采样开关的栅极和所述第十三MOS管的漏极；所述第九MOS管的漏极分别连接所述第十一MOS管的栅极、所述第十二MOS管的栅极和所述第八MOS管的漏极；所述第九MOS管的栅极与所述第八MOS管的栅极连接，并连接所述时钟信号；所述第九MOS管的源极与所述第十MOS管的漏极连接，并接入电源电压；所述第十MOS管的栅极接入所述时钟信号。
2.根据权利要求1所述的跟随保持开关电路，其特征在于，包括：通过时钟信号及其反相时钟信号控制整个电路的所述跟随状态和所述保持状态。
3.根据权利要求2所述的跟随保持开关电路，其特征在于，当所述时钟信号为低电平且所述反相时钟信号为高电平时，电路处于保持状态；当所述时钟信号为高电平且所述反相时钟信号为低电平时，电路处于跟随状态。
4.根据权利要求1所述的跟随保持开关电路，其特征在于，所述跟随器至少包括第一MOS管和恒流源，所述第一MOS管的漏极接电源电压，栅极与所述采样子电路连接，源极与所述恒流源的正端连接；所述恒流源的负端接地。
5.根据权利要求1所述的跟随保持开关电路，其特征在于，所述自举模块采用一个自举电容，所述自举电容的一端与所述采样开关的源极连接，另一端与所述第十二MOS管的源极连接。
6.根据权利要求1所述的跟随保持开关电路，其特征在于，所述跟随器、采样子电路和所述采样开关控制子电路中的MOS管均采用NMOS管。
7.根据权利要求1所述的跟随保持开关电路，其特征在于，所述第七至第八MOS管均采用NMOS管；所述第九至第十二MOS管均采用PMOS管。
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