CN109412596A

CN109412596A - 低电压电荷域采样保持电路

Info

Publication number: CN109412596A
Application number: CN201810627116.6A
Authority: CN
Inventors: 陈珍海; 侯丽; 何宁业; 胡娟; 许媛; 宁仁霞; 孙剑; 吕海江; 魏敬和
Original assignee: Huangshan University
Current assignee: Huangshan University
Priority date: 2018-06-19
Filing date: 2018-06-19
Publication date: 2019-03-01

Abstract

本发明属于集成电路设计技术领域，具体为一种低电压电荷域采样保持电路，该电路包括：栅压自举开关Ss1、栅压自举开关Ss2、正端采样电容Cp、负端采样电容Cn、低电压大摆幅电荷传输电路p、低电压大摆幅电荷传输电路n、4个电压传输开关和传输驱动电路。其优点是：本发明所提供的低电压电荷域采样保持电路，克服了现有电荷域流水线ADC中信号摆幅受限的问题，可以广泛应用于各类电荷域流水线ADC中。

Description

低电压电荷域采样保持电路

技术领域

本发明涉及一种用于电荷域流水线模数转换器的低电压电荷域采样保持电路，属于集成电路技术领域。

技术背景

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大都是连续变化的模拟量，需经过模数转换变成数字信号方可输入到数字系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样速率和高分辨率，其功耗还应该最小化。

目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器，输入信号经过逐级的处理，最后由每级的结果组合生成高精度的输出。其基本思想就是把总体上要求的转换精度平均分配到每一级,每一级的转换结果合并在一起可以得到最终的转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。

现有比较成熟的实现流水线结构模数转换器的方式是基于开关电容技术的流水线结构。基于该技术的流水线模数转换器中采样保持电路和各个子级电路的工作也都必须使用高增益和宽带宽的运算放大器。模数转换器的速度和处理精度取决于所使用高增益和超宽带宽的运算放大器负反馈的建立速度和精度。因此该类流水线结构模数转换器设计的核心是所使用高增益和超宽带宽的运算放大器的设计。这些高增益和宽带宽运算放大器的使用限制了开关电容流水线模数转换器的速度和精度，成为该类模数转换器性能提高的主要限制瓶颈，并且精度不变的情况下模数转换器功耗水平随速度的提高呈直线上升趋势。要降低基于开关电容电路的流水线模数转换器的功耗水平，最直接的方法就是减少或者消去高增益和超宽带宽的运算放大器的使用。

电荷域流水线模数转换器就是一种不使用高增益和超宽带宽的运算放大器的模数转换器，该结构模数转换器具有低功耗特性同时又能实现高速度和高精度。电荷域流水线模数转换器采用电荷域信号处理技术。电路中，信号以电荷包的形式表示，电荷包的大小代表不同大小的信号量，不同大小的电荷包在不同存储节点间的存储、传输、加/减、比较等处理实现信号处理功能。通过采用周期性的时钟来驱动控制不同大小的电荷包在不同存储节点间的信号处理便可以实现模数转换功能。

在电荷域流水线模数转换器中，各级电荷域流水线子级电路由本级电荷传输控制开关、多个电荷物理存储节点、多个连接到电荷存储节点的电荷存储元件、多个比较器、多个受比较器输出结果控制的基准电荷选择电路在控制时钟的控制下构成。各级流水线子级电路的工作过程中，电荷的传输、加/减、比较量化等功能均围绕各子级的电荷物理存储节点进行。

采样保持电路是电荷域流水线ADC的前端电路，在整个电荷域流水线ADC 主要起到两个作用：一是采样输入模拟量，二是起到了有效地电路隔离作用，大大减小了比较器回踢噪声(kick-back noise)对电路的影响，并且能消除子ADC 和减法器输入间由于时钟偏移引起的误差。它对整个ADC提供了相对无损的噪声，因此是整个ADC设计中性能要求最高的模块。对于电荷域流水线ADC来说，传统的基于高性能的运放和开关电容采样保持电路无法直接适用。特别是低电压工作条件下，现有的采样保持电路均无法满足需求。因此有必要提供一种适用于低电压工作条件的电荷域采样保持电路。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种低电压大摆幅电荷传输电路，是一种适用于普通CMOS工艺的高精度电荷传输电路。

按照本发明提供的技术方案，其特征是：

一种低电压电荷域采样保持电路，其特征是：包括栅压自举开关Ss1、栅压自举开关Ss2、正端采样电容Cp、负端采样电容Cn、低电压大摆幅电荷传输电路p、低电压大摆幅电荷传输电路n、4个电压传输开关和传输驱动电路；

所述低电压电荷域采样保持电路对应连接关系为：差分输入电压分别连接到栅压自举开关Ss1和栅压自举开关Ss2的左端；栅压自举开关Ss1的右端同时连接到正端采样电容Cp的左端和第2电压传输开关S2的上端；栅压自举开关 Ss2的右端同时连接到负端采样电容Cn的左端和第3电压传输开关S3的下端；传输驱动电路的输出电压同时连接到第2电压传输开关S2的下端和第3电压传输开关S3的上端；正端采样电容Cp的右端同时连接到低电压大摆幅电荷传输电路p的电荷输入端和第1电压传输开关S1的上端；负端采样电容Cn的右端同时连接到低电压大摆幅电荷传输电路n的电荷输入端和第4电压传输开关S4 的下端；共模电压Vcm同时连接到第1电压传输开关S1的下端和第4电压传输开关S4的上端；低电压大摆幅电荷传输电路n的电荷输出端即为低电压电荷域采样保持电路的电荷输出负端；低电压大摆幅电荷传输电路p的电荷输出端即为低电压电荷域采样保持电路的电荷输出正端；低电压大摆幅电荷传输电路p 和低电压大摆幅电荷传输电路n的电荷传输受控制信号Ck2控制；第1电压传输开关S1和第4电压传输开关S4受控制信号Ck1p控制；第2电压传输开关S2和第3电压传输开关S3受控制信号Ck2控制；栅压自举开关Ss1和栅压自举开关Ss2受控制信号Ck1控制；

其中，控制信号Ck1和Ck2为高电平相互不交叠时钟控制信号，Ck1p为高电平较Ck1稍微提前开启有效和延后关断的时钟控制信号。

一种低电压电荷域采样保持电路，其特征在于所述低电压大摆幅电荷传输电路包括：一个电荷传输MOSFET管S、一个栅压自举增压电路、第一NMOS 管M1、第二NMOS管M2、第一PMOS管M3、第一电容C1和第二电容C2；

所述低电压大摆幅电荷传输电路对应连接关系为：第一NMOS管M1的栅端连接到电荷待传输节点Ni，即电荷传输MOSFET管S的源极，还连接到栅压自举增压电路的电压输入端；第一NMOS管M1的源端和衬底连接到地电平，第一NMOS管M1的漏端连接到第二NMOS管M2的源端；第二NMOS管M2 的漏端连接到第一PMOS管M3的漏端和电荷传输MOSFET管S的栅端，第二 NMOS管M2的栅端连接到第一偏置电压，第二NMOS管M2的衬底接地电平；第一PMOS管M3的栅端连接到第二偏置电压，第一PMOS管M3的源端和衬底连接到栅压自举增压电路的电压输出端；电荷传输目标节点No，即电荷传输 MOSFET管S的漏极，通过第二电容C2接控制信号Ck1n；电荷待传输节点Ni 通过第一电容C1接控制信号Ck1；电荷传输MOSFET管S的衬底连接到地电平；栅压自举增压电路的时钟输入端连接控制信号Ck1。

一种低电压电荷域采样保持电路，其特征在于：当进行电荷传输时，栅压自举增压电路处于增压状态，所述电荷传输MOSFET管的栅极为高电平 V_DD+V_Ni，电荷电压传输MOSFET管处于导通状态；当电荷传输结束后，栅压自举增压电路处于充电状态，所述电荷传输MOSFET管的栅极接地电平，所述电荷传输MOSFET管处于关断状态；

其中，V_DD为电源电压，V_Ni为MOSFET管的源极电压。

本发明的优点是：本发明所提供的适用于普通CMOS工艺的低电压大摆幅电荷传输电路，克服了现有信号传输电路中信号摆幅受限的问题，可以广泛应用于电荷域流水线模数转换器中各级电荷域子级流水电路中。

附图说明

图1为本发明低电压电荷域采样保持电路结构；

图2为现有信号传输电路原理图；

图3为现有信号传输电路工作电压波形示意图；

图4为本发明低电压大摆幅电荷传输电路结构原理图；

图5为本发明低电压大摆幅电荷传输电路工作电压波形示意图；

图6为本发明所述栅压自举增压电路的一种实现电路图。

具体实施方式

下面结合附图和实例对本发明进行进一步详细的说明。

本发明低电压电荷域采样保持电路结构如图1所示。所述低电压电荷域采样保持电路包括：栅压自举开关Ss1、栅压自举开关Ss2、正端采样电容Cp、负端采样电容Cn、低电压大摆幅电荷传输电路p、低电压大摆幅电荷传输电路n、 4个电压传输开关和传输驱动电路。

所述低电压电荷域采样保持电路对应连接关系为：差分输入电压分别连接到栅压自举开关Ss1和栅压自举开关Ss2的左端；栅压自举开关Ss1的右端同时连接到正端采样电容Cp的左端和第2电压传输开关S2的上端；栅压自举开关 Ss2的右端同时连接到负端采样电容Cn的左端和第3电压传输开关S3的下端；传输驱动电路的输出电压同时连接到第2电压传输开关S2的下端和第3电压传输开关S3的上端；正端采样电容Cp的右端同时连接到低电压大摆幅电荷传输电路p的电荷输入端和第1电压传输开关S1的上端；负端采样电容Cn的右端同时连接到低电压大摆幅电荷传输电路n的电荷输入端和第4电压传输开关S4 的下端；共模电压Vcm同时连接到第1电压传输开关S1的下端和第4电压传输开关S4的上端；低电压大摆幅电荷传输电路n的电荷输出端即为低电压电荷域采样保持电路的电荷输出负端；低电压大摆幅电荷传输电路p的电荷输出端即为低电压电荷域采样保持电路的电荷输出正端；低电压大摆幅电荷传输电路p 和低电压大摆幅电荷传输电路n的电荷传输受控制信号Ck2控制；第1电压传输开关S1和第4电压传输开关S4受控制信号Ck1p控制；第2电压传输开关 S2和第3电压传输开关S3受控制信号Ck2控制；栅压自举开关Ss1和栅压自举开关Ss2受控制信号Ck1控制。

图1中所示的低电压电荷域采样保持电路的工作方式可以用采样和保持相位来描述，2个相位分别受控制信号Ck1和Ck2控制，并且控制信号Ck1和Ck2 为高电平相互不交叠时钟控制信号，Ck1p为高电平较Ck1稍微提前开启有效和延后关断的时钟控制信号。

图1中所示的低电压电荷域采样保持电路，在Ck1相对输入电压信号 V_id＝V_ip-V_in进行采样，Ck2相将采样得到的电压V_id转换为对应电荷信号Q_id＝ Q_ip-Q_in，并将其传输给后级电路。Ck1p、Ck1和Ck2的相位先后次序如图中所示，其中高电平表示开关导通。t0时刻，Ck1p有效，开始采样相，电荷存储节点Nop和Non分别被开关S1和S4复位到共模电压V_cm；t1时刻，Ck1开始有效，电荷存储节点Nip和Nin分别通过开关Ss1和Ss2连接到输入模拟电压信号； t2时刻，Ck1首先关断，此时的V_ip和V_in信号被采样并存储在C_p和C_n上；t3 时刻，Ck1p关断，整个采样相结束；t4时刻，Ck2有效，开始传输相，电荷存储节点Nip和Nin分别通过开关S2和S3连接到电压V_s，同时电荷传输开关电路St1和St2打开，将采样得到的电荷Q_id传输到后级电路。

上述电压采样到电荷转换传输过程中，低电压电荷域采样保持电路输出的电荷Q_ip和Q_in可以用采样电容C_p和C_n两端电压变化量表示。因此可以得到下式：

Q_ip＝C_p·(ΔV_Nip-ΔV_Nop) (1)

Q_in＝C_n·(ΔV_Nin-ΔV_Non) (2)

式中，ΔV_Nip＝V_s-V_ip，ΔV_Nin＝V_s-V_in；ΔV_Nop＝ΔV_Non＝V_cm-V_r；V_s和V_cm是固定电压；并且C_p＝C_n＝C_s。将ΔV_Nip、ΔV_Nin、ΔV_Nop和ΔV_Non的表达式带入式(1) 和式(2)，并将二式相减可得

Q_id＝Q_ip-Q_in＝C_s·(ΔV_Nip-ΔV_Nin)＝C_s·V_id (3)

从式(3)我们可以看出，差分输入电压V_id被低电压电荷域采样保持电路采样并转换为大小为C_s·V_id的差分电荷信号Q_id。

对于图1中所述的传输驱动电路，采用可在低电压条件下工作的单位增益缓冲器即可实现。对于低电压电荷传输电路，现有的电荷传输电路方式均无法满足要求。

现有的电荷传输电路实现方式典型的有专利：US2007/0279507A1增强型信号传输电路，其典型电路结构如图2所示。电荷信号传输MOSFET管S的栅极V_G被连接到由MOS管M1、M2和M3构成的运算放大器1的输出端。运算放大器1的输出端运算电荷传输之前，S处于关断状态，待传输电荷被存储在 C₁上。图3为该电路的工作电压波形示意图。t0时刻，Ck1发生负阶越变化， Ck1n发生正阶越变化，导致Ni电压V_Ni突变到一个低电位而No的电压V_No突变到一个高电位，运算放大器1将会响应该变化并驱动MOSFET管S栅极V_G电压为高电平，使得S开始导通；由于电势差的缘故，Ni上所存储电荷将会以电子形式向No转移，引起V_Ni上升而V_No下降，运算放大器1将同样会响应该变化并驱动MOSFET管S栅极V_G电压逐渐降低；t1时刻，当V_Ni上升到电压 V_R时，V_G电压逐渐降低到截止电压V_th时，S重新关断，电荷传输过程结束，其中V_R由共源共栅运算放大器的静态工作点确定。

对于图2所示信号传输电路，在低电压条件下面临的一个突出问题是它们能处理的输入模拟信号摆幅受限，无法达到通用ADC对输入模拟信号差分摆幅的需求。如图3中所示，电荷传输和电压传输的一个最大区别是电荷传输结束时， MOSFET管S的源和漏两端保持了一个压差V_DS，为保证电荷传输过程的安全可靠，MOSFET管S的这个V_DS压差通常被设置在20％的VDD电源电压左右。在前期的1.8V电压条件下，M_S的V_DS压差通常被设置在0.35～0.4V，这就明显降低了电荷域ADC流水线子级电路能处理的输入模拟信号摆幅范围。

与图2所示信号传输电路的输入信号摆幅主要相关的信号节点为电荷传输管MOSFET管S的栅、漏、源和衬底四端。由于在实际电路中源端和漏端分别属于前后相连的两个子级电路，因此源端的电容是漏端电容的2^N倍(N为源端所在子级电路的位数)，导致电荷传输时漏端电压下降幅度是源端的2^N倍，因此电路的有效信号摆幅主要表现为漏端电压下降幅度，即：V_A＝V_CK1n-V_DS-V_R，V_CK1n为控制信号CK1n的高电平电压。在低电压条件下，V_DS所占用的20％V_DD电压的压差没有优化空间；V_CK1n电压为芯片的全局性基准电压，其理论最大值可为V_DD, 但实际中其最大值还受G端电压限制，而G端电压最大值只能为电源电压V_DD，有明显限制。因此，要增大BCT的信号摆幅，必须克服V_CK1n电压的V_DD限制。本发明中，为克服V_CK1n电压的V_DD限制，采用栅压自举技术，在电荷传输时将G端电压抬高一个V_DD电压，这样V_CK1n电压的上限可以提高到V_DD电压，从而增加BCT 的信号摆幅。

图4所示为本发明设计的采用栅压自举增压技术来提高输入信号摆幅的低电压大摆幅电荷传输电路结构原理图，其在图2所示信号传输电路中的MOSFET 管S的源极和电源VDD之间增加了一个栅压自举增压电路。所述低电压大摆幅电荷传输电路包括一个电荷传输MOSFET管S、一个栅压自举增压电路、第一 NMOS管M1、第二NMOS管M2、第一PMOS管M3、第一电容C1和第二电容C2。

所述低电压大摆幅电荷传输电路对应连接关系为：第一NMOS管M1的栅端连接到电荷待传输节点Ni，即电荷传输MOSFET管S的源极，还连接到栅压自举增压电路的电压输入端；第一NMOS管M1的源端和衬底连接到地电平，第一NMOS管M1的漏端连接到第二NMOS管M2的源端；第二NMOS管M2 的漏端连接到第一PMOS管M3的漏端和电荷传输MOSFET管S的栅端，第二 NMOS管M2的栅端连接到第一偏置电压，第二NMOS管M2的衬底接地电平；第一PMOS管M3的栅端连接到第二偏置电压，第一PMOS管M3的源端和衬底连接到栅压自举增压电路的电压输出端V_boost；电荷传输目标节点No，即电荷传输MOSFET管S的漏极，通过第二电容C2接控制信号Ck1n；电荷待传输节点Ni通过第一电容C1接控制信号Ck1；电荷传输MOSFET管S的衬底连接到地电平；栅压自举增压电路的时钟输入端连接控制信号Ck1。

图5给出低电压大摆幅电荷传输电路的工作电压波形示意图，通过采用栅自举升压技术，在电荷传输时将G端电压抬高一个V_DD电压，这样V_CK1n电压的上限可以提高到V_DD电压，从而达到增加BCT信号摆幅的目的。V_CK1n电压被提高到V’_CK1n，理论上的上限可以提高到V_DD,可以看出BCT电路的信号摆幅V’_A增加了(V’_CK1n-V_CK1n)。

图6所示为一种可以用于本发明的栅压自举增压电路的原理图。其原理如下：时钟Ck1为高电平时，MOS管Mb2、Mb6导通，MOS管Mb7截至，Mb4 导通，使得MOS管Mb1也导通；电路通过MOS管Mb1和Mb2对电容Cb1充电，使得电容Cb1两端的电压接近电源电压V_DD，从而在电容Cbl上存储了 V_DD*Cb1的电量，栅压自举增压电路处于充电状态。当时钟Ck1从高变低时，MOS管Mb2、Mb6截止，MOS管Mb7导通，Mb4导通；电源通过MOS管 Mb4、Mb7对结点V_boost的对地寄生电容充电，使得结点V_boost电压升高，MOS 管Mb1截止，Mb5、Mb3导通；输入信号通过MOS管Mb3抬升电容Cb1下极板电压直到其值等于输入电压V_Ni；由于电容Cb1上存储的电荷在时钟CK变化过程中没有放电回路，存储在其上的电荷保持不变，电容Cbl上极板的电压就会同步上升，直到其值等于V_DD+V_Ni，实现了栅压自举功能，栅压自举增压电路处于增压状态。

结合图5的波形示意图可以知道。当进行电荷传输时，栅压自举增压电路处于增压状态，所述电荷传输MOSFET管的栅极为高电平V_DD+V_Ni，电荷传输 MOSFET管S处于导通状态；当电荷传输结束后，栅压自举增压电路处于充电状态，所述电荷传输MOSFET管S的栅极接地电平，所述电荷传输MOSFET 管处于关断状态。其中，V_DD为电源电压，V_Ni为电荷传输MOSFET管S的源极电压。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种低电压电荷域采样保持电路，其特征是：包括栅压自举开关Ss1、栅压自举开关Ss2、正端采样电容Cp、负端采样电容Cn、低电压大摆幅电荷传输电路p、低电压大摆幅电荷传输电路n、4个电压传输开关和传输驱动电路；所述低电压电荷域采样保持电路对应连接关系为：差分输入电压分别连接到栅压自举开关Ss1和栅压自举开关Ss2的左端；栅压自举开关Ss1的右端同时连接到正端采样电容Cp的左端和第2电压传输开关S2的上端；栅压自举开关Ss2的右端同时连接到负端采样电容Cn的左端和第3电压传输开关S3的下端；传输驱动电路的输出电压同时连接到第2电压传输开关S2的下端和第3电压传输开关S3的上端；正端采样电容Cp的右端同时连接到低电压大摆幅电荷传输电路p的电荷输入端和第1电压传输开关S1的上端；负端采样电容Cn的右端同时连接到低电压大摆幅电荷传输电路n的电荷输入端和第4电压传输开关S4的下端；共模电压Vcm同时连接到第1电压传输开关S1的下端和第4电压传输开关S4的上端；低电压大摆幅电荷传输电路n的电荷输出端即为低电压电荷域采样保持电路的电荷输出负端；低电压大摆幅电荷传输电路p的电荷输出端即为低电压电荷域采样保持电路的电荷输出正端；低电压大摆幅电荷传输电路p和低电压大摆幅电荷传输电路n的电荷传输受控制信号Ck2控制；第1电压传输开关S1和第4电压传输开关S4受控制信号Ck1p控制；第2电压传输开关S2和第3电压传输开关S3受控制信号Ck2控制；栅压自举开关Ss1和栅压自举开关Ss2受控制信号Ck1控制；其中，控制信号Ck1和Ck2为高电平相互不交叠时钟控制信号，Ck1p为高电平较Ck1稍微提前开启有效和延后关断的时钟控制信号。

2.根据权利要求1所述低电压电荷域采样保持电路，其特征在于所述低电压大摆幅电荷传输电路包括：一个电荷传输MOSFET管S、一个栅压自举增压电路、第一NMOS管M1、第二NMOS管M2、第一PMOS管M3、第一电容C1和第二电容C2；所述低电压大摆幅电荷传输电路对应连接关系为：第一NMOS管M1的栅端连接到电荷待传输节点Ni，即电荷传输MOSFET管S的源极，还连接到栅压自举增压电路的电压输入端；第一NMOS管M1的源端和衬底连接到地电平，第一NMOS管M1的漏端连接到第二NMOS管M2的源端；第二NMOS管M2的漏端连接到第一PMOS管M3的漏端和电荷传输MOSFET管S的栅端，第二NMOS管M2的栅端连接到第一偏置电压，第二NMOS管M2的衬底接地电平；第一PMOS管M3的栅端连接到第二偏置电压，第一PMOS管M3的源端和衬底连接到栅压自举增压电路的电压输出端；电荷传输目标节点No，即电荷传输MOSFET管S的漏极，通过第二电容C2接控制信号Ck1n；电荷待传输节点Ni通过第一电容C1接控制信号Ck1；电荷传输MOSFET管S的衬底连接到地电平；栅压自举增压电路的时钟输入端连接控制信号Ck1。

3.根据权利要求2所述低电压电荷域采样保持电路，其特征在于：当进行电荷传输时，栅压自举增压电路处于增压状态，所述电荷传输MOSFET管的栅极为高电平V_DD+V_Ni，电荷电压传输MOSFET管处于导通状态；当电荷传输结束后，栅压自举增压电路处于充电状态，所述电荷传输MOSFET管的栅极接地电平，所述电荷传输MOSFET管处于关断状态；其中，V_DD为电源电压，V_Ni为MOSFET管的源极电压。