CN101777916B - 一种电荷耦合流水线模数转换器 - Google Patents

Abstract

本发明涉及一种基于电荷耦合信号处理技术的具有低功耗特性的电荷耦合流水线结构模数转换器，它包括用于将输入的模拟电压信号转换为大小对应电荷包的电荷耦合采样保持电路、多级对采样得到的电荷包进行模数转换和余量处理的电荷耦合子级流水线电路、对每个子流水级输出的数字码进行同步的延时同步寄存器、将接收的数字码进行数字纠错的数字校正模块构成。所发明的电荷耦合流水线模数转换器中采样保持电路和各子级电路中均不使用高增益和宽带宽运算放大器，以克服现有基于开关电容技术的流水线模数转换器的功耗和速度受其所使用高增益和宽带宽的运算放大器限制的瓶颈问题，在降低现有流水线模数转换器的功耗同时提高其转换速度。

Description

一种电荷耦合流水线模数转换器

技术领域

本发明涉及一种电荷耦合流水线模数转换器，尤其涉及一种采样保持电路和各子级电路中均不使用运算放大器的流水线模数转换器。

背景技术

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大都是连续变化的模拟量，需经过模数转换变成数字信号方可输入到数字系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样速率和高分辨率，其功耗还应该最小化。

目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器，输入信号经过一级级的处理，最后由每级的结果组合生成高精度的输出。其基本思想就是把总体上要求的转换精度平均分配到每一级，每一级的转换结果合并在一起可以得到最终的转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。

现有比较成熟的实现流水线结构模数转换器的方式是基于开关电容电路的流水线结构。图1所示为现有经常使用的基于开关电容技术的采样保持电路，采样保持电路由开关3～8，电容9、10，运算放大器11经电路连接构成。前半时钟相位有效时，输入共模电压通过开关5、6与运放11的输入端连接，并同时连接电容9、10的顶极板，输入信号通过开关3、4输入，将电荷存储在电容9、10上；开关5、6比开关3、4提早关断，使得电容9、10的顶极板悬空，这样可以消除MOS开关固有的电荷注入和时钟馈通效应。后半时钟相位有效时，开关3～6断开，电容9、10通过导通的开关7、8将底极板翻转至运放11的输出端，从而进行信号的保持处理。该采样保持电路的工作需要使用运算放大器的负反馈来保证电路精度和速度。同样基于该技术的流水线模数转换器中各个子级电路的工作也都必须使用高增益和宽带宽的运算放大器。这些高增益和宽带宽运算放大器的使用限制了开关电容流水线模数转换器的速度和精度，成为该类模数转换器性能提高的主要限制瓶颈，并且精度不变的情况下模数转换器功耗水平随速度的提高呈直线上升趋势。一般情况下基于该技术的模数转换器中所有运算放大器所使用的功耗占整个模数转换器的功耗的70％以上。如模数转换器的精度达12位以上、采样率200MHz以上，所使用的运算放大器的开环增益将达到90dB以上、单位增益带宽超过2GHz，该类运放的功耗水平将非常高，并且采用深亚微米CMOS工艺进行设计将会非常困难。要降低基于开关电容电路的流水线模数转换器的功耗水平，最直接的方法就是减少或者消去高增益和超宽带宽的运算放大器的使用。

在基于电荷耦合器件工作原理的电荷耦合信号处理技术中，信号以电荷包的形式表示，电荷包的大小代表不同大小的信号量，不同大小的电荷包在不同存储节点间的存储、传输、加/减、比较等处理实现信号处理功能。通过采用周期性的时钟来驱动控制不同大小的电荷包在不同存储节点间的信号处理就可以实现各种复杂的信号处理功能。目前，电荷耦合信号处理技术已经广泛运用于各类视频、光电传感器领域。基于电荷耦合器件工作原理的电荷耦合信号处理技术可以用于模数转换器的设计，借助电荷耦合信号处理技术的低功耗特性可以实现具有超低功耗的模数转换器。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种基于电荷耦合信号处理技术的具有低功耗特性同时又能实现高速度、高精度的流水线结构模数转换器。

按照本发明提供的技术方案，所述电荷耦合流水线模数转换器包括：电荷耦合采样保持电路、多级对采样得到的电荷包进行量化和余量处理的电荷耦合子级流水线电路、最后一级对采样得到的电荷包进行量化的电荷耦合子级流水线电路、对每个电荷耦合子级流水线电路输出的数字码进行同步的延时同步寄存器、将接收的数字码进行数字纠错的数字校正模块、时钟和偏置信号产生电路；

所述电荷耦合采样保持电路的输出连接第一级电荷耦合子级流水线电路的输入端；各级电荷耦合子级流水线电路依次连接；最后一级电荷耦合子级流水线电路没有模拟电荷包输出；所述每个电荷耦合子级流水线电路的输出数字码连接到延时同步寄存器，延时同步寄存器的输出数字码连接到数字校正模块；所述时钟和偏置信号产生电路提供所述电荷耦合采样保持电路、电荷耦合子级流水线电路、延时同步寄存器以及数字校正模块工作需要的时钟、基准信号及偏置信号。

所述电荷耦合采样保持电路将输入的模拟电压转换为大小对应电荷包，并将该电荷包传输给第一级电荷耦合子级流水线电路，其后各级电荷耦合子级流水线电路之间传输的物理量为前一级处理之后的余量电荷包。

所述电荷耦合采样保持电路，其单端形式包括：一个采样电容，采样电容的顶极板通过第一开关连接到输入模拟信号，采样电容的顶极板还通过第二开关连接到基准信号Vcmi，采样电容的底极板通过第三开关连接到基准信号Vcmi，采样电容的底极板还连接到第一级电荷耦合子级流水线电路的电荷传输控制开关，第二开关和第一、三开关的控制时钟相位必须相反；所述电荷耦合采样保持电路的全差分形式由两组连接方式相同的上述单端形式电荷耦合采样保持电路互补连接构成，控制时钟的工作相位和单端形式相同。

所述电荷耦合子级流水线电路除最后一级，其单端形式包括：一个电荷传输控制开关，电荷传输控制开关的一端接上一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点，所述本级电路的电荷存储节点分别通过第一电容连接控制时钟，通过第二电容连接基准信号，同时还连接到一个或多个比较器的输入端，并通过一个复位开关连接到复位信号，所述基准信号由一个或多个受比较器结果控制的基准信号选择电路产生；所述电荷耦合子级流水线电路除最后一级的全差分形式由两组连接方式相同的上述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

所述最后一级电荷耦合子级流水线电路，其单端形式包括：一个电荷传输控制开关、电荷传输控制开关的一端接上一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点，所述本级电路的电荷存储节点连接到一个或多个比较器的输入端，并通过第一电容连接控制时钟，和通过一个复位开关连接到复位信号；所述最后一级电荷耦合子级流水线电路的全差分形式由两组连接方式相同的上述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

所述电荷传输控制开关在传输电荷时电荷注入节点与输出节点之间存在一个电势差，若电荷以负电荷形式传输则该电势差为正，若电荷以正电荷形式传输则该电势差为负。

相邻两级电荷耦合子级流水线电路的电荷传输控制开关的控制时钟的相位互补相反。

所述电荷耦合子级流水线电路中比较器的控制时钟和基准信号选择电路的控制时钟，必须为不交叠时钟信号。

所述电荷耦合子级流水线电路中比较器在对本级电荷存储节点的电荷包进行比较量化时，下一级电荷耦合子级流水线电路的电荷传输控制开关必须处于打开状态，即该状态不能传输电荷。

所述电荷耦合子级流水线电路中第二电容与基准信号的连接可以采用单个电容连接到多个基准信号的形式，也可以采用多个电容连接到多个基准信号的形式。

本发明的优点是：其采样保持电路和各子级电路中均不使用运算放大器，以克服现有基于开关电容技术的流水线模数转换器的功耗和速度受其所使用高增益和超宽带宽的运算放大器限制的瓶颈问题，降低流水线模数转换器的功耗同时提高其转换速度，以进一步扩展流水线模数转换器的应用领域。

附图说明

图1为现有的基于开关电容技术的采样保持电路原理框图；

图2为本发明电路原理框图；

图3为本发明的电荷耦合采样保持电路原理框图；

图4为简化了的电荷耦合流水线电荷传输单元及工作波形示意图；

图5为简化了的电荷耦合流水线电荷加减传输单元及工作波形示意图；

图6为本发明1位/级子级电路结构原理图；

图7为本发明1.5位/级子级电路结构原理图；

图8为本发明2.5位/级子级电路结构原理图。

具体实施方式

下面将结合附图对本发明优选实施方案进行详细说明。

如图2所示，本发明设计的电荷耦合流水线模数转换器包括：一个电荷耦合采样保持电路20、N级基于电荷耦合信号处理技术的流水线子级电路21～23、最后一级(第N+1级)N-bit Flash模数转换器电路24、延时同步寄存器25、数字校正电路模块26、基准信号产生电路27和时钟信号产生电路28。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。图2中电路基本工作原理如下：输入模拟电压信号Vin首先经电荷耦合采样保持电路20转换成一个大小为Qp0-Qn0的电荷包，当第一级流水线子级电路21的电荷传输控制开关打开时，该电荷包被传输到第一级流水线子级电路21；流水线子级电路21接收电荷包完成之后立即将该电荷包同基准信号进行比较量化，得到本级的k1位量化输出数字码，本级比较器的k1位量化输出数字码将输出到延时同步寄存器25，量化输出数字码还将会控制本级基准信号对电荷包进行相应大小的加减处理，得到本级的大小为Qp1-Qn1余量电荷包，在时钟相位切换之后，本级电路的余量电荷包通过下一级的电荷传输控制开关进入第二级子级电路22并且重复上述过程，产生k2位量化输出数字码输出到延时同步寄存器25；以次类推，当第N级子级流水线电路23完成本级转换工作时将得到大小为Qpn-Qnn的余量电荷包，并产生kn位量化输出数字码输出到延时同步寄存器25；当第N级子级电路的大小为Qpn-Qnn的余量电荷包通过电荷传输控制开关量传输到最后一级(第N+1级)N-bit Flash模数转换器电路24时，该级电路将对接收到的电荷包进行最后一级的模数转换工作，并将本级电路的kn+1位输出数字码输入到延时同步寄存器25，不过该级电路只完成模数转换，不进行余量处理；延时同步寄存器25，对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块26，其中第一级输出的k1位量化输出数字码将延时N个时钟周期，第二级输出的k2位量化输出数字码将延时N-1个时钟周期，以此类推，第N级输出的k1位量化输出数字码将延时1个时钟周期，最后一级输出不延时；数字校正电路模块26将接收同步寄存器的输出数字码，并对接收的数字码进行移位相加，以得到模数转换器的R位数字输出码。前述所有电路模块工作需要的时钟信号由时钟信号产生电路28提供，所有电路模块工作需要的基准信号和偏置信号基准信号产生电路27提供。

图2中电荷耦合流水线模数转换器电路中相邻两级子级电路的工作受两组多相时钟的控制，工作状态完全互补，并且子级电路的级数和每级电路的位数k均可灵活调整。例如对于R＝14的14位模数转换器，可以采用12级1.5bit/级+1级2bit Flash共13级的结构，也可以采用4级2.5bit/级+3级1.5bit/级+1级3bit Flash共8级的结构。

本发明设计的电荷耦合流水线模数转换器包括以下内容：(1)一个电荷耦合采样保持电路20，其用于将模拟输入电压转换成对应大小成比例的电荷包，并将电荷包传输给第一级子级电路21；(2)N级基于电荷耦合信号处理技术的流水线子级电路21～23，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；(3)最后一级(第N+1级)N-bit Flash模数转换器电路24，其将第N级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；(4)延时同步寄存器25，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；(5)数字校正电路模块26，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码。

如图3所示，本发明的电荷耦合采样保持电路包括电荷传输控制开关、通用MOS开关、采样电容和控制电路工作的时钟。这里以最简单的采样和保持两相时钟说明电路的工作原理，实际电路的工作控制时钟将复杂得多。在采样时钟相位有效时，输入电压信号通过开关Kts输入，将输入电压Vinp和Vinn连接到采样电容的顶极板，采样电容的底板通过开关Kbs连接到共模电压Vcmi，输入电压就以一定量电荷的形式存储在采样电容上；保持时钟相位有效时，采样电容的顶极板通过开关Kth连接到共模电压Vcmi，采样电容的底极板通过电荷传输控制开关将前半时钟相位采样得到的电荷包传输给第一级子级流水线电路，完成采样保持功能。整个采样保持过程中，输入全差分电压信号大小为Vd，输出电荷包大小为Qd，在理想情况下它们之间具有如下关系式：

Qd＝Qp-Qn＝Vd*Cs＝(Vinp-Vinn)*Cs                (1)

通过上式可以看出，在理想情况下采样保持电路得到的差分电荷包Qd的大小与输入全差分电压信号Vd大小成正比关系。

要采用电荷耦合技术实现本发明所述的模数转换器，最核心的一个问题就是电荷包的存储传输、比较量化以及加减运算等关键步骤在现有的工艺条件下(特别是普通CMOS工艺)能够实现。本发明中所有电荷均以电子形式说明，采用空穴的形式也可以实现相关电荷传输，只要采用互补的相关器件和控制信号的工作模式便可实现。

所述电荷耦合采样保持电路20由开关、电容和控制电路工作的时钟经电路连接构成。前半时钟相位有效时，输入信号通过开关输入，将输入电压连接到采样电容的顶极板，共模电压通过开关连接到采样电容的底板，输入电压就以一定量电荷的形式存储在采样电容；后半时钟相位有效时，采样电容的顶极板连接到共模电压，采样电容的底极板通过开关将前半时钟相位采样得到的电荷包传输给第一级子级电路21，完成采样保持功能。

所述基于电荷耦合信号处理技术的流水线子级电路21～23的级数和每级的位数均灵活可调，每个子级电路均由电荷传输控制开关、通用MOS开关、对电荷包进行存储和加减运算的电容、比较电荷包电荷量大小的比较器和控制电路工作的多相时钟和基准信号产生电路连接构成。相邻两级子级电路的工作受两组多相时钟的控制，工作状态完全互补。当电荷包通过电荷传输控制开关传输到当前子级电路时，本级电荷存储电容上所存储的电荷量发生变化，电荷量的变化会引起电荷存储电容上的电压变化，并且电压的变化量和电荷变化量成正比关系，因此比较器可以通过检测电荷存储电容上的电压变化量来对输入电荷包大小进行量化。本级比较器的量化输出数字码将输出到延时同步寄存器，量化输出数字码还将会控制本级基准信号对电荷包进行相应大小的加减处理，得到本级的余量电荷包。在时钟相位切换之后，本级电路的余量电荷包通过下一级的电荷传输控制开关进入下一级子级电路并且重复上述过程。

所述电荷耦合采样保持电路20和基于电荷耦合信号处理技术的流水线子级电路21～23可使用全差分结构进行设计，也可以使用单端结构。

为更好地说明本发明之电荷耦合流水线模数转换器的技术方案，首先介绍本发明中所使用的一个基本技术的实现及其工作原理，即电荷耦合传输技术。如图4所示，图4(a)中电荷传输单元包括2个电荷传输控制开关(42和43)，一个连接在两个电荷传输控制开关之间的电荷存储元件(电容45)，节点44为电荷包存储节点，节点41和46分别连接前一级和后一级的电荷存储元件，电容45的底板Vct接电荷传输控制信号。

图4(b)所示为所述电荷传输单元的工作原理波形示意图。在t0时刻，电荷传输控制信号Vct接高电平，电荷存储节点44的电压处于高电平44_1；t1时刻，电荷传输控制开关42关闭(假设高电平有效)，存储在节点41的电荷包通过电荷传输控制开关42传输到节点44，由于电子的注入，节点44的电压缓缓降低；t2时刻，电荷传输控制开关42打开(低电平)，电荷包从节点41到节点44的传输工作完成，电荷传输完成之后节点44的电压将稳定到44_2b，如果传输的电荷包较小，节点44的电压将稳定到44_2a；t3时刻，电荷传输控制信号Vct接低电平，节点44的电压将会被拉到一个很低的电位，但同时电荷传输控制开关43关闭(高电平)，存储在节点44的电荷包通过电荷传输控制开关43传输到节点46，由于电子的流出，节点44的电压缓缓抬高；t4时刻，当电荷传输控制开关43打开(低电平)，电荷包从节点44到节点46的传输工作完成，电荷传输完成之后节点44的电压将稳定到44_3，电压44_3只与电荷传输控制信号Vct和共模信号有关与输入电荷包大小没有关系；在t5时刻，电荷传输控制信号Vct重新接高电平，电荷存储节点44的电压恢复到高电平44_4，如果不考虑非理想特性来自节点41的电荷包全部传输到节点46，应有V44_4＝V44_1。

上述流水线电荷传输基本单元的各个工作状态中，t0时刻节点44的电压V44_1必须设置为比节点41更高的高电平，这样会使节点44和节点41之间存在一个正的电势差，该电势差的存在才能使电荷传输控制开关关闭有效时电荷以电子的形式从低电势的节点41向高电势节点44转移，并且随着电子的不断转移，该电势差将会不断减小最后为零，此时电荷从节点41向节点44的传输工作完成。电荷传输控制开关的作用便是检测并判断节点44和节点41之间的电势差，当该电势差足够小时及时关断传输开关，结束电荷传输过程，以避免从节点41向节点44传输的电荷出现回馈现象。同样，在电荷包从节点41向节点44传输时，电荷传输控制信号Vct接低电平是为了降低节点44的电平，使节点46和节点44之间存在一个正的电势差，该电势差的存在才能使电荷传输控制开关关闭有效时电荷以电子的形式从低电势的节点44向高电势节点46转移。这种电荷传输的原理和电荷耦合器件(CCD)的信号传输原理类似，只需周期性的时钟对电荷传输进行控制，因此具有超低功耗特性。节点44的电压从t0时刻的V44_1减小到t2～t3时刻的V44_2，该电压的变化量ΔVc就反映了输入电荷包的大小并且有如下关系式：

Qin＝ΔVc*Cs＝(V44_1-V44_2)*Cs    (2)

其中，Cs为节点44电容总和(包括电容45及节点44其他寄生电容)。因此，在t2～t3时刻输入电荷包带来的与其大小成正比的电压变化量ΔV44可以通过比较器采样并且量化，完成对电荷包的比较量化功能。现有的基于开关电容技术流水线模数转换器中所使用的各种高速动态比较器均可以运用到本发明中对ΔV44进行比较量化。

如图5所示，其中，图5(a)为电路结构图，可以看出该电荷加减传输单元包括了图4中所有单元模块，并在图4的基础上增加了一个电荷加减电容57及通用MOS开关58。图中节点54为电荷包存储节点，节点51和56分别连接前一级和后一级的电荷存储元件，电容的55底板Vct接电荷传输控制信号、电容的57底板Vref为基准信号、节点54通过开关58连接到复位信号Vset。

图5(b)所示为所述电荷加减传输单元的工作原理波形示意图。可以看出在t3a时刻到来之前，该电路的工作状态与图4(b)相同，电路完成电荷包从节点51到节点54的传输工作，电荷传输完成之后节点54的电压将稳定到54_2。当t3a时刻到来时，如果电荷加减电容57的控制信号Vref发生变化，例如从高电平57_1拉到低电平57_2，由于电荷耦合作用，节点54的电压将会降低到54_2a，这就相当于给节点54注入了一定量的电荷ΔQ，完成加电荷的功能；如果Vref变化方向相反，由低电平57_2抬高到高电平57_1，那么通过电荷耦合作用将会从节点54抽取一定量的电荷ΔQ，完成减电荷的功能；如果Vref不发生变化保持不变，则存储在节点54的电荷大小不发生改变。t3时刻到t5时刻到来之前，电路的工作状态与图4(b)相同，电路将本级经加减处理之后的余量电荷包从节点54传输到节点56。t5时刻到来时，当电荷传输控制开关53打开(低电平)，电荷包从节点54到节点56的传输工作完成；此时前面一直处于打开(低电平58_1)状态的复位开关58将关闭(58_2高电平有效)，本级电荷存储节点54将会被重新复位到t0时刻的54_1。t6时刻，复位开关58重新打开(低电平)，复位结束，电路开始新一轮时钟周期的工作。

图5所示流水线电荷加减传输基本单元的各个工作状态中，节点54的电压从t0时刻的V54_1减小到t2时刻的V54_2，该电压的变化量与图4中ΔVc相等。t3a时刻，电路通过Vref的变化ΔVref对存储在节点54的电荷包进行加、减及保持操作。经过本级加减处理之后的输出余量电荷包大小为：

Qout＝Qin-NΔQ+Qc＝Qin-D Cr*ΔVref+Qc    (3)

其中，Qin为由节点51传输到节点54电荷大小，Cr为电容57，ΔVref为基准电压信号Vref的变化绝对量，N为符号由Vref的变化方向决定(Vref变大则N为正，Vref变小则N为负)，Qc为存储在节点54的电荷包向下一级传输时Vct电压切换时注入的电荷量。因此，通过精确控制ΔVref的变化量及变化方向可以实现对输入电荷包的电荷加减处理。

图5所示电荷耦合流水线电荷加减传输单元不仅具有电荷传输存储功能，并且可以对该电荷实现精确地加减等余量处理功能。通过在上图中引入一个比较器，在t2～t3a时刻之间对输入电荷包带来的与其大小成正比的电压变化量ΔV54与基准信号进行比较量化，完成对电荷包的比较量化功能，并在t3a～t5时刻之间将比较器的量化输出码反馈到加减电荷信号的控制端Vref，控制ΔVref的变化量及变化方向，实现本级电路的电荷余量处理功能。这样就可以构成一个完整的1bit/级的流水线模数转换器的子级电路。

图6所示为本发明设计的基于电荷耦合信号处理技术的1bit/级的电荷耦合流水线子级电路，电路采用全差分结构实现。电路由两个图5所述的电荷耦合流水线电荷加减传输单元、一个对本级电荷包进行量化的比较器69和一个由比较器输出码控制的基准信号选择电路70构成。电路工作状态可以这样描述：首先电荷传输控制信号Vct接高电平，电荷传输控制开关62p和62n关闭时，存储在61p和61n的两个差分电荷包分别通过62p和62n传输并存储在本级电荷存储节点64p和64n，电荷传输控制开关62p和62n打开时，电荷包由前级向本级的传输工作完成；由于电子的注入，节点64p和64n的电压均会降低，但由于正负端两个全差分电荷包大小不同(假设差分信号不为0)，节点64p和64n的电压降低变化量将会不同，在节点64p和64n之间产生一个电压差，在Cka时钟有效时，比较器69便可以根据该压差进行比较量化，得到本级电荷包量化数字码D，该量化输出数字码将输出到延时同步寄存器25；在Ckd时钟有效时，本级量化输出数字码D还将会控制本级的基准信号选择电路70，使之产生一对互补的基准信号分别控制本级正负端电荷加减电容67p和67n的底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；当电荷传输控制信号Vct接低电平，电荷传输控制开关63p和63n关闭时，存储在64p和64n的两个本级差分余量电荷包分别通过63p和63n传输并存储在下一级子级电路电荷存储节点66p和66n，电荷传输控制开关63p和63n打开时，差分余量电荷包由本级向下一级的传输工作完成；最后复位信号Vset通过开关68p和68n对本级差分电荷存储节点64p和64n进行复位，1bit/级电荷耦合流水线子级电路一个完整时钟周期的工作完成。

上述1bit/级电荷耦合流水线子级电路中，本级电荷比较器控制时钟Cka和本级电荷加减控制时钟Ckd，必须为不交叠信号，并且必须是时钟Cka有效，电路完成比较量化功能之后，时钟Ckd才能有效，开始电荷加减等余量处理功能。由于实际电路工作中存在各种非理想特性，流水线模数转换器子级电路一般都会设置一定的余量作为冗余位用于最后的数据纠错。上述1bit/级电荷耦合流水线子级电路的输出数字码中不存在冗余信息，因此必须在其基础上进行扩展，将位数扩展到1.5bit/级，这样就能提供0.5bit的数字码用于数字纠错。

图7所示即为本发明设计的基于电荷耦合信号处理技术的1.5bit/级的电荷耦合流水线子级电路，电路同样采用全差分结构实现。由于1.5bit/级流水线子级电路必须提供两位数字输出码，因此需要两个比较器对输入并存储在74p和74n的两个差分电荷包进行比较量化；同时由于1.5bit/级流水线子级电路在对输入信号比较量化之后必须将输入信号划分为三种状态，因此需要2个基准信号+ΔVr和-ΔVr对输入信号进行比较。因而，对本级差分电荷包进行余量处理的电荷加减电路也要作出相应调整，本发明比较器数字编码输出采用温度计码(采用其他编码方式同样可以实现，在此不作说明)，因此，在差分电路两端分别使用了两个相等的电荷加减电容。电路工作时，前级差分电荷包首先通过72p和72n传输并存储在本级电荷存储节点74p和74n，比较器80和81对差分电荷包输入所引起的节点74p和74n之间的电压差与基准信号+ΔVr和-ΔVr进行比较，得到本级2位量化输出数字码D1D0；数字输出码D1D0将输出到延时同步寄存器25，同时D1D0还将会控制本级的基准信号选择电路71p和71n，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；最后，电路完成本级差分余量电荷包由本级向下一级传输，复位信号Vset对本级差分电荷存储节点74p和74n进行复位，完成1.5bit/级电荷耦合流水线子级电路一个完整时钟周期的工作。

在1.5bit/级电荷耦合流水线子级电路的基础上进行扩充，便可以得到位数更高的子级电路，图8图所示即为本发明设计的基于电荷耦合信号处理技术的2.5bit/级的电荷耦合流水线子级电路，电路同样采用全差分结构实现，并且输出数字编码采用温度计码形式(采用其他编码方式同样可以实现，在此不作说明)。2.5bit/级流水线子级电路必须提供6位温度计码数字输出D5～D0，因此需要6个比较器81a～81f对输入差分电荷包进行比较量化；同时由于2.5bit/级流水线子级电路在对输入信号比较量化之后必须将输入信号划分为7种状态，因此需要6个大小等间距的基准信号ΔVr1～ΔVr6对输入信号进行比较。因而，对本级差分电荷包进行余量处理的电荷加减电路也要作出相应调整，在差分电路两端分别使用了6个相等的电荷加减电容，并且需要使用6个基准信号选择电路82a～82f。采用相同的温度计码方式实现更高位数的子级电路只要相应的扩充比较器、基准信号源、基准信号选择电路和电荷加减电容的数目就可以实现。

对于图2中本发明设计的电荷耦合流水线模数转换器的最后一级(第N+1级)基于电荷耦合信号处理技术的流水线子级电路N-bit Flash模数转换器电路24，该子级电路将只需对接收到的电荷包进行最后一级的模数转换工作，并将本级电路输出数字码输入到延时同步寄存器25，而不进行余量处理。若该级电路的实现采用2bit Flash，只需在图7所示1.5bit/级电荷耦合流水线子级电路的基础上将比较器个数和大小等间距的基准信号的个数扩充为3个，同时去掉图中的基准信号选择电路(71p和71n)和电荷加减电容的使用，另外由于是最后一级流水线子级电路，电荷传输控制开关也可以省去，但是复位信号Vset必须保留。由于采用温度计码，2bit Flash电路将产生3位温度计码数字输出。如要产生位数更高的Nbit Flash，只需将比较器和等间距的基准信号的个数扩充为2N-1个便可实现。例如要实现3bit Flash，则只需在上述2bit Flash电路的基础上将比较器和等间距的基准信号的个数扩充为7个便可实现，这样产生7位温度计码数字输出。

上述对本发明基于电荷耦合信号处理技术的电荷耦合流水线模数转换器的架构、实现方式和工作原理进行了说明。由于采用电荷耦合信号处理技术，本发明由于消去现有基于开关电容技术的流水线模数转换器中高增益、宽带宽运算放大器的使用，大大降低了高速、高精度流水线模数转换器的功耗水平；同时大大减少影响系统带宽的极点数目，更加容易扩展增益带宽积，使得流水线模数转换器在保持高分辨率的基础上，大幅度提升其采样频率；另外对模拟电路的设计要求大大降低，可以使用速度更快的纳米CMOS工艺进行高速、高精度流水线模数转换器的设计。

本发明由于采用以上技术方案，其具有以下优点：1、本发明由于采用电荷耦合信号处理技术，使得消去现有基于开关电容技术的流水线模数转换器中高增益、宽带宽运算放大器的使用成为可能；2、本发明由于消去现有基于开关电容技术的流水线模数转换器中高增益、宽带宽运算放大器的使用，大大降低了高速、高精度流水线模数转换器的功耗水平；3、本发明由于消去现有基于开关电容技术的流水线模数转换器中高增益、宽带宽运算放大器的使用，大大减少影响系统带宽的极点数目，更加容易扩展增益带宽积，使得流水线模数转换器在保持高分辨率的基础上，大幅度提升其采样频率。

基于开关电容技术的流水线模数转换器的功耗和速度主要受其所使用高增益和超宽带宽的运算放大器的限制。同样本发明基于电荷耦合信号处理技术的电荷耦合流水线模数转换器也有其性能限制因素，其中，速度限制取决于流水线子级电路间的电荷传输速度；精度限制取决于流水线子级电路间的电荷传输效率和电荷存储电容间的匹配精度；功耗消耗主要为开关切换带来的动态功耗，该部分功耗将随采样率的上升不断升高。这些限制因素的解决办法将不在本发明中说明。

Claims (10)

1.一种电荷耦合流水线模数转换器，其特征是包括：

电荷耦合采样保持电路、多级对采样得到的电荷包进行量化和余量处理的电荷耦合子级流水线电路、最后一级对采样得到的电荷包进行量化的电荷耦合子级流水线电路、对每个电荷耦合子级流水线电路输出的数字码进行同步的延时同步寄存器、将接收的数字码进行数字纠错的数字校正模块、时钟和偏置信号产生电路；

所述电荷耦合采样保持电路的输出连接第一级电荷耦合子级流水线电路的输入端；各级电荷耦合子级流水线电路依次连接；最后一级电荷耦合子级流水线电路没有模拟电荷包输出；所述每个电荷耦合子级流水线电路的输出数字码连接到延时同步寄存器，延时同步寄存器的输出数字码连接到数字校正模块；所述时钟和偏置信号产生电路提供所述电荷耦合采样保持电路、电荷耦合子级流水线电路、延时同步寄存器以及数字校正模块工作需要的时钟、基准信号及偏置信号。

2.根据权利要求1所述的电荷耦合流水线模数转换器，其特征是所述电荷耦合采样保持电路将输入的模拟电压转换为大小对应电荷包，并将该电荷包传输给第一级电荷耦合子级流水线电路，其后各级电荷耦合子级流水线电路之间传输的物理量为前一级处理之后的余量电荷包。

3.根据权利要求1所述的电荷耦合流水线模数转换器，其特征在于所述电荷耦合采样保持电路，其单端形式包括：一个采样电容，采样电容的顶极板通过第一开关连接到输入模拟信号，采样电容的顶极板还通过第二开关连接到基准信号(Vcmi)，采样电容的底极板通过第三开关连接到基准信号(Vcmi)，采样电容的底极板还连接到第一级电荷耦合子级流水线电路的电荷传输控制开关，第二开关和第一、三开关的控制时钟相位必须相反；所述电荷耦合采样保持电路的全差分形式由两组连接方式相同的上述单端形式电荷耦合采样保持电路互补连接构成，控制时钟的工作相位和单端形式相同。

4.根据权利要求1所述的电荷耦合流水线模数转换器，其特征在于所述电荷耦合子级流水线电路除最后一级，其单端形式包括：一个电荷传输控制开关，电荷传输控制开关的一端接上一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点，所述本级电路的电荷存储节点分别通过第一电容连接控制时钟，通过第二电容连接基准信号，同时还连接到一个或多个比较器的输入端，并通过一个复位开关连接到复位信号，所述基准信号由一个或多个受比较器结果控制的基准信号选择电路产生；所述电荷耦合子级流水线电路除最后一级的全差分形式由两组连接方式相同的上述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

5.根据权利要求1所述的电荷耦合流水线模数转换器，其特征在于所述最后一级电荷耦合子级流水线电路，其单端形式包括：一个电荷传输控制开关、电荷传输控制开关的一端接上一级电荷耦合子级流水线电路的电荷存储节点，另一端是本级电路的电荷存储节点，所述本级电路的电荷存储节点连接到一个或多个比较器的输入端，并通过第一电容连接控制时钟，和通过一个复位开关连接到复位信号；所述最后一级电荷耦合子级流水线电路的全差分形式由两组连接方式相同的上述单端形式电荷耦合子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。

6.根据权利要求4所述的电荷耦合流水线模数转换器，其特征在于所述电荷传输控制开关在传输电荷时电荷注入节点与输出节点之间存在一个电势差，若电荷以负电荷形式传输则该电势差为正，若电荷以正电荷形式传输则该电势差为负。

7.根据权利要求4所述的电荷耦合流水线模数转换器，其特征在于相邻两级电荷耦合子级流水线电路的电荷传输控制开关的控制时钟的相位互补相反。

8.根据权利要求4所述的电荷耦合流水线模数转换器，其特征在于所述电荷耦合子级流水线电路中比较器的控制时钟和基准信号选择电路的控制时钟，必须为不交叠时钟信号。

9.根据权利要求4所述的电荷耦合流水线模数转换器，其特征在于所述电荷耦合子级流水线电路中比较器在对本级电荷存储节点的电荷包进行比较量化时，下一级电荷耦合子级流水线电路的电荷传输控制开关必须处于打开状态，即该状态不能传输电荷。

10.根据权利要求4所述的电荷耦合流水线模数转换器，其特征在于所述电荷耦合子级流水线电路中第二电容与基准信号的连接可以采用单个电容连接到多个基准信号的形式，也可以采用多个电容连接到多个基准信号的形式。

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