CN106953637B - 电荷域幅度误差校准电路及采用该校准电路的dds电路 - Google Patents

电荷域幅度误差校准电路及采用该校准电路的dds电路 Download PDF

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Abstract

本发明提供了一种电荷域幅度误差校准电路及采用该校准电路的DDS电路，所述电荷域幅度误差校准电路包括：电荷域幅度误差检测放大电路、K位电荷域模数转换器、控制电路、ROM模块、SRAM模块以及补偿电路。所述采用电荷域幅度误差校准电路的DDS电路包括：相位累加器、相位幅度转换器、N位电流模DAC、电荷域幅度误差校准电路、时钟产生电路和模式控制电路。所述电荷域幅度误差校准电路及采用该校准电路的DDS电路均可根据系统精度和硬件开销自动折衷选择校准精度和速度，并且具有低功耗特点。

Description

电荷域幅度误差校准电路及采用该校准电路的DDS电路
技术领域
本发明涉及一种误差校准电路，具体来说是一种采用电荷域信号处理技术的DDS幅度误差校准电路及采用该校准电路的DDS。
背景技术
直接数字频率合成技术是一种通过数字手段合成所需要的各种不同频率的信号，最后通过数字模拟转换器将其转换成模拟信号输出的技术。该技术以其特有的特点：可编程、跳频快、分辨率高、调频精度高等优点而成为当今频率合成技术中的主要技术之一，广泛应用于移动通讯，军用和商用雷达系统等通讯领域。
直接数字频率合成器(DDS)主要由三个模块组成：相位累加器，相位幅度转换器和数模转换器(DAC)。整个DDS系统通常有两个输入量：参考时钟fs和频率控制字X。相位累加器在时钟的控制下，在每一个时钟脉冲输入时，不断对频率控制字进行线性相位累加。相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率也就是直接数字频率合成器输出的信号频率。截取累加器输出的相位值输入相位幅度转换器,经运算转换输出与该相位值相对应的数字化幅度值。通过数模转换器将数字量转变成模拟量，再经过低通滤波器平滑并滤除不需要的取样信号，输出频率纯净的正弦或余弦信号。
从DDS的工作原理我们可以看出，由于DAC分辨率有限，限制了正弦幅度量化精度，以及由此引起的正弦幅度量化误差；此外，还有DAC非线性、电源、时钟以及电路设计上可能存在的信号串扰，这些都是DDS幅度量化误差的组成因素，具体表现即为谱分布不理想。
除上述影响DDS幅度的误差因素之外，在实际应用中，由于加工工艺的波动、工作环境的变化等，会使DDS存在一定的失调误差，具体表现为不同DDS芯片内部的DAC的直流失调不尽相同。在一般的DDS中，幅度补偿电流的精度与外接电阻直接相关，由于在板级应用中电阻阻值精度是有限的和不可控的，因此幅度补偿电流的精度也是有限的和不可控的。在要求对DDS幅度误差一致性进行精确控制的应用中，一般的补偿系统无法满足精度要求。因此设计新型集成于DDS芯片内的高精度幅度误差校准电路很有现实意义。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种低功耗的高精度幅度误差校准电路，能够实现高精度的幅度误差校准。
本发明的目的可以通过以下技术方案实现：所述的电荷域幅度误差校准电路，其结构包括：电荷域幅度误差检测放大电路、K位电荷域模数转换器、控制电路、ROM模块、SRAM模块以及补偿电路；
上述电路的连接关系为：电荷域幅度误差检测放大电路的第一和第二输入端分别连接到DDS芯片内N位电流模DAC的信号输出差分端口，电荷域幅度误差检测放大电路的控制输入端连接到控制电路的K位选择码输出端口，电荷域幅度误差检测放大电路的差分电压输出端连接到K位电荷域模数转换器的差分电压输入端；K位电荷域模数转换器的K位量化码输出到控制电路的误差输入端口；控制电路的ROM控制端口输出控制信号给ROM模块，控制电路的SRAM控制端口输出控制信号给SRAM模块，控制电路的K位补偿码输出端连接到补偿电路的第二输入端口，控制电路的校准控制信号Ctrl输出端口同时连接到电荷域幅度误差检测放大电路、K位电荷域模数转换器、以及补偿电路的校准控制信号Ctrl输入端口；补偿电路的第一输入端口连接ROM模块的N位校准码输出端，补偿电路的第三输入端口连接数模转换器的N位幅度控制输入码，补偿电路的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC；其中，N为任意正整数，K为不大于N的正整数。
所述电荷域幅度误差校准电路，其工作模式包括校准模式和补偿模式；并且在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，N位幅度控制输入码处于无效状态，N位校准码输入到待校准DDS芯片内的N位电流模DAC电路，此时K位补偿码无效；在进入补偿模式时，N位幅度控制输入码输入到待校准DDS芯片内的N位电流模DAC电路，N位校准码处于无效状态，此时K位补偿码有效，并开始对待校准的待校准DDS芯片电路进行幅度误差补偿。
当进入校准模式时，电路的工作顺序如下：
当校准模式开启时，控制电路通过Ctrl信号首先控制电荷域幅度误差检测放大电路、K位电荷域模数转换器和补偿电路进入校准模式，同时输出K位选择码给电荷域幅度误差检测放大电路；
然后控制电路产生第一组K位选择码，同时控制ROM模块产生第一组N位校准码；第一组N位校准码进入补偿电路并得到N位转换码，N位转换码进入待校准的DDS芯片内的N位电流模DAC电路得到第一组差分输出电流；电荷域幅度误差检测放大电路通过检测第一组差分输出电流，得到第一组误差电压；K位电荷域模数转换器将第一组误差电压进行模数转换，可以得到第一组K位量化码并输出到控制电路；控制电路将接收得到第一组K位量化码存储在SRAM模块中，完成一种输入条件下的幅度误差量化；
紧接着，控制电路会产生第二组K位选择码并同时控制ROM模块产生第二组N位校准码，得到与第二组N位校准码对应的第二组差分输出电流；电荷域幅度误差检测放大电路通过比较第二组差分输出电流和第二组基准电压并将其差值进行放大可以得到第二组误差电压；K位电荷域模数转换器将第二组误差电压进行模数转换，可以得到第二组K位量化码并输出到控制电路；控制电路将接收得到第二组K位量化码存储在SRAM模块中，完成第二种输入条件下的幅度误差量化；
依此循环，当控制电路产生第L组K位选择码并同时控制ROM模块产生第L组N位校准码，并得到第L组K位量化码，并存储在SRAM模块中后，控制电路内部的运算电路将会对存储在SRAM模块中的L组K位量化码进行计算得到K位补偿码；
控制电路同时产生的每一组N位校准码和K位选择码必须一一对应，即：第J组N位校准码和第J组K位选择码必须配合使用；其中，L为不大于2K的正整数，J为不大于L的正整数。
当进入补偿模式时，电路的工作顺序如下：
控制电路将K位补偿码输出到补偿电路中，并将补偿电路设置成补偿模式，开始对待校准的N位数模转换器中失调误差进行补偿，同时保持K位补偿码不变；控制电路还将改变Ctrl信号，关断N位校准码、关闭电荷域幅度误差检测放大电路和K位电荷域模数转换器，完成幅度误差校准补偿过程。
进一步的，所述电荷域幅度误差检测放大电路包括：电流检测电阻、参考基准产生电路、共模不敏感高速开关电容差分电压信号采样网络和电荷域电压放大电路；电流检测电阻的两端分别连接到电荷域幅度误差检测放大电路的第一和第二输入端，并连接到共模不敏感高速开关电容差分电压信号采样网络的第一和第二输入端；参考基准产生电路在K位选择码的控制下，产生差分基准电压输出，并连接到共模不敏感高速开关电容差分电压信号采样网络的第三和第四输入端；开关电容差分电压信号采样网络对4个输入端的电压信号进行进一步的采样，得到差分电压信号Vi+和Vi-；经过电荷域电压放大电路放大得到误差信号Vop和Von。
进一步的，所述的K位电荷域模数转换器包括：P级基于电荷域信号处理技术的流水线子级电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；第P+1级，也是最后一级A-bit Flash模数转换器电路，其将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码；其中，R为正整数，P和A均为不大于R的正整数。
进一步的，所述补偿电路内部包括：延时缓冲电路和K位加法电路，并且延时缓冲电路和K位加法电路的延时必须相等；
在校准模式下时，Ctrl信号有效，K位加法电路的输出将无效，幅度控制输入码对于N位转换码的输出无任何影响，N位校准码经延时缓冲电路后得到N位转换码并输出；
在补偿模式下时，Ctrln信号有效，Ctrln是Ctrl的反向时钟信号，K位加法电路的输出将有效，N-K位幅度控制输入码经延时缓冲电路后得到N-K位转换码并输出，K位幅度控制输入码和K位补偿码经过K位加法电路相加得到K位转换码并输出。
进一步的，所述控制电路包括：核心控制电路、ROM读出电路、补偿码产生电路、选择码产生电路、运算电路、SRAM读写电路和K位寄存器；
上述电路的连接关系为：核心控制电路的第一输出端连接到ROM读出电路的输入端，核心控制电路的第二输出端连接到补偿码产生电路的控制输入端，核心控制电路的第三输出端连接到运算电路的控制输入端，核心控制电路的第四输出端连接到选择码产生电路的控制输入端，核心控制电路的第五输出端产生校准控制信号Ctrl，核心控制电路的第六输出端同时连接到K位寄存器和SRAM读写电路的控制输入端，核心控制电路的输入端连接到校准启动控制信号；ROM读出电路根据核心控制电路的控制指令产生ROM地址码；运算电路的数据输入端接收SRAM读写电路输出端发送的数据，并根据核心控制电路的控制指令产生K位误差码；补偿码产生电路的数据输入端接收运算电路数据输出端发送的K位误差码，并根据核心控制电路的控制指令产生K位补偿码；选择码产生电路根据核心控制电路的控制指令产生K位选择码；K位寄存器的数据输入端接收所述K位电荷域模数转换器的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部的数据发送给SRAM读写电路；SRAM读写电路根据核心控制电路的控制指令产生SRAM地址数据码，对SRAM模块进行数据读取和写入。
采用上述电荷域幅度误差校准电路的DDS电路，其结构包括所述的电荷域幅度误差校准电路，还包括：相位累加器、相位幅度转换器、N位电流模DAC、时钟产生电路和模式控制电路；
上所述电路的连接关系如下：模式控制电路的第一校准控制信号输出端连接到相位累加器、相位幅度转换器和N位电流模DAC的校准信号控制端，模式控制电路的第二校准控制信号输出端连接到时钟产生电路的校准信号控制端，模式控制电路的第三校准控制信号输出端连接到电荷域幅度误差校准电路的校准信号控制端；相位累加器的输出连接到相位幅度转换器；相位幅度转换器输出N位幅度控制输入码到电荷域幅度误差校准电路；N位电流模DAC根据第一校准控制信号、N位转换码、工作时钟f0和校准时钟fc的控制下产生输出差分电流信号Iop和Ion；电荷域幅度误差校准电路在时钟fc和第三校准控制信号的控制下，通过检测差分电流信号Iop和Ion并进行处理，得到经过幅度补偿的N位转换码并输出到N位电流模DAC；时钟产生电路在第二校准控制信号的控制下，产生时钟校准时钟fc和工作时钟f0，工作时钟f0用于控制校准时钟相位累加器、相位幅度转换器和N位电流模DAC，校准时钟fc用于控制N位电流模DAC和电荷域幅度误差校准电路。
所述的DDS电路，有校准模式和补偿模式两种工作模式；并且在电路工作时先进入校准模式，后进入补偿模式；
在校准模式时，模式控制电路通过第二校准控制信号控制时钟产生电路关闭工作时钟f0，输出校准时钟fc；模式控制电路还通过第三校准控制信号控制电荷域幅度误差校准电路开始对DDS电路进行幅度误差校准；模式控制电路还通过第一校准控制信号控制相位累加器、相位幅度转换器和N位电流模DAC进入校准模式；电荷域幅度误差校准电路和N位电流模DAC将会在校准时钟fc的控制下，开始DDS幅度误差校准工作；首先进行N位电流模DAC的失调电压所引起DDS幅度误差的校准，然后进行N位电流模DAC的非线性误差所引起DDS幅度误差的校准，此时N位幅度控制输入码处于无效状态；
在补偿模式时，模式控制电路通过第二校准控制信号控制时钟产生电路关闭校准时钟fc，输出工作时钟f0；模式控制电路还通过第三校准控制信号控制电荷域幅度误差校准电路开始对DDS电路进行幅度误差补偿，将经过幅度补偿的N位转换码并输出到N位电流模DAC；模式控制电路还通过第一校准控制信号控制相位累加器、相位幅度转换器和N位电流模DAC进入正常工作模式，N位电流模DAC将会在工作时钟f0的控制下工作；N位幅度控制输入码开始有效。
本发明的优点是：所设计的高精度电荷域幅度误差校准电路及采用该校准电路的DDS电路可根据系统精度和硬件开销自动折衷选择校准精度和速度；通过采用电荷域信号处理技术，在误差检测处理方面不使用运算放大器，具有低功耗特点；采用电荷域ADC对误差信号进行量化，误差补偿方法全部采用数字信号处理技术，进一步实现功耗最小化并且具有低功耗特点。
附图说明
图1为本发明电荷域幅度误差校准电路框图。
图2为本发明电荷域幅度误差检测放大电路结构框图。
图3为本发明所述电荷域电压放大电路原理图。
图4为本发明所述电荷域电压放大电路工作波形图。
图5为本发明所述参考基准产生电路结构框图。
图6为本发明所述电荷域模数转换器电路框图。
图7为本发明所述电荷域流水线子级电路框图。
图8为本发明所述补偿电路结构框图。
图9为本发明所述控制电路框图。
图10为本发明所述采用电荷域幅度误差校准电路的DDS电路框图。
具体实施方式
下面将结合附图对本发明优选实施例进行详细说明。
图1所示为本发明电荷域幅度误差校准电路框图。所述电荷域幅度误差校准电路包括：电荷域幅度误差检测放大电路10、K位电荷域模数转换器11、控制电路12、SRAM模块13、ROM模块14以及补偿电路15。
上述电路的连接关系为：电荷域幅度误差检测放大电路10的第一和第二输入端分别连接到DDS芯片内N位电流模DAC 105的信号输出差分端口(对应信号Iop和Ion)，电荷域幅度误差检测放大电路10的控制输入端连接到控制电路12的K位选择码输出端口，电荷域幅度误差检测放大电路10的差分电压输出端连接到K位电荷域模数转换器11的差分电压输入端；K位电荷域模数转换器11的K位量化码输出到控制电路12的误差输入端口；控制电路12的ROM控制端口输出控制信号给ROM模块14，控制电路12的SRAM控制端口输出控制信号给SRAM模块13，控制电路12的K位补偿码输出端连接到补偿电路15的第二输入端口，控制电路12的校准控制信号Ctrl输出端口同时连接到电荷域幅度误差检测放大电路10、K位电荷域模数转换器11、以及补偿电路15的校准控制信号Ctrl输入端口；补偿电路15的第一输入端口连接ROM模块14的N位校准码输出端，补偿电路15的第三输入端口连接数模转换器的N位幅度控制输入码，补偿电路15的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC105。
所述电荷域幅度误差校准电路，包括校准模式和补偿模式两种工作模式。在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，N位幅度控制输入码处于无效状态，N位校准码输入到待校准DDS芯片内的N位电流模DAC 105电路，此时K位补偿码无效；在进入补偿模式时，N位幅度控制输入码输入到待校准DDS芯片内的N位电流模DAC 105电路，N位校准码处于无效状态，此时K位补偿码有效，并开始对待校准的待校准DDS芯片电路进行幅度误差补偿。
上述电路的工作原理为：当校准模式开启时，控制电路12通过Ctrl信号首先控制电荷域幅度误差检测放大电路10、K位电荷域模数转换器11和补偿电路15进入校准模式，同时输出K位选择码给电荷域幅度误差检测放大电路10；控制电路12然后产生第一组K位选择码，同时控制ROM模块14产生第一组N位校准码cali(1)；第一组N位校准码cali(1)进入补偿电路15并得到N位转换码，N位转换码进入待校准的DDS芯片内的N位电流模DAC 105电路，经数模转换得到与N位校准码对应的第一组差分输出电流Iop和Ion；电荷域幅度误差检测放大电路10通过检测Iop-Ion量，将其处理并与内部参考基准产生电路21的所产生的第一组基准电压Vrefp-Vrefn进行比较，并将其差值进行放大可以得到误差电压Vop-Von；K位电荷域模数转换器11将误差电压Vop-Von进行模数转换，可以得到第一组K位量化码并输出到控制电路12；控制电路12将接收得到第一组K位量化码存储在SRAM模块13中，完成一种输入条件下的幅度误差量化。
紧接着，控制电路12会产生第二组K位选择码并同时控制ROM模块14产生第二组N位校准码cali(2)，第二组N位校准码cali(2)进入补偿电路15并得到N位转换码，N位转换码进入待校准的DDS芯片内的N位电流模DAC 105电路，经数模转换得到与第二组N位校准码对应的第二组差分输出电流；电荷域幅度误差检测放大电路10通过比较第二组差分输出电流和第二组基准电压并将其差值进行放大可以得到第二组误差电压Vop-Von；K位电荷域模数转换器11将第二组误差电压Vop-Von进行模数转换，可以得到第二组K位量化码并输出到控制电路12；控制电路12将接收得到第二组K位量化码存储在SRAM模块13中，完成第二种输入条件下的幅度误差量化。
然后，控制电路12会产生第三组K位选择码并同时控制ROM模块14产生第三组N位校准码cali(3)，并得到第三组K位量化码，并存储在SRAM模块13中。依此循环，当控制器产生第L组K位选择码并同时控制ROM模块14产生第L组N位校准码cali(L)，并得到第L组K位量化码，并存储在SRAM模块13中后，控制电路12内部的运算电路将会对存储在SRAM模块13中的L组K位量化码进行计算得到K位补偿码。
控制电路12此时会将K位补偿码输出到补偿电路15中，并将补偿电路15设置成补偿模式，开始对待校准的DDS芯片的幅度误差进行补偿，同时保持K位补偿码不变。最后，控制电路12改变Ctrl信号，关断N位校准码、关闭电荷域幅度误差检测放大电路10和K位电荷域模数转换器11，完成幅度误差的误差校准补偿过程。所述电荷域幅度误差校准电路进入补偿模式。
上述说明中，N为任意正整数，K为不大于N的正整数，L为不大于2K的正整数。幅度误差校准过程中，控制电路12同时产生的每一组输出到补偿电路15的N位校准码和输出到参考基准产生电路21的K位选择码必须一一对应，即：第J组N位校准码必须和第J组K位选择码必须配合使用，J为不大于L的正整数。
本发明所述电荷域幅度误差校准电路在实际使用过程中，对DDS芯片内部的DAC失调电压、线性度等误差引起的幅度误差进行校准的精度、硬件开销大小和校准时间长短可以根据选择不同的K和L值进行设置，以满足不同精度和速度DDS的校准精度和速度要求。对于DAC失调电压误差和非线性误差所引起的DDS幅度误差，运算电路采取的算法有所区别，所采用的N位校准码也有所区别，为实现DDS幅度误差校准性能的最优化，DAC失调电压和非线性误差所引起的DDS幅度误差都必须进行校准。校准DAC失调电压和非线性误差所需要的N位校准码分别存储在ROM模块14的不同地址空间中。校准过程中产生的K位量化码也分别存储在SRAM模块13的不同中地址空间中。
图2为本发明电荷域幅度误差检测放大电路10的一种实现方式，该电路采用全差分结构实现。该电路包括：电流检测电阻Rd 20、参考基准产生电路21、共模不敏感高速开关电容差分电压信号采样网络22和电荷域电压放大电路23。
电流检测电阻Rd的两端分别连接到电荷域幅度误差检测放大电路10的第一和第二输入端，并连接到共模不敏感高速开关电容差分电压信号采样网络22的第一和第二输入端Voutp和Voutn；参考基准产生电路21在K位选择码的控制下，产生差分基准电压输出端Vrefp和Vrefn，并连接到共模不敏感高速开关电容差分电压信号采样网络22的第三和第四输入端；开关电容差分电压信号采样网络对4个输入端的电压信号进行进一步的采样，得到差分电压信号Vi+和Vi-；经过电荷域电压放大电路23放大得到误差信号Vop和Von。
图3所示为本发明所述全差分电荷域电压放大电路23原理图。电荷域电压放大电路23包括：第一正端电荷存储节点Nip、第一负端电荷存储节点Nin、第二正端电荷存储节点Nop和第二负端电荷存储节点Non、一个连接在第一正端电荷存储节点Nip和第二正端电荷存储节点Nop之间的正端电荷传输控制开关301、一个连接在第一负端电荷存储节点Nin和第二负端电荷存储节点Non之间的负端电荷传输控制开关302、连接到第一正端电荷存储节点Nip的正端电容303、连接到第二正端电荷存储节点Nop的正端容值可编程电容309、连接到第一负端电荷存储节点Nin的负端电容304、连接到第二负端电荷存储节点Non的负端容值可编程电容310、连接到第一正端电荷存储节点Nip的第一正端电压传输开关305、连接到第一正端电荷存储节点Nip的第二正端电压传输开关307、连接到第二正端电荷存储节点Nop的第三正端电压传输开关313和连接到第二正端电荷存储节点Nop的第四正端电压传输开关311、连接到第一负端电荷存储节点Nin的第一负端电压传输开关306、连接到第一负端电荷存储节点Nin的第二负端电压传输开关308、连接到第二负端电荷存储节点Non的第三负端电压传输开关314和连接到第二负端电荷存储节点Non的第四负端电压传输开关312。
图4所示为图3所示电路的工作时序控制波形示意图。控制时钟Clk和Clkn为相位相反时钟，开关控制信号Clkr、Clks和Clkt为相位不交叠时钟。本发明中所述的电荷传输控制开关可以采用专利号为201010291245.6的发明专利中所述的实施方式来实现，所述的电压传输开关可以采用通用MOS管或者BJT开关实现。
图5所示为本发明所述参考基准产生电路21结构框图。所述参考基准产生电路21包括：一个电阻串、一个开关阵列和一个输出开关选择电路。电阻串由2K-1个大小相等的电阻串联而成，其两端分别连接基准电压3和基准电压4，通过2K-1个大小相等的电阻分压可以得到2K种电压；开关阵列内含2K-1个电压选择开关，其在输出开关选择电路的控制下输出一组差分基准电压Vrefp和Vrefn；输出开关选择电路在K位选择码的控制下选择打开2个开关阵列中的电压传输开关。参考基准产生电路21根据任意一组K位选择码产生一组差分基准电压Vrefp和Vrefn。图5中所示的基准电压3和基准电压4分别为图2中所示的Vref3和Vref4。
如图6所示，本发明设计的K位电荷域模数转换器11包括：P级基于电荷域信号处理技术的流水线子级电路、最后一级(第P+1级)A-bit Flash模数转换器电路、延时同步寄存器和数字校正电路模块。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。图6中电荷域模数转换器电路中相邻两级子级电路的工作受两组多相时钟的控制，工作状态完全互补，并且子级电路的级数和每级电路的位数k均可灵活调整。例如对于K＝14的14位模数转换器，可以采用12级1.5bit/级+1级2bit Flash共13级的结构，也可以采用4级2.5bit/级+3级1.5bit/级+1级3bit Flash共8级的结构。
本发明设计的电荷域模数转换器包括以下内容：N级基于电荷域信号处理技术的电荷域流水线子级电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；最后一级(第P+1级)A-bit Flash模数转换器电路，其将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码。上述说明中，R为正整数，A和P均为不大于R的正整数。
图7所示即为电荷域流水线子级电路原理图。电路由全差分的信号处理通道构成，整个电路包括：2个本级电荷传输控制开关、2个电荷存储节点、6个连接到电荷存储节点的电荷存储电容、M个电荷比较器，M个受比较器输出结果控制的基准信号选择电路，2M+2个电压传输开关，其中M为正整数。电路正常工作时，前级差分电荷包首先通过电荷传输控制开关传输并存储在本级电荷存储节点，比较器对差分电荷包输入所引起的节点之间的电压差变化量与基准电压3和基准电压4进行比较，得到本级N位量化输出数字码D1～DM；数字输出码D1～DM将输出到延时同步寄存器，同时D1～DM还将会分别控制本级的基准信号选择电路，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；最后，电路完成本级差分余量电荷包由本级向下一级传输，基准电压2对本级差分电荷存储节点进行复位，完成电荷域流水线子级电路一个完整时钟周期的工作。
图7中可以看出本发明电荷域流水线子级电路，其单端形式包括：一个电荷传输控制开关，电荷传输控制开关的一端接上一级电荷域流水线子级电路的电荷存储节点，另一端是本级电路的电荷存储节点，所述本级电路的电荷存储节点分别通过第一电容连接控制时钟，通过第二电容连接基准信号，同时还连接到一个或多个比较器的输入端，并通过一个电压传输开关连接到基准电压，所述基准信号由一个受比较器结果控制的基准信号选择电路产生；所述电荷域子级流水线电路除最后一级的全差分形式由两组连接方式相同的上述单端形式电荷域子级流水线电路互补连接构成，控制时钟的工作相位和单端形式相同。
对于图6中本发明设计的电荷域流水线模数转换器的最后一级(第P+1级)基于电荷域信号处理技术的流水线子级电路A-bit Flash模数转换器电路，该子级电路将只需对接收到的电荷包进行最后一级的模数转换工作，并将本级电路输出数字码输入到延时同步寄存器，而不进行余量处理。去掉图7中的基准信号选择电路和受基准信号选择电路控制的4个电容即可。
图8所示为本发明所述补偿电路15结构框图。所述补偿电路15内部包括延时缓冲电路和K位加法电路，并且延时缓冲电路和K位加法电路的延时必须相等。补偿电路15在Ctrl信号的控制下可工作于校准和补偿模式两种模式。在校准模式下时，Ctrl信号有效，K位加法电路的输出将无效，幅度控制输入码对于N位转换码的输出无任何影响，N位校准码经延时缓冲电路后得到N位转换码并输出。在补偿模式下时，Ctrln信号有效，K位加法电路的输出将有效，N-K位幅度控制输入码经延时缓冲电路后得到N-K位转换码并输出，K位幅度控制输入码和K位补偿码经过K位加法电路相加得到K位转换码并输出，其中Ctrl和Ctrln为反向时钟。
图9所示为本发明所述控制电路12框图。所述控制电路12包括：核心控制电路、ROM读出电路、补偿码产生电路、选择码产生电路、运算电路、SRAM读写电路和K位寄存器。所述控制电路的连接关系为：核心控制电路的第一输出端连接到ROM读出电路的输入端，核心控制电路的第二输出端连接到补偿码产生电路的控制输入端，核心控制电路的第三输出端连接到运算电路的控制输入端，核心控制电路的第四输出端连接到选择码产生电路的控制输入端，核心控制电路的第五输出端产生校准控制信号Ctrl，核心控制电路的第六输出端同时连接到K位寄存器和SRAM读写电路的控制输入端，核心控制电路的输入端连接到校准启动控制信号；ROM读出电路根据核心控制电路的控制指令产生ROM地址码；运算电路的数据输入端接收SRAM读写电路输出端发送的数据，并根据核心控制电路的控制指令产生K位误差码；补偿码产生电路的数据输入端接收运算电路数据输出端发送的K位误差码，并根据核心控制电路的控制指令产生K位补偿码；选择码产生电路根据核心控制电路的控制指令产生K位选择码；K位寄存器的数据输入端接收所述K位电荷域模数转换器11的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部的数据发送给SRAM读写电路；SRAM读写电路根据核心控制电路的控制指令产生SRAM地址数据码，对SRAM模块13进行数据读取和写入。
图10为本发明所述采用电荷域幅度误差校准电路的DDS电路框图。该DDS电路包含：相位累加器103、相位幅度转换器104、N位电流模DAC 105、电荷域幅度误差校准电路100、时钟产生电路101和模式控制电路102。所述DDS电路的连接关系如下：模式控制电路102的第一校准控制信号输出端连接到相位累加器103、相位幅度转换器104和N位电流模DAC 105的校准信号控制端，模式控制电路102的第二校准控制信号输出端连接到时钟产生电路101的校准信号控制端，模式控制电路102的第三校准控制信号输出端连接到电荷域幅度误差校准电路100的校准信号控制端；相位累加器103的输出连接到相位幅度转换器104；相位幅度转换器104输出N位幅度控制输入码到电荷域幅度误差校准电路100；N位电流模DAC 105根据第一校准控制信号、N位转换码、时钟f0和时钟fc的控制下产生输出差分电流信号Iop和Ion；电荷域幅度误差校准电路100在时钟fc和第三校准控制信号的控制下，通过检测差分电流信号Iop和Ion并进行处理，得到经过幅度补偿的N位转换码并输出到N位电流模DAC 105；时钟产生电路101在第二校准控制信号的控制下，产生时钟校准时钟fc和工作时钟f0，工作时钟f0用于控制校准时钟相位累加器103、相位幅度转换器104和N位电流模DAC 105，校准时钟fc用于控制N位电流模DAC 105和电荷域幅度误差校准电路100。
本发明所述采用电荷域幅度误差校准电路的DDS电路，包括校准模式和补偿模式两种工作模式。所述采用电荷域幅度误差校准电路的DDS电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，模式控制电路102通过第二校准控制信号控制时钟产生电路101关闭工作时钟f0，输出校准时钟fc；模式控制电路102还通过第三校准控制信号控制电荷域幅度误差校准电路100开始对DDS电路进行幅度误差校准；模式控制电路102还通过第一校准控制信号控制相位累加器103、相位幅度转换器104和N位电流模DAC 105进入校准模式；电荷域幅度误差校准电路100和N位电流模DAC 105将会在校准时钟fc的控制下，开始DDS幅度误差校准工作；首先进行N位电流模DAC 105的失调电压所引起DDS幅度误差的校准，然后进行N位电流模DAC 105的非线性误差所引起DDS幅度误差的校准，此时N位幅度控制输入码处于无效状态。
当电荷域幅度误差校准电路100完成对N位电流模DAC 105的非线性误差所引起DDS幅度误差的校准之后，所述采用电荷域幅度误差校准电路100的DDS电路进入补偿模式时，模式控制电路102通过第二校准控制信号控制时钟产生电路101关闭校准时钟fc，输出工作时钟f0；模式控制电路102还通过第三校准控制信号控制电荷域幅度误差校准电路100开始对DDS电路进行幅度误差补偿，将经过幅度补偿的N位转换码并输出到N位电流模DAC105；模式控制电路102还通过第一校准控制信号控制相位累加器103、相位幅度转换器104和N位电流模DAC 105进入正常工作模式，N位电流模DAC 105将会在工作时钟f0的控制下工作；N位幅度控制输入码开始有效，所述采用电荷域幅度误差校准电路100的DDS电路开始正常的频率输出合成工作模式。
在实际应用中，校准时钟fc和工作时钟f0频率的选择可根据系统应用需求进行折衷选择，为实现低功耗，可以将fc的频率设置成一个较低的频率，其代价是校准时间有所延长；为实现较快的校准速度，可以将fc的频率设置成一个较高的频率，其代价是电路功耗有所增加。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.电荷域幅度误差校准电路，其特征是，包括：电荷域幅度误差检测放大电路(10)、K位电荷域模数转换器(11)、控制电路(12)、ROM模块(14)、SRAM模块(13)以及补偿电路(15)；
上述电路的连接关系为：电荷域幅度误差检测放大电路(10)的第一和第二输入端分别连接到DDS芯片内N位电流模DAC(105)的信号输出差分端口，电荷域幅度误差检测放大电路(10)的控制输入端连接到控制电路(12)的K位选择码输出端口，电荷域幅度误差检测放大电路(10)的差分电压输出端连接到K位电荷域模数转换器(11)的差分电压输入端；K位电荷域模数转换器(11)的K位量化码输出到控制电路(12)的误差输入端口；控制电路(12)的ROM控制端口输出控制信号给ROM模块(14)，控制电路(12)的SRAM控制端口输出控制信号给SRAM模块(13)，控制电路(12)的K位补偿码输出端连接到补偿电路(15)的第二输入端口，控制电路(12)的校准控制信号Ctrl输出端口同时连接到电荷域幅度误差检测放大电路(10)、K位电荷域模数转换器(11)、以及补偿电路(15)的校准控制信号Ctrl输入端口；补偿电路(15)的第一输入端口连接ROM模块(14)的N位校准码输出端，补偿电路(15)的第三输入端口连接数模转换器的N位幅度控制输入码，补偿电路(15)的输出端口将N位转换码输出到DDS芯片内的N位电流模DAC(105)；其中，N为任意正整数，K为不大于N的正整数。
2.如权利要求1所述电荷域幅度误差校准电路，其特征是，其工作模式包括校准模式和补偿模式；并且在电路工作时先进入校准模式，后进入补偿模式；在进入校准模式时，N位幅度控制输入码处于无效状态，N位校准码输入到待校准DDS芯片内的N位电流模DAC(105)电路，此时K位补偿码无效；在进入补偿模式时，N位幅度控制输入码输入到待校准DDS芯片内的N位电流模DAC(105)电路，N位校准码处于无效状态，此时K位补偿码有效，并开始对待校准的待校准DDS芯片电路进行幅度误差补偿。
3.如权利要求2所述电荷域幅度误差校准电路，其特征是，当进入校准模式时，电路的工作顺序如下：
当校准模式开启时，控制电路(12)通过Ctrl信号首先控制电荷域幅度误差检测放大电路(10)、K位电荷域模数转换器(11)和补偿电路(15)进入校准模式，同时输出K位选择码给电荷域幅度误差检测放大电路(10)；
然后控制电路(12)产生第一组K位选择码，同时控制ROM模块(14)产生第一组N位校准码；第一组N位校准码进入补偿电路(15)并得到N位转换码，N位转换码进入待校准的DDS芯片内的N位电流模DAC(105)电路得到第一组差分输出电流；电荷域幅度误差检测放大电路(10)通过检测第一组差分输出电流，得到第一组误差电压；K位电荷域模数转换器(11)将第一组误差电压进行模数转换，可以得到第一组K位量化码并输出到控制电路(12)；控制电路(12)将接收得到第一组K位量化码存储在SRAM模块(13)中，完成一种输入条件下的幅度误差量化；
紧接着，控制电路(12)会产生第二组K位选择码并同时控制ROM模块(14)产生第二组N位校准码，得到与第二组N位校准码对应的第二组差分输出电流；电荷域幅度误差检测放大电路(10)通过比较第二组差分输出电流和第二组基准电压并将其差值进行放大可以得到第二组误差电压；K位电荷域模数转换器(11)将第二组误差电压进行模数转换，可以得到第二组K位量化码并输出到控制电路(12)；控制电路(12)将接收得到第二组K位量化码存储在SRAM模块(13)中，完成第二种输入条件下的幅度误差量化；
依此循环，当控制电路(12)产生第L组K位选择码并同时控制ROM模块(14)产生第L组N位校准码，并得到第L组K位量化码，并存储在SRAM模块(13)中后，控制电路(12)内部的运算电路将会对存储在SRAM模块(13)中的L组K位量化码进行计算得到K位补偿码；
控制电路(12)同时产生的每一组N位校准码和K位选择码必须一一对应，即：第J组N位校准码和第J组K位选择码必须配合使用；其中，L为不大于2K的正整数，J为不大于L的正整数。
4.如权利要求2所述电荷域幅度误差校准电路，其特征是，当进入补偿模式时，电路的工作顺序如下：
控制电路(12)将K位补偿码输出到补偿电路(15)中，并将补偿电路(15)设置成补偿模式，开始对待校准的N位数模转换器中失调误差进行补偿，同时保持K位补偿码不变；控制电路(12)还将改变Ctrl信号，关断N位校准码、关闭电荷域幅度误差检测放大电路(10)和K位电荷域模数转换器(11)，完成幅度误差校准补偿过程。
5.如权利要求1所述电荷域幅度误差校准电路，其特征是，所述电荷域幅度误差检测放大电路(10)包括：电流检测电阻(20)、参考基准产生电路(21)、共模不敏感高速开关电容差分电压信号采样网络(22)和电荷域电压放大电路(23)；电流检测电阻(20)的两端分别连接到电荷域幅度误差检测放大电路(10)的第一和第二输入端，并连接到共模不敏感高速开关电容差分电压信号采样网络(22)的第一和第二输入端；参考基准产生电路(21)在K位选择码的控制下，产生差分基准电压输出，并连接到共模不敏感高速开关电容差分电压信号采样网络(22)的第三和第四输入端；开关电容差分电压信号采样网络对4个输入端的电压信号进行进一步的采样，得到差分电压信号Vi+和Vi-；经过电荷域电压放大电路(23)放大得到误差信号Vop和Von。
6.如权利要求1所述电荷域幅度误差校准电路，其特征是，所述的K位电荷域模数转换器(11)包括：P级基于电荷域信号处理技术的流水线子级电路，其用于对采样得到的电荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上一级的工作过程；第P+1级，也是最后一级A-bit Flash模数转换器电路，其将第P级传输过来的电荷包重新转换成电压信号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器，该级电路只完成模数转换，不进行余量放大；延时同步寄存器，其用于对每个子流水级输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；数字校正电路模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转换器的R位数字输出码；其中，R为正整数，P和A均为不大于R的正整数。
7.如权利要求1所述电荷域幅度误差校准电路，其特征是，所述补偿电路(15)内部包括：延时缓冲电路和K位加法电路，并且延时缓冲电路和K位加法电路的延时必须相等；
在校准模式下时，Ctrl信号有效，K位加法电路的输出将无效，幅度控制输入码对于N位转换码的输出无任何影响，N位校准码经延时缓冲电路后得到N位转换码并输出；
在补偿模式下时，Ctrln信号有效，Ctrln是Ctrl的反向时钟信号，K位加法电路的输出将有效，N-K位幅度控制输入码经延时缓冲电路后得到N-K位转换码并输出，K位幅度控制输入码和K位补偿码经过K位加法电路相加得到K位转换码并输出。
8.如权利要求1所述电荷域幅度误差校准电路，其特征是，所述控制电路(12)包括：核心控制电路、ROM读出电路、补偿码产生电路、选择码产生电路、运算电路、SRAM读写电路和K位寄存器；
上述电路的连接关系为：核心控制电路的第一输出端连接到ROM读出电路的输入端，核心控制电路的第二输出端连接到补偿码产生电路的控制输入端，核心控制电路的第三输出端连接到运算电路的控制输入端，核心控制电路的第四输出端连接到选择码产生电路的控制输入端，核心控制电路的第五输出端产生校准控制信号Ctrl，核心控制电路的第六输出端同时连接到K位寄存器和SRAM读写电路的控制输入端，核心控制电路的输入端连接到校准启动控制信号；ROM读出电路根据核心控制电路的控制指令产生ROM地址码；运算电路的数据输入端接收SRAM读写电路输出端发送的数据，并根据核心控制电路的控制指令产生K位误差码；补偿码产生电路的数据输入端接收运算电路数据输出端发送的K位误差码，并根据核心控制电路的控制指令产生K位补偿码；选择码产生电路根据核心控制电路的控制指令产生K位选择码；K位寄存器的数据输入端接收所述K位电荷域模数转换器(11)的输出端发送的K位量化码，并根据核心控制电路的控制指令将存储在其内部的数据发送给SRAM读写电路；SRAM读写电路根据核心控制电路的控制指令产生SRAM地址数据码，对SRAM模块(13)进行数据读取和写入。
9.采用权利要求1所述电荷域幅度误差校准电路的DDS电路，其特征是，包括权利要求1所述的电荷域幅度误差校准电路(100)，还包括：相位累加器(103)、相位幅度转换器(104)、N位电流模DAC(105)、时钟产生电路(101)和模式控制电路(102)；
上所述电路的连接关系如下：模式控制电路(102)的第一校准控制信号输出端连接到相位累加器(103)、相位幅度转换器(104)和N位电流模DAC(105)的校准信号控制端，模式控制电路(102)的第二校准控制信号输出端连接到时钟产生电路(101)的校准信号控制端，模式控制电路(102)的第三校准控制信号输出端连接到电荷域幅度误差校准电路(100)的校准信号控制端；相位累加器(103)的输出连接到相位幅度转换器(104)；相位幅度转换器(104)输出N位幅度控制输入码到电荷域幅度误差校准电路(100)；N位电流模DAC(105)根据第一校准控制信号、N位转换码、工作时钟f0和校准时钟fc的控制下产生输出差分电流信号Iop和Ion；电荷域幅度误差校准电路(100)在时钟fc和第三校准控制信号的控制下，通过检测差分电流信号Iop和Ion并进行处理，得到经过幅度补偿的N位转换码并输出到N位电流模DAC(105)；时钟产生电路(101)在第二校准控制信号的控制下，产生时钟校准时钟fc和工作时钟f0，工作时钟f0用于控制校准时钟相位累加器(103)、相位幅度转换器(104)和N位电流模DAC(105)，校准时钟fc用于控制N位电流模DAC(105)和电荷域幅度误差校准电路(100)。
10.如权利要求9所述的电荷域幅度误差校准电路的DDS电路，其特征是，有校准模式和补偿模式两种工作模式；并且在电路工作时先进入校准模式，后进入补偿模式；
在校准模式时，模式控制电路(102)通过第二校准控制信号控制时钟产生电路(101)关闭工作时钟f0，输出校准时钟fc；模式控制电路(102)还通过第三校准控制信号控制电荷域幅度误差校准电路(100)开始对DDS电路进行幅度误差校准；模式控制电路(102)还通过第一校准控制信号控制相位累加器(103)、相位幅度转换器(104)和N位电流模DAC(105)进入校准模式；电荷域幅度误差校准电路(100)和N位电流模DAC(105)将会在校准时钟fc的控制下，开始DDS幅度误差校准工作；首先进行N位电流模DAC(105)的失调电压所引起DDS幅度误差的校准，然后进行N位电流模DAC(105)的非线性误差所引起DDS幅度误差的校准，此时N位幅度控制输入码处于无效状态；
在补偿模式时，模式控制电路(102)通过第二校准控制信号控制时钟产生电路(101)关闭校准时钟fc，输出工作时钟f0；模式控制电路(102)还通过第三校准控制信号控制电荷域幅度误差校准电路(100)开始对DDS电路进行幅度误差补偿，将经过幅度补偿的N位转换码并输出到N位电流模DAC(105)；模式控制电路(102)还通过第一校准控制信号控制相位累加器(103)、相位幅度转换器(104)和N位电流模DAC(105)进入正常工作模式，N位电流模DAC(105)将会在工作时钟f0的控制下工作；N位幅度控制输入码开始有效。
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