CN104124969A - 流水线模数转换器 - Google Patents

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CN104124969A CN201310150365.8A CN201310150365A CN104124969A CN 104124969 A CN104124969 A CN 104124969A CN 201310150365 A CN201310150365 A CN 201310150365A CN 104124969 A CN104124969 A CN 104124969A
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赵郁炜
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Abstract

本发明公开了一种流水线模数转换器，至少包括一个由相邻两个级模块组成的周期单元，周期单元的两级级模块共用一对相同的电容网络一和二，电容网络一和二分别包括两个相同电容、两个开关以及四个端口，通过对时钟信号的控制，能够使电容网络一和二的开关以及端口的连接状态进行切换，使周期单元能够分别处于四种连接关系中，四种连接关系中前一级模块利用一个电容网络和另一电容进行采样时、后一级模块利用另一个电容网络进行余量放大，前一级模块利用一个电容网络进行余量放大时、后一级模块同时利用该电容网络进采样、另一个电容网络闲置。本发明能实现相邻级模块之间的电容共享，减少整体电容尺寸，降低功耗和面积。

Description

流水线模数转换器
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种流水线模数转换器（ADC）。
背景技术
流水线ADC是一种既能实现高速又能实现相当分辨率的结构，在电子系统中应用广泛，同时对性能的要求也越来越高。现在的流水线ADC向着高速度、高精度、低功耗、小面积等方向发展，但是由于其本身结构特点，现有流水线ADC每一级至少需要两个电容，且为了减小电容失配和KT/C噪声，电容尺寸必须高于一定值，会消耗可观的功耗和面积。
如图1所示，是现有流水线ADC的结构图；通过采样保持模块（S/H）101进行模拟输入，输入的模拟信号经过多个级模块（stage）如级模块一1021、级模块i102i、级模块n102n以及闪速级模块103等进行模拟数字转换，每一个级模块形成1位或多位数字信号，如K1bits、Kibits、Knbits、Kn+1bits，转换后得到的数字信号输入到移位寄存器104中并通过数字校正电路105后输出，时钟产生电路106用于产生时钟信号从而对级模块的工作模式进行控制。以一个10-bit分辨率，基于1.5位乘法型模数转换器的流水线ADC为例，各级级模块电路中，最后一级级模块包括一2位并行模数转换器，没有冗余位；其它各级级模块为1.5位每级（1.5bit/stage），包括一1.5位乘法型模数转换器，1.5位乘法型模数转换器输出2位数据，2位数据的有效值分别为00,01和10；11为冗余码。
如图2所示，是图1中的级模块的结构图；级模块102i包括子ADCi104和余量增益电路（MDAC）105，输入的模拟信号Vin经过子ADCi104转换为数字信号Ki bits；余量增益电路105包括采样保持模块106，子数模转换器（DAC）i107和运算放大器108，子DACi107将数字信号Ki bits转化为模拟量，采样保持模块106对输入的模拟信号Vin进行采样，模拟信号Vin和子DACi107输出的模拟量通过减法模块相减后产生一余量，该余量通过运算放大器108进行放大后输出模拟信号Vout。，模拟信号Vout作为下一级的级模块的输入模拟信号。
为了分析方便，以每级1.5位的MDAC单元为例。如图3A所示，是图2中的MDAC为1.5位时级模块的采样模式电路图；级模块包括电容Cf和Cs，子DAC107a和运算放大器108a。子DAC107a通过三个开关选择电压Vref、o和-Vref实现，并输出电压信号Vdac。开关109和110由第一时钟信号Φ1控制，开关111由第二时钟信号Φ2控制。在采样模式时开关109和110接通，输入信号Vi被采样到电容Cf和Cs；开关111断开，此时运算放大器108a闲置。此时运放输入端的电荷为：
Q1＝-(Cs+Cf)Vi     （1）
如图3B所示，是图2中的MDAC为1.5位时级模块的保持模式电路图，保持模式也为放大周期模式，此时级模块会输出余量放大的模拟信号；在保持模式时开关109和110断开，开关111接通，电容器Cf上极板通过开关111接到运算放大器108a的输出端，运放处于工作状态。Cs上极板会接到子DAC107a的输出即电压信号Vdac。此时运放输入端的电荷为：
Q2＝(Vx-Vdac)Cs+(Vx-Vo)Cf     （2）
式（2）中Vo＝A×(0-Vx)，A为运放的有限直流增益，Vx为运算放大器108a的输入端即反相输入端的电压，运算放大器108a的正相输入端接地。
由电荷守恒原理，Q1＝Q2，可以得到：
V o = V i A βA + 1 - V dac C s C s + C f A βA + 1 - - - ( 3 )
式（3）中β为反馈系数其值等于Cf/(Cf+Cs)。
再由一阶近似A/(βA+1)≈1/β×(1-1/βA)，带入式（3）中可得：
V o = V i C s + C f C f ( 1 - 1 βA ) - V dac C s C f ( 1 - 1 βA ) - - - ( 4 )
令运算放大器108a的放大倍数A趋于无穷大，公式（4）简化为：
V o = V i C s + C f C f - V dac C s c f - - - ( 5 )
图3A和图3B为一级级模块的采样模式和保持模式时的电路结构，当多级级模块连接在一起时，当当前级级模块为保持模式时、下一级级模块为采样模式，此时当前级级模块的运算放大器108a输出的模拟信号V0会作为下一级级模块的输入信号Vi而被采样到下一级级模块的电容Cf和Cs。现有技术中各级级模块的电容Cf和Cs尺寸必须高于一定值，会消耗可观的功耗和面积。
发明内容
本发明所要解决的技术问题是提供一种流水线模数转换器，能实现相邻级模块之间的电容共享，减少整体电容尺寸，降低功耗和面积。
为解决上述技术问题，本发明提供的流水线模数转换器包括由多个级模块组成的流水线模数转换结构，各级所述级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端。
第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端。
各级所述级模块包括子模数转换器和余量增益电路，各级所述级模块的子模数转换器将输入模拟信号转换为数字信号输出；各级所述级模块的余量增益电路包括子数模转换器，通过所述子数模转换器将输出的数字信号转化成中间模拟信号，各级所述级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过一运算放大器将该模拟信号余量放大后形成输出模拟信号。
各级所述级模块的余量增益电路包括采样模式和保持模式两种工作模式，各级所述级模块的余量增益电路的工作模式由一对互为反相的第一时钟信号和第二时钟信号控制，各奇数级的所述级模块的余量增益电路的工作模式相同且和各偶数级的所述级模块的余量增益电路的工作模式都相反。
所述流水线模数转换器至少包括一个由相邻两个所述级模块组成的周期单元。
所述周期单元的前一级模块包括：前一级子模数转换器、前一级子数模转换器、电容一和前一级运算放大器。
所述周期单元的后一级模块包括：后一级子模数转换器、后一级子数模转换器和后一级运算放大器。
所述周期单元还包括前一级模块和后一级模块共用的电容网络一和电容网络二。
所述电容网络一包括电容二和电容三，所述电容二和电容三的电容值相等且为所述电容一的电容值的一半；所述电容二和所述电容三的第一端连接在一起，所述电容二的第二端和开关一的第一端相连，所述电容三的第二端和开关二的第一端相连，所述开关一和所述开关二的第二端连接在一起，令所述电容二的第一端为T端，所述电容二的第二端为FB端，所述电容三的第二端为DAC端，所述开关一的第二端为B端。
所述电容网络二具有和所述电容网络一的相同结构，所述电容网络一的所述开关一和所述开关二连接第三时钟信号、并在所述第三时钟信号的控制下进行开关，所述电容网络二的所述开关一和所述开关二连接第四时钟信号、并在所述第四时钟信号的控制下进行开关；所述第三时钟信号和所述第四时钟信号互为反相，且所述第三时钟信号和所述第四时钟信号的时钟周期为所述第一时钟信号和所述第二时钟信号的时钟周期的两倍。
在所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的控制下实现所述周期单元的所述电容网络一和所述电容网络二在前一级模块和后一级模块之间共用，共包括如下连接关系：
第一种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于采样模式，所述周期单元的前一级模块的输入模拟信号连接到所述电容网络一的B端和所述电容一的第一端，所述电容网络一的所述开关一和所述开关二闭合，所述电容网络一的T端和所述电容一的第二端相连并接地，所述前一级子模数转换器的输入端连接所述周期单元的前一级模块的输入模拟信号、所述前一级子模数转换器的输出端连接所述前一级子数模转换器的输入端，所述前一级子数模转换器的输出端和所述电容一的第二端之间断开连接，所述电容网络一的FB端和DAC端都悬空；所述周期单元的后一级模块工作于保持模式，所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网络二的DAC端和所述后一级子数模转换器的输出端相连，所述电容网络二的FB端和所述后一级运算放大器的输出端相连，所述后一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的下一级模块的输入模拟信号。
第二种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于保持模式，所述前一级子数模转换器的输出端和所述电容一的第二端相连接，所述电容网络一的T端和所述电容一的第二端相连并连接所述前一级运算放大器的反相输入端，所述电容网络一的FB端和DAC端都悬空，所述电容网络一的B端和所述前一级运算放大器的输出端连接，所述前一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的输入模拟信号；所述周期单元的后一级模块工作于采样模式，所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网络二的DAC端和FB端都悬空，所述周期单元的后一级模块的输入模拟信号输入到所述后一级子模数转换器的输入端、所述后一级子模数转换器的输出端连接所述后一级子数模转换器的输入端。
第三种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三时钟信号为低电平和所述第四时钟信号为高电平，将所述第一种连接关系的所述电容网络一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第三种连接关系。
第四种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三时钟信号为低电平和所述第四时钟信号为高电平，将所述第二种连接关系的所述电容网络一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第四种连接关系。
进一步的改进是，所述第一种连接关系和所述第三种连接关系之间以及所述第二种连接关系和所述第四种连接关系之间的所述电容网络一和所述电容网络二的连接关系的替换通过由所述第三时钟信号和所述第四时钟信号控制的开关的切换实现。
进一步的改进是，从所述流水线模数转换器的第一级级模块开始，所有的奇数级级模块分别和对应该奇数级级模块相邻且为后一级的偶数级级模块组成所述周期单元。
进一步的改进是，所述流水线模数转换器共用九级所述级模块，其中前八级所述级模块共连接成四个所述周期单元。
本发明通过将两个相邻的级模块设置成周期单元的结构，利用两个电容网络之间的切换，能够实现在前一级模块进行保持模式时，连接于前一级模块的电容网络能够同时实现前一级模块的余量放大和后一级模块的信号采样，这样能够实现电容网络在两个相邻级模块之间共享，且能够省去后一级模块的单独进行信号采样所需的采样电容和相应的采用步骤时间，从而能够减少电路的整体电容尺寸并降低功耗和面积。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有流水线ADC的结构图；
图2是图1中的级模块的结构图；
图3A是图2中的MDAC为1.5位时级模块的采样模式电路图；
图3B是图2中的MDAC为1.5位时级模块的保持模式电路图；
图3C是图3A和图3B中的电路时序图；
图4A是本发明实施例中周期单元的电路时序图；
图4B是本发明实施例中周期单元的第一种连接关系的电路图；
图4C是本发明实施例中周期单元的第二种连接关系的电路图；
图4D是本发明实施例中周期单元的第三种连接关系的电路图；
图5A是本发明较佳实施例流水线ADC各周期单元为第一种连接关系时电路图；
图5B是本发明较佳实施例流水线ADC各周期单元为第二种连接关系时电路图；
图5C是本发明较佳实施例流水线ADC各周期单元为第三种连接关系时电路图。
具体实施方式
如图4A所示，是本发明实施例中周期单元的电路时序图；图4B至图4D分别是本发明实施例中周期单元的三种连接关系的电路图。本发明实施例流水线模数转换器包括由多个级模块组成的流水线模数转换结构，各级所述级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端。
第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端。
各级所述级模块包括子模数转换器和余量增益电路，各级所述级模块的子模数转换器将输入模拟信号转换为数字信号输出；各级所述级模块的余量增益电路包括子数模转换器，通过所述子数模转换器将输出的数字信号转化成中间模拟信号，各级所述级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过一运算放大器将该模拟信号余量放大后形成输出模拟信号。
各级所述级模块的余量增益电路包括采样模式和保持模式两种工作模式，各级所述级模块的余量增益电路的工作模式由一对互为反相的第一时钟信号Φ1和第二时钟信号Φ2控制，各奇数级的所述级模块的余量增益电路的工作模式相同且和各偶数级的所述级模块的余量增益电路的工作模式都相反。
所述流水线模数转换器至少包括一个由相邻两个所述级模块组成的周期单元。所述周期单元的前一级模块包括：前一级子模数转换器（未示出）、前一级子数模转换器（未示出）、电容一Ck和前一级运算放大器1a。所述周期单元的后一级模块包括：后一级子模数转换器（未示出）、后一级子数模转换器（未示出）和后一级运算放大器1b。
所述周期单元还包括前一级模块和后一级模块共用的电容网络一CA和电容网络二CB；
所述电容网络一CA包括电容二C1和电容三C2，所述电容二C1和电容三C2的电容值相等且为所述电容一Ck的电容值的一半；所述电容二C1和所述电容三C2的第一端连接在一起，所述电容二C1的第二端和开关一K1的第一端相连，所述电容三C2的第二端和开关二K2的第一端相连，所述开关一K1和所述开关二K2的第二端连接在一起，令所述电容二C1的第一端为T端，所述电容二C1的第二端为FB端，所述电容三C2的第二端为DAC端，所述开关一K1的第二端为B端；
所述电容网络二CB具有和所述电容网络一CA的相同结构，所述电容网络一CA的所述开关一K1和所述开关二K2连接第三时钟信号CHA、并在所述第三时钟信号CHA的控制下进行开关，所述电容网络二CB的所述开关一K1和所述开关二K2连接第四时钟信号CHB、并在所述第四时钟信号CHB的控制下进行开关；所述第三时钟信号CHA和所述第四时钟信号CHB互为反相，且所述第三时钟信号CHA和所述第四时钟信号CHB的时钟周期为所述第一时钟信号Φ1和所述第二时钟信号Φ2的时钟周期的两倍。
在所述第一时钟信号Φ1、所述第二时钟信号Φ2、所述第三时钟信号CHA和所述第四时钟信号CHB的控制下实现所述周期单元的所述电容网络一CA和所述电容网络二CB在前一级模块和后一级模块之间共用，时序切换关系如图4A所示，共包括如下连接关系：
如图4B所示，第一种连接关系，所述第一时钟信号Φ1为高电平、所述第二时钟信号Φ2为低电平、所述第三时钟信号CHA为高电平和所述第四时钟信号CHB为低电平，上述时序即对应于图4A中的Phase1。所述周期单元的前一级模块工作于采样模式，所述周期单元的前一级模块的输入模拟信号Vin连接到所述电容网络一CA的B端和所述电容一Ck的第一端，所述电容网络一CA的所述开关一K1和所述开关二K2闭合，所述电容网络一CA的T端和所述电容一Ck的第二端相连并直接和前一级运算放大器1a的反相输入端相连实现接地，所述前一级子模数转换器的输入端连接所述周期单元的前一级模块的输入模拟信号Vin、所述前一级子模数转换器的输出端连接所述前一级子数模转换器的输入端，所述前一级子数模转换器的输出端和所述电容一Ck的第二端之间断开连接，所述电容网络一CA的FB端和DAC端都悬空也即FB端和DAC端为闲置状态。此时，所述电容网络一CA的电容二C1和电容三C2形成并联电容，且该并联电容值和所述电容一Ck的电容值相同，且所述电容网络一CA的并联电容和所述电容一Ck相并联并实现对输入模拟信号Vin采样。
所述周期单元的后一级模块工作于保持模式也即会进行模拟余量放大的放大周期模式，所述电容网络二CB的T端和所述后一级运算放大器1b的反相输入端相连，所述前一级运算放大器1a的输出端连接所述电容网络二CB的B端、所述电容网络二CB的所述开关一K1和所述开关二K2断开从而使所述前一级运算放大器1a的输出端和所述电容网络二CB的电容二C1和电容三C2不相连也即所述电容网络二CB的B端为闲置状态，所述电容网络二CB的DAC端和所述后一级子数模转换器的输出端VDAC相连，所述电容网络二CB的FB端和所述后一级运算放大器1b的输出端相连，所述后一级运算放大器1b的输出端的输出余量放大后的输出模拟信号Vo并作为所述周期单元的后一级模块的下一级模块的输入模拟信号。此时，所述电容网络二CB的电容二C1和电容三C2串联在所述后一级子数模转换器的输出端VDAC和所述后一级运算放大器1b的输出端之间，电容二C1作为反馈电容，电容二C2作为采样电容，由于流水线1.5位/级的输出函数为公式（5）决定，即可知输出模拟信号V0仅和电容Cf和电容Cs的比值相关，在本发明实施例中电容二C1对应于Cf，电容三C2对应于Cs，且电容二C1和电容三C2的值相等，实现乘2电路，所以本发明实施例通过使用所述电容网络二CB后，后一级模块能产生正确的输出电压。
如图4C所示，第二种连接关系，所述第一时钟信号Φ1为低电平、所述第二时钟信号Φ2为高电平、所述第三时钟信号CHA为高电平和所述第四时钟信号CHB为低电平，上述时序即对应于图4A中的Phase2。所述周期单元的前一级模块工作于保持模式，所述前一级子数模转换器的输出端vdac和所述电容一Ck的第二端相连接，所述电容网络一CA的T端和所述电容一Ck的第二端相连并连接所述前一级运算放大器1a的反相输入端，所述电容网络一CA的FB端和DAC端都悬空，所述电容网络一CA的B端和所述前一级运算放大器1a的输出端连接，所述前一级运算放大器1a的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的输入模拟信号。此时，所述电容网络一CA的电容二C1和电容三C2形成并联电容，且该并联电容值和所述电容一Ck的电容值相同，且所述电容网络一CA的并联电容和所述电容一Ck相串联，同样根据公式（5）可知，前一级模块能产生正确的输出电压。
所述周期单元的后一级模块工作于采样模式，所述电容网络二CB的T端和所述后一级运算放大器1b的反相输入端相连，所述前一级运算放大器1a的输出端连接所述电容网络二CB的B端、所述电容网络二CB的所述开关一K1和所述开关二K2断开从而使所述前一级运算放大器1a的输出端和所述电容网络二CB的电容二C1和电容三C2不相连，所述电容网络二CB的DAC端和FB端都悬空，所述周期单元的后一级模块的输入模拟信号输入到所述后一级子模数转换器的输入端、所述后一级子模数转换器的输出端连接所述后一级子数模转换器的输入端。在第二种连接关系中，所述电容网络一CA为所述周期单元的前一级模块和后一级模块共用，在所述周期单元的前一级模块中用于进行前一级的余量放大并输出余量放大后的输出模拟信号，由于前一级模块的输出模拟信号就是后一级模块的输入模拟信号，故后一级模块的输入模拟信号的电压已经保持在所述电容网络一CA的电容二C1和电容三C2两端，故所述电容网络一CA的电容二C1和电容三C2也就同时实现了后一级模块的输入模拟信号的采样，不需要采用额外的电容或步骤来实现后一级模块的输入模拟信号的采样。
如图4D所示，第三种连接关系，所述第一时钟信号Φ1为高电平、所述第二时钟信号Φ2为低电平、所述第三时钟信号CHA为低电平和所述第四时钟信号CHB为高电平，上述时序即对应于图4A中的Phase3。将所述第一种连接关系的所述电容网络一CA替换为所述电容网络二CB、同时将所述电容网络二CB替换为电容网络一CA就成了所述第三种连接关系。
第四种连接关系（未示出），所述第一时钟信号Φ1为低电平、所述第二时钟信号Φ2为高电平、所述第三时钟信号CHA为低电平和所述第四时钟信号CHB为高电平，将所述第二种连接关系的所述电容网络一CA替换为所述电容网络二CB、同时将所述电容网络二CB替换为电容网络一CA就成了所述第四种连接关系。
本发明实施例中，所述第一种连接关系和所述第三种连接关系之间以及所述第二种连接关系和所述第四种连接关系之间的所述电容网络一CA和所述电容网络二CB的连接关系的替换通过由所述第三时钟信号CHA和所述第四时钟信号CHB控制的开关的切换实现。
从所述流水线模数转换器的第一级级模块开始，所有的奇数级级模块分别和对应该奇数级级模块相邻且为后一级的偶数级级模块组成所述周期单元。
如图5A至5C所示，是本发明较佳实施例流水线ADC各周期单元为第一至三种连接关系时电路图；本发明较佳实施例流水线模数转换器共用九级所述级模块，其中前八级所述级模块共连接成四个所述周期单元，四个所述周期单元分别为由第一级级模块stage1和第二级级模块stage2组成的第一个所述周期单元，第三级级模块stage3和第四级级模块stage4组成的第二个所述周期单元，第五级级模块（未示出）和第六级级模块（未示出）组成的第三个所述周期单元，第七级级模块stage7和第八级级模块stage8组成的第四个所述周期单元。前面八个级模块都为1.5bit/stage，输出2位数据，2位数据的有效值分别为00，01和10；11为冗余码。第九级级模块stage9为最后一级，最后一级级模块由于没有下一级对其进行数字校正，故采用2位Flash模数转换器（2-bit Flash ADC）；第九级级模块通过输入信号Vin和两个不同值的参考信号Vref进行比较后输出有效值为00，01，10和11的数据。
如图5A所示，是本发明较佳实施例流水线ADC各周期单元为第一种连接关系时电路图，时序对应于图4A中的phase1，四个所述周期单元的连接关系都是图4B中的周期单元的第一种连接关系相同。
如图5B所示，是本发明较佳实施例流水线ADC各周期单元为第二种连接关系时电路图，时序对应于图4A中的phase2，四个所述周期单元的连接关系都是图4C中的周期单元的第二种连接关系相同。
如图5C所示，是本发明较佳实施例流水线ADC各周期单元为第三种连接关系时电路图，时序对应于图4A中的phase3，四个所述周期单元的连接关系都是图4D中的周期单元的第三种连接关系相同。
本发明较佳实施例流水线ADC各周期单元的第四种连接关系（未示出）的时序对应于图4A中的phase3之后的所述第一时钟信号Φ1为低电平的半个时钟周期，本发明较佳实施例流水线ADC各周期单元的第四种连接关系为将图5B所述的第二种连接关系中的所述电容网络一CA、CC、CG和对应的相同周期单元中的所述电容网络二CB、CD、CH进行对调即可。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种流水线模数转换器，其特征在于，流水线模数转换器包括由多个级模块组成的流水线模数转换结构，各级所述级模块都包括一模拟信号输入端、数字信号输出端和模拟信号输出端；
第一级所述级模块的模拟信号输入端连接外部模拟信号，第一级外的其它各级所述级模块的模拟信号输入端连接上一级所述级模块的模拟信号输出端；
各级所述级模块包括子模数转换器和余量增益电路，各级所述级模块的子模数转换器将输入模拟信号转换为数字信号输出；各级所述级模块的余量增益电路包括子数模转换器，通过所述子数模转换器将输出的数字信号转化成中间模拟信号，各级所述级模块的余量增益电路将所述输入模拟信号和所述中间模拟信号相减后得到模拟信号余量并通过一运算放大器将该模拟信号余量放大后形成输出模拟信号；
各级所述级模块的余量增益电路包括采样模式和保持模式两种工作模式，各级所述级模块的余量增益电路的工作模式由一对互为反相的第一时钟信号和第二时钟信号控制，各奇数级的所述级模块的余量增益电路的工作模式相同且和各偶数级的所述级模块的余量增益电路的工作模式都相反；
所述流水线模数转换器至少包括一个由相邻两个所述级模块组成的周期单元；
所述周期单元的前一级模块包括：前一级子模数转换器、前一级子数模转换器、电容一和前一级运算放大器；
所述周期单元的后一级模块包括：后一级子模数转换器、后一级子数模转换器和后一级运算放大器；
所述周期单元还包括前一级模块和后一级模块共用的电容网络一和电容网络二；
所述电容网络一包括电容二和电容三，所述电容二和电容三的电容值相等且为所述电容一的电容值的一半；所述电容二和所述电容三的第一端连接在一起，所述电容二的第二端和开关一的第一端相连，所述电容三的第二端和开关二的第一端相连，所述开关一和所述开关二的第二端连接在一起，令所述电容二的第一端为T端，所述电容二的第二端为FB端，所述电容三的第二端为DAC端，所述开关一的第二端为B端；
所述电容网络二具有和所述电容网络一的相同结构，所述电容网络一的所述开关一和所述开关二连接第三时钟信号、并在所述第三时钟信号的控制下进行开关，所述电容网络二的所述开关一和所述开关二连接第四时钟信号、并在所述第四时钟信号的控制下进行开关；所述第三时钟信号和所述第四时钟信号互为反相，且所述第三时钟信号和所述第四时钟信号的时钟周期为所述第一时钟信号和所述第二时钟信号的时钟周期的两倍；
在所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的控制下实现所述周期单元的所述电容网络一和所述电容网络二在前一级模块和后一级模块之间共用，共包括如下连接关系：
第一种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于采样模式，所述周期单元的前一级模块的输入模拟信号连接到所述电容网络一的B端和所述电容一的第一端，所述电容网络一的所述开关一和所述开关二闭合，所述电容网络一的T端和所述电容一的第二端相连并接地，所述前一级子模数转换器的输入端连接所述周期单元的前一级模块的输入模拟信号、所述前一级子模数转换器的输出端连接所述前一级子数模转换器的输入端，所述前一级子数模转换器的输出端和所述电容一的第二端之间断开连接，所述电容网络一的FB端和DAC端都悬空；所述周期单元的后一级模块工作于保持模式，所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网络二的DAC端和所述后一级子数模转换器的输出端相连，所述电容网络二的FB端和所述后一级运算放大器的输出端相连，所述后一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的下一级模块的输入模拟信号；
第二种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三时钟信号为高电平和所述第四时钟信号为低电平，所述周期单元的前一级模块工作于保持模式，所述前一级子数模转换器的输出端和所述电容一的第二端相连接，所述电容网络一的T端和所述电容一的第二端相连并连接所述前一级运算放大器的反相输入端，所述电容网络一的FB端和DAC端都悬空，所述电容网络一的B端和所述前一级运算放大器的输出端连接，所述前一级运算放大器的输出端的输出余量放大后的输出模拟信号并作为所述周期单元的后一级模块的输入模拟信号；所述周期单元的后一级模块工作于采样模式，所述电容网络二的T端和所述后一级运算放大器的反相输入端相连，所述前一级运算放大器的输出端连接所述电容网络二的B端、所述电容网络二的所述开关一和所述开关二断开从而使所述前一级运算放大器的输出端和所述电容网络二的电容二和电容三不相连，所述电容网络二的DAC端和FB端都悬空，所述周期单元的后一级模块的输入模拟信号输入到所述后一级子模数转换器的输入端、所述后一级子模数转换器的输出端连接所述后一级子数模转换器的输入端；
第三种连接关系，所述第一时钟信号为高电平、所述第二时钟信号为低电平、所述第三时钟信号为低电平和所述第四时钟信号为高电平，将所述第一种连接关系的所述电容网络一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第三种连接关系；
第四种连接关系，所述第一时钟信号为低电平、所述第二时钟信号为高电平、所述第三时钟信号为低电平和所述第四时钟信号为高电平，将所述第二种连接关系的所述电容网络一替换为所述电容网络二、同时将所述电容网络二替换为电容网络一就成了所述第四种连接关系。
2.如权利要求1所述的流水线模数转换器，其特征在于：所述第一种连接关系和所述第三种连接关系之间以及所述第二种连接关系和所述第四种连接关系之间的所述电容网络一和所述电容网络二的连接关系的替换通过由所述第三时钟信号和所述第四时钟信号控制的开关的切换实现。
3.如权利要求1所述的流水线模数转换器，其特征在于：从所述流水线模数转换器的第一级级模块开始，所有的奇数级级模块分别和对应该奇数级级模块相邻且为后一级的偶数级级模块组成所述周期单元。
4.如权利要求3所述的流水线模数转换器，其特征在于：所述流水线模数转换器共用九级所述级模块，其中前八级所述级模块共连接成四个所述周期单元。
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