CN101814920B - 采样保持与mdac分时共享电容和运放的模数转换器 - Google Patents

Abstract

本发明公开了一种高速流水线模数转换器，包括有参考电压源、时钟产生模块、采样保持模块和第一级增益数模转换模块MDAC合并的第一级模数转换模块、后续L-1级顺序连接的模数转换模块、最后级速闪式模数转换模块；每一级模数转换模块及速闪式模数转换模块均与修正与校准模块连接，第一级模数转换模块包括有采样保持模块、增益数模转换模块MDAC、运算放大器和子模数转换模块subADC。时钟产生模块产生四相不交叠的时钟信号；采样保持电路和第一级增益数模转换模块MDAC分时共享运算放大器OP，同时又分时共享同一组电容器。利用本发明，使得采样保持电路和增益数模转换模块的运算放大器负载电容减低60％以上，降低了设计难度和电路功耗，提高了流水线ADC的速度。

Description

采样保持与MDAC分时共享电容和运放的模数转换器

技术领域

本发明涉及一种流水线型模数转换模块，尤其涉及一种采样保持模块与第一级增益数模转换模块MDAC电容分时共享、运算放大器分时共享的高速流水线模数转换器。

背景技术

模数转换模块，又称A/D转换器或Analog-to-Digital Converter，简称ADC，它是把连续的模拟信号转变为离散的数字信号的器件。为确保系统处理结果的精确度，A/D转换器必须具有足够的转换精度；如果要实现快速变化信号的实时控制与检测，A/D转换器还要求具有较高的转换速度。转换精度与转换速度是衡量A/D转换器的重要技术指标。

受数字系统中流水工作方式的启发，80年代以来在高精度视频ADC中提出了流水工作新方式。这种方式类似于多步转换，从整个转换过程来看，流水工作方式可以看作是串行的，但就每一步转换来看，又是并行转换的，其速度较快。因此，这种转换方式可以实现很高的转换频率，即能处理较高的信号频率。

在高速高精度模数转换模块(ADC)的设计中，采样保持级与第一级增益数模转换模块MDAC的运算放大器是设计的瓶颈。高速高精度往往要求此运算放大器具有非常高的增益和非常宽的带宽，而构成电路的MOS管或双极型晶体管的特征频率f_T(表征器件速度)往往由工艺决定的。为了达到更高的转换速度，则需要构建新的架构来有效降低ADC对采样保持级和第一级增益数模转换模块MDAC运算放大器的要求。传统的方法如图1所示，是采用采样保持级与第一级增益数模转换模块MDAC运算放大器分时共享的方法，此方法中第一级增益数模转换模块MDAC采样电容器和采样保持级的反馈电容器需要同时连接到放大器输出端，增加了运算放大器输出端等效负载，同时也提高了对运算放大器输入跨导的要求，即增加了设计难度和电路的功耗。

发明内容

本发明要解决的技术问题是为了克服上面所述的技术缺陷，提供一种具备分时共享的高速高精度的流水线结构的模数转换模块，同时也提供了一种高速流水线模数转换器的时钟分时处理方法。

为了解决上面所述的技术问题，本发明采取以下技术方案：

本发明提供一种高速流水线模数转换器，包括有参考电压源、时钟产生模块、采样保持模块和第一级增益数模转换模块合并的第一级模数转换模块(stage1)、后续L-1级顺序连接的模数转换模块(stage2、…、stage L，L≥2)、最后级速闪式模数转换模块FLASH ADC；每一级模数转换模块及速闪式模数转换模块FLASH ADC均与修正与校准模块连接，所述的第一级模数转换模块(stage1)包括有采样保持模块、增益数模转换模块MDAC、运算放大器OP和子模数转换模块subADC；增益数模转换模块MDAC和采样保持模块分时共享运算放大器OP；时钟产生模块产生有偶数与奇数四相不交叠的时钟信号；采样保持模块进一步包括第一采样保持模块、第二采样保持模块，增益数模转换模块MDAC进一步包括第一增益数模转换模块、第二增益数模转换模块；第一采样保持模块与第一增益数模转换模块分时共享第一组电容单元Cs1s、Cs1f，组成第一级偶时钟处理单元；第二采样保持模块与第二增益数模转换模块分时共享第二组电容单元Cs2s、Cs2f,组成第一级奇时钟处理单元；增益数模转换模块MDAC和采样保持模块分时共享运算放大器和两组电容单元，使运算放大器负载电容降低；第一采样保持模块由第一组电容单元Cs1f、 Cs1s、运算放大器OP、开关S21、S22、S24、S25、S26、S27、S35组成，其中电容单元Cs1f与电容单元Cs1s并联设置，电容单元Cs1f的第一端连接开关S21的第二端，电容单元Cs1s的第一端连接开关S22的第二端，电容单元Cs1f与电容单元Cs1s的第二端连接后同时连接开关S25与开关S24的第一端，开关S25的第二端连接运算放大器OP的反相输入端；第二采样保持模块由第二组电容单元Cs2f、Cs2s、运算放大器OP、开关S29、S30、S31、S32、S34、S35、S36组成，其中电容单元Cs2f与电容单元Cs2s并联设置，电容单元Cs2f的第一端连接开关S29的第二端，电容单元Cs2s的第一端连接开关S30的第二端，电容单元Cs2f与电容单元Cs2s的第二端连接后同时连接开关S34和S36的第一端，开关S34的第二端连接运算放大器OP的反相输入端；第一增益数模转换模块由参考电压源±Vref、第一组电容单元Cs1f、 Cs1s、运算放大器OP、开关S23、S25、S26、S28组成，其中开关S23的第二端连接参考电压源±Vref,开关S23的第一端连接电容单元Cs1s的第一端，运算放大器OP的输出端连接开关S28；第二增益数模转换模块由参考电压源±Vref、第二组电容单元Cs2f、Cs2s、运算放大器OP、开关S28、S31、S33、S34组成，其中开关S33的第二端连接参考电压源±Vref,开关S33的第一端连接电容单元Cs2s的第一端。

本发明还提供了一种如上所述的高速流水线模数转换器的时钟分时处理方法，其特征在于：第一级模数转换模块(stage1)包括如下步骤：

所述时钟产生模块产生的偶数与奇数四相互不交叠时钟信号，依次为Φ1e、Φ2e、Φ1o、Φ2o，偶数时钟为Φ1e、Φ2e，奇数时钟信号为Φ1o、Φ2o，奇数时钟信号与偶数时钟信号为两个不交叠的时钟周期，其中：

(i)时钟信号Φ1e控制开关S21，S22，S24，S28，S31，S33，S34，在Φ1e置高时，其控制的开关闭合，第一采样保持模块对输入信号Vin进行采样，同时第二增益数模转换模块接参考电压源±Vref构成第二增益数模转换电路，该电路中的信号经过数模转换和增益操作后输入到下一级模数转换模块；

(ii)时钟信号Φ2e控制开关S25，S26，S27，S35，在Φ2e置高时，其控制的开关闭合，第一组电容单元Cs1f，Cs1s工作于第一采样保持模块中，与运算放大器OP相连对采样信号进行保持，并将输出结果输入到子模数转换模块subADC，同时第二组电容单元Cs2f，Cs2s两端接地，处于重置状态；

(iii)时钟信号Φ1o控制开关S23，S25，S26，S28，S29，S30，S36，在Φ1o置高时，其控制的开关闭合，第一增益数模转换模块接参考电压源±Vref构成第一增益数模转换电路，该电路中的信号经过数模转换和增益操作后输入到下一级模数转换模块，同时第二采样保持模块对输入信号进行采样；

(iv)时钟信号Φ2o控制开关S31，S32，S34，S35，在Φ2o置高时，其控制的开关闭合，第一组电容单元Cs1s，Cs1f两端分别接地，处于重置状态，同时第二组电容单元Cs2s、Cs2f工作于第二采样保持模块中，与运算放大器OP相连对采样信号进行保持，并将输出结果输入到子模数转换模块subADC。

第一采样保持模块和第一增益数模转换模块分时共享第一组电容单元Cs1s、Cs1f,组成第一级偶时钟处理单元，在Φ1e时，第一组电容单元Cs1s、Cs1f在第一采样保持模块中对输入信号Vin进行采样，在Φ2e时，第一组电容单元Cs1s、Cs1f与运算放大器OP相连，将保持信号输入到子模数转换模块subADC，在Φ1o时，第一组电容单元Cs1s、Cs1f在第一增益数模转换模块中构成放大电路，对信号进行数模转换和增益操作后输出；第二采样保持模块和第二增益数模转换模块分时共享第二组电容单元Cs2s、Cs2f,组成第一级奇时钟处理单元，在Φ1o时，第二组电容单元Cs2s、Cs2f在第二采样保持模块中对输入信号Vin进行采样，在Φ2o时，第二组电容单元Cs2s、Cs2f与运算放大器OP相连，将保持信号输入到模数转换模块subADC，在Φ1e时，第二组电容单元Cs2s、Cs2f在第二增益数模转换模块中构成第二放大电路，对信号进行数模转换和增益操作后输出。

当时钟信号Φ1e置高时，控制开关S21，S22，S24闭合，第一组电容单元Cs1f、Cs1s分别通过开关S21，S22对输入信号Vin进行采样；时钟信号Φ2e置高时，其控制开关S25，S26，S27，S35闭合，第一组电容单元Cs1f、Cs1s对采样信号进行保持，二者的第二极板分别通过开关S25与运算放大器的反向输入端相连，第一极板分别通过开关S26，S27与运算放大器OP的输出端连接，保持信号经过此反馈回路后输出，进入子模数转换模块subADC进行处理。

当时钟信号Φ1o置高时，其控制开关S29，S30，S36闭合，第二组电容单元Cs2f、Cs2s分别通过开关S29，S30对输入信号Vin进行采样；时钟信号Φ2o置高时，其控制开关S31，S32，S34，S35闭合，第二组电容单元Cs2f、Cs2s对采样信号进行保持，二者的第二极板分别通过开关S34与运算放大器的反向输入端相连，二者的第一极板分别通过开关S31，S32与运算放大器的输出端连接，保持信号经过此反馈回路后输出进入子模数转换模块subADC进行处理。

当时钟信号Φ1o置高时，电容Cs1s第一极板通过开关S23与参考电压源±Vref相连，第二极板通过开关S25与运算放大器的反相输入端连接，电容Cs1f第二极板通过开关S25与运算放大器的反相输入端连接，第一极板通过开关S26与运算放大器的输出端连接，信号经过此放大电路的数模转换和增益操作后进入下一级模数转换模块。

当时钟信号Φ1e置高时，其控制开关S28，S31，S33，S34闭合，电容Cs2s的第一极板通过开关S33与参考电压源±Vref相连接，第二极板通过开关S34与运算放大器的反相输入端连接，电容Cs2f的第二极板通过开关S34与运算放大器OP的反相输入端连接，第一极板通过开关S31与运算放大器输出端连接，信号经过此放大电路的数模转换和增益操作后进入下一级模数转换模块。

当子模数转换模块subADC与第一采样保持模块连接时，输出结果直接控制第一增益数模转换模块放大电路中的参考电压源±Vref的选取；当子模数转换模块subADC与第二采样保持模块连接时，输出结果直接控制第二增益数模转换模块放大电路中的参考电压源±Vref的选取。

第一采样保持模块中，对输入信号进行采样和保持为同一组电容单元Cs1s、Cs1f，第二采样保持模块中，对输入信号进行采样和保持为同一组电容单元Cs2s、Cs2f,第一采样保持模块和第二采样保持模块的反馈系数恒为1。

本发明的高速流水线模数转换器第一采样保持模块与第一增益数模转换模块MDAC分时共享第一组电容单元Cs1s、Cs1f，组成第一级偶时钟处理单元；第二采样保持模块与第二增益数模转换模块MDAC分时共享第二组电容单元Cs2s、Cs2f,组成第一级奇时钟处理单元。采样保持电路和第一级增益数模转换模块MDAC分时共享运算放大器OP。本发明优选的电路结构产生的电容负载为CL‘，而现有发明提供的电路结构所产生的运算放大器输出电容负载为C_L，经分析得知C_L‘≤C_L*40％。第一组电容单元和第二组电容单元在四相不交叠时钟下工作，有效地减小了运算放大器的输出电容负载，提高了整个电路的运行速度，减小了设计难度和电路的功耗。

本发明提供的第一级模数转换模块的采样电容器可同时用作采样保持模块的反馈电容器，使得运算放大器负载电容大大减小。而环路带宽为β*(g_m/C_Leff)，其中β为反馈系数，gm是输入跨导，C_Leff是负载电容，如达到同样环路带宽，对g_m的要求降低，降低了电路功耗。从另一个角度来说，同样的输入跨导gm可以实现环路带宽倍增，提高了模数转换模块的转换速度。

另外，在本发明中用同一组电容单元对输入信号进行采样和保持，使得采样保持模块中的反馈系数恒为1，所以即使第一组电容单元Cs1s、Cs1f和第二组电容单元Cs2s、Cs2f的电容存在不匹配，也不会影响整个系统的精度。

附图说明

图1为现有两相时钟控制流水线模数转换器的结构示意图；

图2为现有的流水线模数转换器两相不交叠时钟时序示意图；

图3为本发明四相时钟控制的高速流水线模数转换器的结构示意图；

图4为本发明高速流水线模数转换器四相不交叠时钟时序示意图。

具体实施方式

请参阅图1，图1为现有的流水线模数转换器的结构图，该电路由两相互不交叠的时钟控制。其中，时钟Φ1控制开关S1，S2，S3，S4，S5，S6，时钟Φ2控制开关S7，S8，S9，S10，S11，S12，时钟Φ1置高时，其相应控制开关闭合，采样电容Cs0通过开关S1对输入信号进行采样，同时在MDAC的放大电路中，电容Cs0s的第一极板通过开关S5与参考电压+Vref连接，其第二极板通过开关S6与运算放大器OP0的反相输入端连接。电容Cs0f的第二极板通过开关S6与运算放大器OP0的反相输入端连接，其第一极板通过开关S3与运算放大器OP0的输出端相连接。当时钟Φ2置高时，其相应控制开关闭合，Cs0的第一极板通过开关S7与运算放大器OP0的输出端连接，第二极板通过开关S8与运算放大器OP0的反相输入端连接。电容Cs0上的信号经过保持后，经过开关S12输入到子模数转换模块subADC，此子模数转换模块的输出结果直接控制MDAC电路的参考电压±Vref的选取。Cs0s，Cs0f的第一极板分别通过开关S10，S9与运算放大器OP0的输出端相连，二者的第二极板接地，此时Cs0s，Cs0f处于采样状态。此方案中运算放大器的输出负载很大，为电容Cs0s、Cs0f、(1-β₀)*Cs0和子模数转换模块subADC的输入电容之和，其中β₀是采样保持电路的反馈系数，接近于1。

图2为现有技术的时钟时序示意图。Φ1，Φ2表示两个不交叠的时钟相，Φ1置高时，控制电容Cs0的采样和MDAC的数模转换、放大操作；Φ2置高时，控制电容Cs0上的信号保持和电容Cs0f,Cs0s的信号采样操作。

图3为本发明高速流水线模数转换器的结构示意图。该电路包括参考电压源、时钟产生模块、采样保持模块和第一级增益数模转换模块合并的第一级模数转换模块(stage1)、后续L-1级顺序连接的模数转换模块(stage2、…、stageL，L≥2)、最后级速闪式模数转换模块FLASH ADC，每一级模数转换模块及速闪式模数转换模块FLASH ADC均与修正与校准模块连接，所述的第一级模数转换模块(stage1)包括有采样保持模块、增益数模转换模块MDAC、运算放大器OP和子模数转换模块subADC；增益数模转换模块MDAC和采样保持模块分时共享运算放大器OP；时钟产生模块产生有偶数与奇数四相不交叠的时钟信号；采样保持模块进一步包括第一采样保持模块、第二采样保持模块，增益数模转换模块MDAC进一步包括第一增益数模转换模块、第二增益数模转换模块；第一采样保持模块与第一增益数模转换模块分时共享第一组电容单元Cs1s、Cs1f，组成第一级偶时钟处理单元；第二采样保持模块与第二增益数模转换模块分时共享第二组电容单元Cs2s、Cs2f,组成第一级奇时钟处理单元；第一采样保持模块由输入信号Vin、第一组电容单元Cs1f、Cs1s、运算放大器OP、开关S21、S22、S24、S25、S26、S27、S35组成；第二采样保持模块由输入信号Vin、第二组电容单元Cs2f、Cs2s、运算放大器OP、开关S29、S30、S31、S32、S34、S35、S36组成；第一增益数模转换模块由参考电压源±Vref、第一组电容单元Cs1f、 Cs1s、运算放大器OP、开关S23、S25、S26、S28组成；第二增益数模转换模块由参考电压源±Vref、第二组电容单元Cs2f、Cs2s、运算放大器OP、开关S28、S31、S33、S34组成。

高速流水线模数转换器的时钟分时处理方法，第一级模数转换模块(stage1)包括如下步骤：

所述时钟产生模块产生的偶数与奇数四相互不交叠时钟信号，依次为Φ1e、Φ2e、Φ1o、Φ2o，偶数时钟为Φ1e、Φ2e，奇数时钟信号为Φ1o、Φ2o，奇数时钟信号与偶数时钟信号为两个不交叠的时钟周期，其中：

(i)时钟信号Φ1e控制开关S21，S22，S24，S28，S31，S33，S34，在Φ1e置高时，其控制的开关闭合，第一采样保持模块对输入信号Vin进行采样，同时第二增益数模转换模块接参考电压源±Vref构成第二增益数模转换电路，该电路中的信号经过数模转换和增益操作后输入到下一级模数转换模块；

(ii)时钟信号Φ2e控制开关S25，S26，S27，S35，在Φ2e置高时，其控制的开关闭合，第一组电容单元Cs1f， Cs1s工作于第一采样保持模块中，与运算放大器OP相连对采样信号进行保持，并将输出结果输入到子模数转换模块subADC，同时第二组电容单元Cs2f,Cs2s两端接地，处于重置状态；

(iii)时钟信号Φ1o控制开关S23，S25，S26，S28，S29，S30，S36，在Φ1o置高时，其控制的开关闭合，第一增益数模转换模块接参考电压源±Vref构成第一增益数模转换电路，该电路中的信号经过数模转换和增益操作后输入到下一级模数转换模块，同时第二采样保持模块对输入信号进行采样；

(iv)时钟信号Φ2o控制开关S31，S32，S34，S35，在Φ2o置高时，其控制的开关闭合，第一组电容单元Cs1s，Cs1f两端分别接地，处于重置状态，同时第二组电容单元Cs2s、Cs2f工作于第二采样保持模块中，与运算放大器OP相连对采样信号进行保持，并将输出结果输入到子模数转换模块subADC。

第一采样保持模块和第一增益数模转换模块分时共享第一组电容单元Cs1s、Cs1f，组成第一级偶时钟处理单元，在Φ1e时，第一组电容单元Cs1s、Cs1f在第一采样保持模块中对输入信号Vin进行采样，在Φ2e时，第一组电容单元Cs1s、Cs1f与运算放大器OP相连，将保持信号输入到子模数转换模块subADC，在Φ1o时，第一组电容单元Cs1s、Cs1f在第一增益数模转换模块中构成放大电路，对信号进行数模转换和增益操作后输出；第二采样保持模块和第二增益数模转换模块分时共享第二组电容单元Cs2s、Cs2f,组成第一级奇时钟处理单元，在Φ1o时，第二组电容单元Cs2s、Cs2f在第二采样保持模块中对输入信号Vin进行采样，在Φ2o时，第二组电容单元Cs2s、Cs2f与运算放大器OP相连，将保持信号输入到模数转换模块subADC，在Φ1e时，第二组电容单元Cs2s、Cs2f在第二增益数模转换模块中构成第二放大电路，对信号进行数模转换和增益操作后输出。

当时钟信号Φ1e置高时，控制开关S21，S22，S24闭合，第一组电容单元Cs1f、 Cs1s分别通过开关S21，S22对输入信号Vin进行采样；时钟信号Φ2e置高时，其控制开关S25，S26，S27，S35闭合，第一组电容单元Cs1f、Cs1s对采样信号进行保持，二者的第二极板分别通过开关S25与运算放大器的反向输入端相连，第一极板分别通过开关S26，S27与运算放大器OP的输出端连接，保持信号经过此反馈回路后输出，进入子模数转换模块subADC进行处理。

当时钟信号Φ1o置高时，其控制开关S29，S30，S36闭合，第二组电容单元Cs2f、Cs2s分别通过开关S29，S30对输入信号Vin进行采样；时钟信号Φ2o置高时，其控制开关S31，S32，S34，S35闭合，第二组电容单元Cs2f、Cs2s对采样信号进行保持，二者的第二极板分别通过开关S34与运算放大器的反向输入端相连，二者的第一极板分别通过开关S31，S32与运算放大器的输出端连接，保持信号经过此反馈回路后输出进入子模数转换模块subADC进行处理。

当时钟信号Φ1o置高时，电容Cs1s第一极板通过开关S23与参考电压源±Vref相连，第二极板通过开关S25与运算放大器的反相输入端连接，电容Cs1f第二极板通过开关S25与运算放大器的反相输入端连接，第一极板通过开关S26与运算放大器的输出端连接，信号经过此放大电路的数模转换和增益操作后进入下一级模数转换模块。

当时钟信号Φ1e置高时，其控制开关S28，S31，S33，S34闭合，电容Cs2s的第一极板通过开关S33与参考电压源±Vref相连接，第二极板通过开关S34与运算放大器的反相输入端连接，电容Cs2f的第二极板通过开关S34与运算放大器OP的反相输入端连接，第一极板通过开关S31与运算放大器输出端连接，信号经过此放大电路的数模转换和增益操作后进入下一级模数转换模块。

当子模数转换模块subADC与第一采样保持模块连接时，输出结果直接控制第一增益数模转换模块放大电路中的参考电压源±Vref的选取；当子模数转换模块subADC与第二采样保持模块连接时，输出结果直接控制第二增益数模转换模块放大电路中的参考电压源±Vref的选取。

第一采样保持模块中，对输入信号进行采样和保持为同一组电容单元Cs1s、Cs1f，第二采样保持模块中，对输入信号进行采样和保持为同一组电容单元Cs2s、Cs2f,第一采样保持模块和第二采样保持模块的反馈系数恒为1。即使第一组电容单元Cs1s、Cs1f和第二组电容单元Cs2s、Cs2f的电容存在不匹配，也不会影响整个系统的精度。

图4为本发明的高速流水线模数转换器的四相不交叠时钟时序示意图。四相不交叠时钟，依次为Φ1e、Φ2e、Φ1o、Φ2o，其中偶数时钟为Φ1e、Φ2e、，奇数时钟为Φ1o、Φ2o，奇数时钟与偶数时钟为两个不交叠的时钟周期。

本发明中采样保持模块与增益数模转换模块MDAC分时共享运算放大器OP，Φ1e置高时，运算放大器OP工作于第二增益数模转换模块MDAC中，并将处理结果输出到下一级模数转换模块；Φ2e置高时，运算放大器OP工作于第一采样保持模块中，并将保持信号输出到subADC；Φ1o置高时，运算放大器OP工作于第一增益数模转换模块MDAC中，并将处理结果输出到下一级模数转换模块；Φ2o置高时，运算放大器OP工作于第二采样保持模块中，并将保持信号输出到subADC。

第二级模数转换模块Stage2及至第L级的模数转换模块StageL处理前一级输出的残余信号，并作相应量化，同时为下一级提供输入信号，经过L级模数转换模块处理后的残余信号经过速闪式模数转换模块FLASH ADC进行处理；每一级模数转换模块以及速闪式模数转换模块ADC处理的量化结果通过修正与校准模块组合起来输出最后结果。

尽管本发明已作了详细说明并引证了实施例，但对于本领域的普通技术人员，显然可以按照上述说明而做出的各种方案、修改和改动，都应该包括在权利要求的范围之内。

Claims (9)

1.一种高速流水线模数转换器，包括有参考电压源、时钟产生模块、第一级模数转换模块、后续L-1级顺序连接的模数转换模块、最后级速闪式模数转换模块FLASH ADC；每一级模数转换模块及速闪式模数转换模块FLASH ADC均与修正与校准模块连接，其特征在于：第一级模数转换模块包括有采样保持模块、增益数模转换模块MDAC、运算放大器OP和子模数转换模块subADC；时钟产生模块产生有偶数与奇数四相不交叠的时钟信号；采样保持模块进一步包括第一采样保持模块、第二采样保持模块，增益数模转换模块MDAC进一步包括第一增益数模转换模块、第二增益数模转换模块；第一采样保持模块与第一增益数模转换模块分时共享第一组电容单元，组成第一级偶时钟处理单元；第二采样保持模块与第二增益数模转换模块分时共享第二组电容单元，组成第一级奇时钟处理单元；增益数模转换模块MDAC和采样保持模块分时共享运算放大器和两组电容单元，使运算放大器负载电容降低；第一采样保持模块由第一组电容单元Cs1f、 Cs1s、运算放大器OP、开关S21、S22、S24、S25、S26、S27、S35组成，其中电容单元Cs1f与电容单元Cs1s并联设置，电容单元Cs1f的第一端连接开关S21的第二端，电容单元Cs1s的第一端连接开关S22的第二端，电容单元Cs1f与电容单元Cs1s的第二端连接后同时连接开关S25与开关S24的第一端，开关S25的第二端连接运算放大器OP的反相输入端；第二采样保持模块由第二组电容单元Cs2f、Cs2s、运算放大器OP、开关S29、S30、S31、S32、S34、S35、S36组成，其中电容单元Cs2f与电容单元Cs2s并联设置，电容单元Cs2f的第一端连接开关S29的第二端，电容单元Cs2s的第一端连接开关S30的第二端，电容单元Cs2f与电容单元Cs2s的第二端连接后同时连接开关S34和S36的第一端，开关S34的第二端连接运算放大器OP的反相输入端；第一增益数模转换模块由参考电压源±Vref、第一组电容单元Cs1f、Cs1s、运算放大器OP、开关S23、S25、S26、S28组成，其中开关S23的第二端连接参考电压源±Vref,开关S23的第一端连接电容单元Cs1s的第一端，运算放大器OP的输出端连接开关S28；第二增益数模转换模块由参考电压源±Vref、第二组电容单元Cs2f、Cs2s、运算放大器OP、开关S28、S31、S33、S34组成，其中开关S33的第二端连接参考电压源±Vref,开关S33的第一端连接电容单元Cs2s的第一端。

2.如权利要求1所述的高速流水线模数转换器的时钟分时并行处理方法，其特征在于：第一级模数转换模块包括如下步骤：

所述时钟产生模块产生的偶数与奇数四相互不交叠时钟信号，依次为Φ1e、Φ2e、Φ1o、Φ2o，偶数时钟为Φ1e、Φ2e，奇数时钟信号为Φ1o、Φ2o，奇数时钟信号与偶数时钟信号为两个不交叠的时钟周期，其中：

(i)时钟信号Φ1e控制开关S21，S22，S24，S28，S31，S33，S34，在Φ1e置高时，其控制的开关闭合，第一采样保持模块对输入信号Vin进行采样，同时第二增益数模转换模块接参考电压源+Vref构成第二增益数模转换电路，该电路中的信号经过数模转换和增益操作后输入到下一级模数转换模块；

(ii)时钟信号Φ2e控制开关S25，S26，S27，S35，在Φ2e置高时，其控制的开关闭合，第一组电容单元Cs1f，Cs1s工作于第一采样保持模块中，与运算放大器OP相连对采样信号进行保持，并将输出结果输入到子模数转换模块subADC，同时第二组电容单元Cs2f,Cs2s两端接地，处于重置状态；

(iii)时钟信号Φ1o控制开关S23，S25，S26，S28，S29，S30，S36，在Φ1o置高时，其控制的开关闭合，第一增益数模转换模块接参考电压源±Vref构成第一增益数模转换电路，该电路中的信号经过数模转换和增益操作后输入到下一级模数转换模块，同时第二采样保持模块对输入信号进行采样；

(iv)时钟信号Φ2o控制开关S31，S32，S34，S35，在Φ2o置高时，其控制的开关闭合，第一组电容单元Cs1s，Cs1f两端分别接地，处于重置状态，同时第二组电容单元Cs2s、Cs2f工作于第二采样保持模块中，与运算放大器OP相连对采样信号进行保持，并将输出结果输入到子模数转换模块subADC。

3.如权利要求2所述的高速流水线模数转换器，其特征在于：第一采样保持模块和第一增益数模转换模块分时共享第一组电容单元Cs1s、Cs1f,组成第一级偶时钟处理单元，在Φ1e时，第一组电容单元Cs1s、Cs1f在第一采样保持模块中对输入信号Vin进行采样，在Φ2e时，第一组电容单元Cs1s、Cs1f与运算放大器OP相连，将保持信号输入到子模数转换模块subADC，在Φ1o时，第一组电容单元Cs1s、Cs1f在第一增益数模转换模块中构成放大电路，对信号进行数模转换和增益操作后输出；第二采样保持模块和第二增益数模转换模块分时共享第二组电容单元Cs2s、Cs2f,组成第一级奇时钟处理单元，在Φ1o时，第二组电容单元Cs2s、Cs2f在第二采样保持模块中对输入信号Vin进行采样，在Φ2o时，第二组电容单元Cs2s、Cs2f与运算放大器OP相连，将保持信号输入到模数转换模块subADC，在Φ1e时，第二组电容单元Cs2s、Cs2f在第二增益数模转换模块中构成第二放大电路，对信号进行数模转换和增益操作后输出。

4.如权利要求2所述的高速流水线模数转换器，其特征在于：当时钟信号Φ1e置高时，控制开关S21，S22，S24闭合，第一组电容单元Cs1f、 Cs1s分别通过开关S21，S22对输入信号Vin进行采样；时钟信号Φ2e置高时，其控制开关S25，S26，S27，S35闭合，第一组电容单元Cs1f、Cs1s对采样信号进行保持，二者的第二极板分别通过开关S25与运算放大器的反向输入端相连，第一极板分别通过开关S26，S27与运算放大器OP的输出端连接，保持信号经过此反馈回路后输出，进入子模数转换模块subADC进行处理。

5.如权利要求2所述的高速流水线模数转换器，其特征在于：当时钟信号Φ1o置高时，其控制开关S29，S30，S36闭合，第二组电容单元Cs2f、Cs2s分别通过开关S29，S30对输入信号Vin进行采样；时钟信号Φ2o置高时，其控制开关S31，S32，S34，S35闭合，第二组电容单元Cs2f、Cs2s对采样信号进行保持，二者的第二极板分别通过开关S34与运算放大器的反向输入端相连，二者的第一极板分别通过开关S31，S32与运算放大器的输出端连接，保持信号经过此反馈回路后输出进入子模数转换模块subADC进行处理。

6.如权利要求2所述的高速流水线模数转换器，其特征在于：当时钟信号Φ1o置高时，电容Cs1s第一极板通过开关S23与参考电压源±Vref相连，第二极板通过开关S25与运算放大器的反相输入端连接，电容Cs1f第二极板通过开关S25与运算放大器的反相输入端连接，第一极板通过开关S26与运算放大器的输出端连接，信号经过此放大电路的数模转换和增益操作后进入下一级模数转换模块。

7.如权利要求2所述的高速流水线模数转换器，其特征在于：当时钟信号Φ1e置高时，其控制开关S28，S31，S33，S34闭合，电容Cs2s的第一极板通过开关S33与参考电压源±Vref相连接，第二极板通过开关S34与运算放大器的反相输入端连接，电容Cs2f的第一极板通过开关S34与运算放大器OP的反相输入端连接，第二极板通过开关S31与运算放大器输出端连接，信号经过此放大电路的数模转换和增益操作后进入下一级模数转换模块。

8.如权利要求1所述的高速流水线模数转换器，其特征在于：当子模数转换模块subADC与第一采样保持模块连接时，输出结果直接控制第一增益数模转换模块放大电路中的参考电压源±Vref的选取；当子模数转换模块subADC与第二采样保持模块连接时，输出结果直接控制第二增益数模转换模块放大电路中的参考电压源±Vref的选取。

9.如权利要求1所述的高速流水线模数转换器，其特征在于：第一采样保持模块中，对输入信号进行采样和保持为同一组电容单元Cs1s、Cs1f，第二采样保持模块中，对输入信号进行采样和保持为同一组电容单元Cs2s、Cs2f,第一采样保持模块和第二采样保持模块的反馈系数恒为1。

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