KR20120005962A

KR20120005962A - 가변 분해능을 갖는 단일 스테이지 순환 아날로그-디지털 컨버터에서의 전류 감소

Info

Publication number: KR20120005962A
Application number: KR1020110066720A
Authority: KR
Inventors: 더글라스 에이. 게리티; 브랜트 브라스웰; 모하매드 니잠 유. 카비르
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2010-07-09
Filing date: 2011-07-06
Publication date: 2012-01-17
Also published as: CN102315850B; KR101861059B1; TWI528728B; JP5825603B2; EP2405579A3; US20120007762A1; EP2405579A2; CN102315850A; TW201223169A; US8264393B2; JP2012019522A

Abstract

아날로그 입력 신호(VIN)를 디지털 출력 신호를 변환하도록 구성된 컨버터(200)가 아날로그 입력 신호를 수신하는 아날로그 입력 단자(205), 아날로그 입력 단자에 커플링된 리던던트 부호화 디지트(Redundant Signed Digit; RSD) 스테이지(210, 300), 및 디지털 섹션(digital section)(220)을 포함한다. RSD 스테이지는 아날로그 입력 단자에서 아날로그 입력 신호를 수신하고, 제 1 클록 사이클의 제 1 절반 동안 아날로그 입력 신호로부터의 디지털 출력에서 제 1 수의 비트들(D0, D1, D2)을 생성하고, 제 1 클록 사이클의 제 2 절반 동안 아날로그 입력 단자에서 아날로그 입력 신호의 잔류 피드백 신호(VR)를 제공하며, 제 2 클록 사이클의 제 1 절반 동안 잔류 피드백 신호로부터의 디지털 출력에서 제 2 수의 비트들(D0, D1)을 생성하도록 구성되고, 제 2 수의 비트들은 제 1 수의 비트들보다 작다.

Description

가변 분해능을 갖는 단일 스테이지 순환 아날로그-디지털 컨버터에서의 전류 감소{CURRENT REDUCTION IN A SINGLE STAGE CYCLIC ANALOG TO DIGITAL CONVERTER WITH VARIABLE RESOLUTION}

본 발명은 일반적으로 아날로그-디지털(A/D) 컨버터들에 관한 것으로, 더욱 구체적으로는, 전류 감소를 갖는 리던던트 부호화 디지트(Redundant Signed Digit; RSD) A/D 컨버터들에 관한 것이다.

집적 회로 기술에서의 진보가 무선 통신들 및 디지털 카메라들과 같은 다양한 애플리케이션들에 대해 복잡한 "시스템-온-칩(system-on-a-chip)" IC들의 개발을 가능하게 하였다. 이러한 애플리케이션들은, 저전력 및 소형 회로 면적이 중요한 설계 팩터들인 휴대형 전자 디바이스들에서 구현된다. 저전력 및 저전압 회로들은 배터리 전력 요건들을 감소시킬 필요가 있으며, 이것은 더 적거나 더 소형의 배터리들을 사용하는 설계를 허용할 수 있고, 차례로 디바이스 사이즈, 중량, 및 동작 온도를 감소시킨다.

그러나, 이러한 디바이스들은 통상적으로 디지털 신호들로 변환되는 아날로그 입력 신호들을 수신한다. 비교적 작은 면적에서 충분하게 높은 분해능(resolution)을 갖고, 비교적 저전력 동작을 달성하는 다양한 종래의 순환(알고리즘) A/D 컨버터들이 달성되었다.

필요한 분해능을 달성하면서 더욱더 낮은 전력이 지속적으로 요구되고 있다. 따라서, 전력에서의 임의의 추가의 감소들이 바람직하다. 따라서, 필요한 분해능을 달성하면서 전력에서 추가의 감소들에 대한 필요성이 존재한다.

본 발명은 전류 감소를 갖는 리던던트 부호화 디지트 A/D 컨버터들을 제공한다.

도 1은 예시적인 실시예들에 따른 단일-스테이지 RSD A/D 컨버터의 개략적인 블록도.
도 2는 도 1의 단일 멀티-비트/단일-비트 RSD 스테이지의 예시적인 실시예의 개략적인 블록도.
도 3은 도 2의 멀티-비트/단일-비트 RSD 스테이지를 구현하기 위해 사용될 수도 있는 예시적인 서브-ADC를 예시하는 개략적인 회로도.
도 4는 도 2의 멀티-비트/단일-비트 RSD 스테이지를 구현하기 위해 사용될 수도 있는 예시적인 MDAC를 예시하는 개략적인 회로도.
도 5는 도 3의 서브-ADC 및 도 4의 MDAC로 예시적인 10-비트 A/D 변환 프로세스를 수행하기 위해 사용될 수도 있는 제어 신호들을 예시하는 예시적인 타이밍도.
도 6은 예시적인 10-비트 A/D 변환 프로세스의 제 1 클록 위상(clock phase) 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 7은 예시적인 10-비트 A/D 변환 프로세스의 제 2 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 8은 예시적인 10-비트 A/D 변환 프로세스의 제 3 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 9는 예시적인 10-비트 A/D 변환 프로세스의 제 4 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 10은 예시적인 10-비트 A/D 변환 프로세스의 제 5 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 11은 예시적인 10-비트 A/D 변환 프로세스의 제 6 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 12는 예시적인 10-비트 A/D 변환 프로세스의 제 7 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 13은 예시적인 10-비트 A/D 변환 프로세스의 제 8 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 14는 예시적인 10-비트 A/D 변환 프로세스의 제 9 클록 위상 동안 도 3의 서브-ADC 및 도 4의 MDAC의 구성을 예시하는 단순 회로도.
도 15는 예시적인 실시예에 따른 A/D 변환의 방법에 포함된 예시적인 프로세스들을 예시하는 플로우차트.

몇몇 예시적인 실시예들의 아래의 상세한 설명은 첨부한 도면들과 함께 판독할 때 더 양호하게 이해될 것이다. 그러나, 예시적인 실시예들이 도시한 정밀한 배열들 및 수단들에 제한되지 않는다는 것을 이해해야 한다. 도면들에서, 동일한 번호들은 동일한 엘리먼트들을 전반적으로 나타내기 위해 사용된다. 또한, 다른 바람직한 특징들 및 특성들이 첨부한 도면들과 취해진 후속하는 상세한 설명 및 첨부한 청구범위 및 상술한 기술분야 및 배경으로부터 명백해질 것이다.

예시의 단순화 및 명확화를 위해, 도면들은 구성의 일반 방식을 예시하고, 널리 공지된 특징들 및 기법들의 설명들과 상세들은 예시된 실시예들의 양태들을 불필요하게 모호하게 하는 것을 회피하기 위해 생략될 수도 있다. 추가로, 도면들에서의 엘리먼트들은 반드시 스케일링하도록 드로잉되지 않는다. 예를 들어, 도면들 중 몇몇에서의 엘리먼트들 또는 영역들의 몇몇의 치수들은 예시적인 실시예들을 이해하는 것을 돕기 위해 동일하거나 다른 도면들의 다른 엘리먼트들 또는 영역들에 대하여 과장될 수도 있다.

첨부한 도면들과 관련하여 이하 설명되는 상세한 설명은 예시적인 실시예들 중 몇몇의 설명으로서 의도되고, 모든 가능한 실시예들을 완벽하게 설명하는 것으로 의도되지는 않는다. 즉, 선행 기술 분야, 배경, 또는 예시적인 실시예들의 다음의 상세한 설명에 제공된 어떠한 표현되거나 암시된 이론에 의해 제한될 의도는 없다. 동일하거나 등가의 기능들이 상이한 실시예들에 의해 달성될 수도 있다는 것을 이해해야 한다.

설명 및 청구범위에서 만약 있다면, 용어들 "제 1", "제 2", "제 3", "제 4" 등은, 반드시 특정한 순차적 또는 연대적 순서를 설명하기 위해서가 아니라 유사한 엘리먼트들 사이를 구별하기 위해 사용될 수도 있다. 이렇게 사용된 용어들이 적절한 환경하에서 상호교환가능하여서, 여기에 설명된 실시예들은 예를 들어, 여기에 예시되거나 그렇지 않으면 설명된 것들 이외의 순서로 사용될 수 있다는 것을 이해해야 한다. 또한, 용어들 "구비한다(comprise)", "포함한다(include)", "갖는다(have)" 및 이들의 임의의 변형은 비배타적인 포함을 커버하도록 의도되어서, 엘리먼트들의 리스트를 구비하고, 포함하거나, 갖는 프로세스, 방법, 제품, 또는 장치가 이들 엘리먼트에 반드시 제한되지 않지만, 명백하게 리스트되지 않거나 이러한 프로세스, 방법, 제품, 또는 장치에 고유한 다른 엘리먼트들을 포함할 수도 있다.

도 1은 단일-스테이지 RSD A/D 컨버터의 개략적인 블록도이다. A/D 컨버터(200)는 단일 멀티-비트/단일-비트 RSD 스테이지(210) 및 디지털 섹션(digital section)(220)을 포함한다. 디지털 섹션(220)은 정렬 및 동기 블록(230) 및 상관 블록(240)을 갖는다. 아날로그 입력 신호(예를 들어, 전압)(205)가 제 1 스위치(212)를 통해 단일 멀티-비트/단일-비트 RSD 스테이지(210)의 입력에 제공된다. RSD 스테이지(210)는 디지털 출력 신호를 디지털 섹션(220)에 제공한다. RSD 스테이지(210)는 또한 제 1 스위치(212)를 통해 RSD 스테이지의 입력으로 피드백되는 잔류(residual) 전압 신호(VR)를 생성한다. 제 1 스위치(212)는 아날로그 입력 신호(205)가 수신되는 제 1 사이클(cycle) 동안 폐쇄되고, 그 후, 아날로그 신호의 디지털 신호로의 변환을 완료하는데 걸리는 나머지 수의 사이클 동안 개방된다. 바람직하게는, RSD 스테이지(210)의 피드백 루프는 비교기와 같은 임의의 개재 회로(intervening circuitry) 없이, RDS 스테이지 출력으로부터 제 1 스위치(212)에 직접 접속된다. 아날로그 입력 신호의 디지털 출력 신호로의 A/D 변환을 완료하기 위한 사이클들의 수는 디지털 출력 신호에서의 비트들의 수에 의존한다. RSD 스테이지(210)로부터 출력된 디지털 비트들은 디지털 섹션(220)에 제공되고, 여기서, 이들은 정렬, 동기화, 및 결합되어서, 표준 포맷 바이너리(binary) 출력 코드를 제공한다.

도 1의 아키텍처는 총 캐패시턴스, 면적, 및 전력에서 현저한 감소를 달성할 수 있다. 이것은, 예시적인 실시예들에 따르면, 단일 멀티-비트/단일-비트 RSD 스테이지(210)가 A/D 변환의 제 1 클록 위상 동안 적어도 2.5 비트의 분해능을 갖도록 초기에 구성된 후, A/D 변환의 후속 클록 위상들 동안 1.5 비트의 분해능을 갖도록 재구성되기 때문이다.

도 2는 도 1의 단일 멀티-비트/단일-비트 RSD 스테이지의 예시적인 실시예(300)의 개략적인 블록도이다. RSD 스테이지(300)는 아날로그 입력 신호(VIN)가 인가되는 입력 단자(205) 및 아날로그 입력 신호(VIN)를 노드(307)에 선택적으로 인가하기 위해 사용되는 제 1 스위치(305)를 포함한다. RSD 스테이지(300)는 또한, 잔류 전압 피드백 신호(VR)를 노드(307)에 선택적으로 인가하기 위해 사용되는 피드백 스위치(315)를 포함한다.

RSD 스테이지(300)는 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 비교기들(302, 304, 306, 308, 310, 312)을 각각 추가로 포함한다. RSD 스테이지(300)가 6개의 비교기들을 갖기 때문에, 2.5 비트의 최대 분해능을 달성할 수 있다. 도 3에 예시된 6개-비교기 구성이 바람직하지만, 대안의 실시예들은 6개 이상의 비교기들을 가질 수도 있다. 다시 말해, 대안의 실시예들은 2.5 비트보다 큰 분해능을 달성할 수도 있다. 비교기들(302, 304, 306, 308, 310, 312) 각각은 노드(307)에 접속되는 포지티브(positive) 입력 단자를 갖는다. 제 1 스위치(305) 및 피드백 스위치(315)의 상태에 의존하여, 비교기들(302, 304, 306, 308, 310, 312)의 포지티브 입력 단자들은 아날로그 입력 신호 또는 잔류 전압 피드백 신호 중 하나를 수신한다. 즉, 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 신호가 스위치들(305, 315)의 사용을 통해 제 1 내지 제 6 비교기들(302, 304, 306, 308, 310, 312)의 포지티브 입력 단자들에 입력된다. 바람직하게는, 잔류 전압 피드백 신호(VR)는 도 2에 도시된 바와 같이 직접 피드백 신호 경로를 통해 비교기들(302, 304, 306, 308, 310, 312)에 제공된다(즉, 샘플 및 홀드 회로(hold circuit)와 같은 개재 회로가 없음).

또한, 비교기들(302, 304, 306, 308, 310, 312) 각각은 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 미리 결정된 전압 신호들(예를 들어, VREF1, VREF2, VREF3, VREF4, VREF5, 및 VREF6) 각각을 수신하는 네거티브(negative) 입력 단자를 갖는다. 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 비교기들(302, 304, 306, 308, 310, 및 312) 각각은 그들의 각각의 입력 단자들에 인가된 신호들을 비교하여 비교기 출력 신호를 생성한다.

예시적인 실시예에 따르면, RSD 스테이지(300)는, 다수의 순차적 클록 위상들에 걸쳐 발생하는 아날로그 입력 신호에 대한 A/D 변환 프로세스 동안, 미리 결정된 전압 신호들(VREF1, VREF2, VREF3, VREF4, VREF5, 및 VREF6)의 값들이 클록 위상들 중 각각의 하나에 대해 선택적으로 변경될 수도 있도록 구성가능하다. 예를 들어, 아날로그-디지털 변환의 제 1 클록 위상 동안, 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 미리 결정된 전압 신호들(VREF1, VREF2, VREF3, VREF4, VREF5, 및 VREF6) 각각은 고유값으로 각각 설정될 수도 있다. 아날로그-디지털 변환의 제 2 및 후속 클록 위상들 동안, 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 미리 결정된 전압 신호들(VREF1, VREF2, VREF3, VREF4, VREF5, 및 VREF6) 중 몇몇 또는 모두는 이전의 클록 위상에서와는 상이한 값을 갖도록 변경될 수도 있다.

예시적인 실시예에 따르면, 제 1 클록 위상 이후의 A/D 변환의 클록 위상들 동안, RSD 스테이지(300)는 비교기들(302, 304, 306, 308, 310, 312) 모두보다 작은 비교기들로부터의 출력들을 사용한다. 다시 말해, 제 1 클록 위상 이후의 클록 위상들에 대해, 단일-비트/멀티-비트 RSD 스테이지(300)로부터 달성되는 분해능은 제 1 클록 위상의 분해능에 비해 감소된다. 예시적인 실시예들의 이들 양태들은 이하 더욱 상세히 설명된다.

제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 비교기들(302, 304, 306, 308, 310, 및 312)의 출력들은 로직 회로(320)에 접속된다. A/D 변환 프로세스의 클록 위상들 동안, 로직 회로(320)는 아날로그 입력 신호 또는 잔류 전압 피드백 신호 중 선택된 신호를 나타내는 디지털 출력 신호를 생성할 수 있다. 예시적인 실시예에서, 로직 회로(320)는 모든 비교기들(302, 304, 306, 308, 310, 312)로부터의 출력에 기초하여 A/D 변환 프로세스의 클록 위상 동안 디지털 출력 신호로서 3개의 로우(raw) 디지털 비트들(D0, D1, D2)을 생성한다. 예시적인 실시예에서, 로직 회로(320)는 모든 비교기들(302, 304, 306, 308, 310, 312)보다 적은 비교기들로부터의 출력들에 기초하여 A/D 변환 프로세스의 다른 클록 위상 동안 디지털 출력 신호로서 2개의 로우 디지털 비트들(D0, D1)을 생성한다. 바람직한 실시예에서, 3개의 디지털 비트들(D0, D1, D2)은 A/D 변환 프로세스의 제 1 클록 위상 동안 생성된다. A/D 변환의 임의의 클록 위상 동안 생성된 디지털 비트들은 디지털 섹션(220)에서 정렬되고 동기화된 후, A/D 변환의 다른 클록 위상들로부터의 디지털 비트 또는 비트들과 결합하여, 포맷된 바이너리 출력 코드를 형성한다.

A/D 변환의 클록 위상들 동안, 로직 회로(320)는 또한 비교기들(302, 304, 306, 308, 310, 312)로부터의 출력 신호들 중 적어도 2개에 기초하여 높은(high) 스위치 제어 신호(333), 중간(mid) 스위치 제어 신호(353), 및 낮은(low) 스위치 제어 신호(343)를 생성할 수 있다.

단일-비트/멀티-비트 RSD 스테이지(300)는 프로그램가능한 이득/합산 엘리먼트(325)를 추가로 포함한다. 프로그램가능한 이득/합산 엘리먼트(325)는 높은 스위치 제어 신호(333), 중간 스위치 제어 신호(353), 낮은 스위치 제어 신호(343), 노드(307)로부터의 아날로그 입력 신호와 잔류 전압 피드백 신호 중 선택된 신호, 제 1 기준 전압(VREFP), 제 2 기준 전압(VREFM), 및 접지 전압을 입력들로서 수신한다. 프로그램가능한 이득/합산 엘리먼트(325)는 잔류 전압 피드백 신호(VR)를 생성한다. 프로그램가능한 이득/합산 엘리먼트(325)와 관련된 실제 전달 함수가 특정한 설계에 의존하지만, 일반적으로는, 잔류 전압 피드백 신호(VR)는 2개의 곱들(two products)의 합으로서 간주될 수도 있다. A/D 변환의 특정한 클록 위상에 의존하여, 제 1 곱은 제 1 이득 팩터로 승산된 잔류 전압 피드백 신호의 이전에 생성된 값 또는 아날로그 입력 신호이다. 제 2 곱은 제 2 이득 팩터로 승산된 기준 전압들(VREFP, VREFM, 또는 제로) 중 선택된 하나이다.

프로그램가능한 이득/합산 엘리먼트(325) 및 비교기들(302, 304, 306, 308, 310, 312)에 대한 입력으로서 잔류 전압 피드백 신호를 선택하는 피드백 스위치(315)가 제공된다. 피드백 스위치(315)는 프로그램가능한 이득/합산 엘리먼트(325)의 출력과 노드(307) 사이에 배치된다. 피드백 스위치(315)가 폐쇄될 때, 제 1 스위치(305)가 개방되어서, 잔류 전압 피드백 신호가 프로그램가능한 이득/합산 엘리먼트(325) 및 비교기들(302, 304, 306, 308, 310, 312)로 입력된다. 제 1 스위치(305)가 폐쇄될 때, 피드백 스위치(315)가 개방되어서, 아날로그 입력 신호가 프로그램가능한 이득/합산 엘리먼트(325) 및 비교기들(302, 304, 306, 308, 310, 312)로 입력된다. 상기 논의된 바와 같이, 제 1 스위치(305)는 아날로그 입력 신호의 변환 동안 제 1 클록 사이클에서 폐쇄되고, 제 1 스위치(305)는 아날로그 입력 신호를 변환하는 후속 사이클들 동안 개방된다.

도 3 및 도 4는 예시적인 실시예에 따른 도 3의 멀티-비트/단일-비트 RSD 스테이지(300)를 더욱 상세히 예시하는 개략적 회로도들이다. 도 3은 예시적인 실시예에 따른 서브-ADC(400)를 예시하고, 도 4는 승산 디지털-아날로그 컨버터(Multiplying Digital-to-Analog Converter; MDAC)(325)로 또한 칭할 수도 있는 이득/합산 엘리먼트(325)를 더욱 상세히 예시한다. 도 2에 예시된 멀티-비트/단일-비트 RSD 스테이지(300)는 도 3의 서브-ADC(400) 및 도 4의 MDAC(325)로 구현될 수도 있다.

도 3을 참조하면, 서브-ADC(400)는 아날로그 입력 신호(VIN)를 수신하는 입력 단자(205)를 포함한다. 제 1 스위치(305)는 입력 단자(205)와 제 1 노드(405) 사이에 배치된다. 제 1 스위치(305)는, 제 1 스위치가 폐쇄될 때 아날로그 입력 신호를 제 1 노드(405)에 선택적으로 인가하도록 동작가능하다. 피드백 스위치(315)는 제 1 노드(405)와 제 2 노드(410) 사이에 배치된다. 피드백 스위치(315)는, 피드백 스위치가 폐쇄될 때 잔류 전압 피드백 신호(VR)를 제 1 노드(405)에 선택적으로 인가하도록 동작가능하다. 상기 논의된 바와 같이, 제 1 스위치(305)가 폐쇄될 때, 피드백 스위치(315)는 개방되고, 제 1 스위치(305)가 개방될 때, 피드백 스위치(315)는 폐쇄된다. 제 1 스위치(305)는 A/D 변환 프로세스의 제 1 클록 위상 동안 폐쇄되고, 피드백 스위치(315)는 A/D 변환 프로세스의 후속 클록 위상들 동안 폐쇄된다.

서브-ADC(400)는 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 비교기들(302, 304, 306, 308, 310, 312) 각각을 추가로 포함한다. 비교기들(302, 304, 306, 308, 310, 및 312)의 동작은 도 3에 대해 상술한 바와 동일하다. 서브-ADC(400)는 로직 회로(320)를 추가로 포함한다. 로직 회로(320)는 제 1 내지 제 6 비교기들(302, 304, 306, 308, 310, 및 312)에 접속되고, 제 1 내지 제 6 비교기들로부터 출력 신호들을 수신한다.

A/D 변환 프로세스의 제 1 클록 위상 동안, 로직 회로(320)는 제 1 내지 제 6 비교기들(302, 304, 306, 308, 310, 및 312) 각각으로부터의 출력 신호들에 기초하여 3개의 로우 디지털 비트들(D0, D1, D2)을 생성한다. 예시적인 실시예에 따르면, 로직 회로(320)는 모든 비교기들(302, 304, 306, 308, 310, 312)보다 작은 비교기들로부터의 출력 신호들에 기초하여 A/D 변환 프로세스의 하나 이상의 후속 클록 위상들 동안 2개의 로우 디지털 비트들(D0, D1)을 생성한다. 로직 회로는 또한 MDAC(325)의 몇몇 스위치들을 제어하기 위해 사용되는 제어 신호들(h, l, m)을 생성한다. 이것은 이하 더욱 상세히 설명될 것이다. 제어 신호들(h, l, m)은 도 3의 높은 스위치 제어 신호, 낮은 스위치 제어 신호, 및 중간 스위치 제어 신호(333, 343, 및 353) 각각에 대응한다.

도 2의 프로그램가능한 이득/합산 엘리먼트(325)는 도 4의 MDAC(325)를 사용하여 구현된다. 도 4를 참조하면, MDAC(325)는 연산 증폭기(op-amp)(555), 연산 증폭기(606), 캐패시터들(521, 523, 525, 527, 581), 및 스위치들(502, 504, 506, 508, 512, 514, 522, 524, 532, 534, 536, 542, 544, 546, 552, 554, 556, 562, 564, 572, 574, 582, 584, 586, 588, 590, 592, 594, 601, 602, 603, 604, 605)를 포함하고, 이들 모두는 도 4 에 도시된 방식으로 배열된다. 완벽을 위해, 이러한 점에서, MDAC(325)와는 구조적으로는 다르지만 그럼에도 불구하고 동일한 기능을 달성하는 도 2의 프로그램가능한 이득/합산 엘리먼트(325)를 구현하는 다른 MDAC 설계들을 당업자들이 생각할 수도 있다는 것에 유의해야 한다. 도 4에 도시된 스위치들은 트랜지스터들을 사용하여 구현될 수도 있다.

도 4에 예시된 회로 접속은 다음과 같다. 노드(501)에서의 아날로그 입력 신호는 스위치들(502, 504, 506, 508) 각각을 통해 노드들(511, 513, 515, 517)에 선택적으로 접속된다. 노드(503)에서의 잔류 전압 피드백 신호는 스위치들(512, 514, 522, 524) 각각을 통해 노드들(511, 513, 515, 517)에 선택적으로 접속된다. 노드들(513, 515, 517)은 스위치들(532, 534, 536) 각각에 의해 소정의 높은 기준 전압원(VREFP)에 선택적으로 접속된다. 노드들(513, 515, 517)은 스위치들(542, 544, 546) 각각에 의해 미리 결정된 낮은 기준 전압원(VREFM)에 선택적으로 접속된다. 노드들(513, 515, 517)은 스위치들(552, 554, 556) 각각에 의해 미리 결정된 제로 전압원에 선택적으로 접속된다. 노드(511)는 스위치(562)에 의해 노드(503)에 선택적으로 접속된다. 캐패시터(521)는 노드들(517, 533) 사이에 커플링된다(coupled). 캐패시터(523)는 노드들(515, 533) 사이에 커플링된다. 캐패시터(525)는 노드들(513 및 531) 사이에 커플링된다. 캐패시터(527)는 노드들(511 및 531) 사이에 커플링된다. 노드(531)는 스위치(590)에 의해 미리 결정된 제로 전압에 선택적으로 접속된다. 노드(533)는 스위치(592)에 의해 소정의 제로 전압에 선택적으로 접속된다. 노드(531)는 스위치(582)에 의해 노드(533)에 선택적으로 접속된다. 노드(531)는 스위치들(564, 601, 603)에 의해 연산 증폭기(555) 또는 연산 증폭기(606)의 네거티브 입력 단자에 선택적으로 접속되고, 노드(533)는 스위치들(574, 601, 603)에 의해 연산 증폭기(555) 또는 연산 증폭기(606)의 네거티브 입력 단자에 선택적으로 접속된다. 노드(515)는 스위치(572)를 통해 노드(503)에 선택적으로 접속된다. 연산 증폭기(555) 또는 연산 증폭기(606)의 네거티브 입력 단자는 스위치들(586, 601, 603)에 의해 노드(583)에 선택적으로 접속된다. 연산 증폭기(555 또는 606)의 네거티브 입력 단자는 스위치들(594, 601, 603)에 의해 노드(503)에 선택적으로 접속된다. 연산 증폭기들(555, 606)의 포지티브 입력 단자들은 미리 결정된 제로 전압에 연결된다. 캐패시터(581)는 스위치(588)에 의해 노드(503)와 노드(583) 사이에 선택적으로 커플링된다. 노드(503)는 스위치들(602 및 605)에 의해 연산 증폭기들(555 또는 606)의 출력들에 선택적으로 커플링된다. 연산 증폭기(606)의 출력은 스위치(604)에 의해 연산 증폭기(606)의 포지티브 입력 단자에 선택적으로 커플링된다. 노드(583)는 스위치(584)에 의해 미리 결정된 제로 전압에 선택적으로 커플링된다.

예시적인 실시예에 따르면, A/D 변환 프로세스의 클록 위상 동안, MDAC(325)는 아날로그 입력 신호에 대해 4의 제 1 이득 팩터 및 기준 전압들(VREFP, VREFM, 또는 제로) 중 선택된 하나에 대해 0, 1, 2 또는 3의 선택된 제 2 이득 팩터를 생성하도록 동작가능하다. 예시적인 실시예에 따르면, A/D 변환의 후속 클록 위상들 동안, MDAC(325)는 잔류 전압 피드백 신호에 대해 2의 제 1 이득 팩터 및 기준 전압들(VREFP, VREFM, 또는 제로) 중 선택된 하나에 대해 0 또는 1의 선택된 제 2 이득 팩터를 생성하도록 동작가능하다.

도 4의 스위치들(305, 315) 뿐만 아니라 도 4의 MDAC(325)에 포함된 스위치들은 멀티-비트/단일-비트 RSD 스테이지(300)의 동작을 제어한다. 아래의 단락에서 명백해질 바와 같이, MDAC(325)에서의 스위치들 중 몇몇은 공통 클록 신호로부터 유도되는 제어 신호들을 사용하여 제어되고, 다른 스위치들은 서브-ADC(400)의 로직 회로(320)에 의해 생성되는 높은, 낮은, 중간-스위치 제어 신호들(h, l, m)에 의해 제어된다. 클록 신호로부터의 하나 또는 몇몇 제어 신호들의 유도와 관련된 상세들은, 이들이 예시적인 실시예들을 이해하는데 중요하지 않기 때문에, 여기에 더 상세히 설명되지 않는다.

도 4의 MDAC(325)에 포함되는 스위치들은 본 단락의 아래에 나타나는 표 Ⅰ의 좌측 열에 모두 리스트된다. 제어 신호들은 표 Ⅰ의 우측 열에 리스트된다. 좌측 열의 행들에 나타나는 각 스위치 또는 스위치들의 그룹에 대해, 우측 열에서의 대응하는 행은 스위치 또는 스위치들의 그룹의 상태를 결정하는 제어 신호 또는 제어 신호들을 포함한다. 스위치들(590 및 592)에 대한 (OR) 표기는 논리 OR 함수를 칭한다.

[표 Ⅰ]

도 5는 도 3의 서브-ADC(400) 및 도 4의 MDAC(325)를 사용하여 예시적인 10-비트 A/D 변환을 수행하기 위해 사용될 수도 있는 제어 신호들을 예시하는 예시적인 타이밍도이다. 도 6은 클록 신호로부터 유도되는 표 Ⅰ에 지정된 제어 신호들 뿐만 아니라 클록 신호를 예시한다. 도 5에서, 하나의 클록 사이클이 클록 신호의 인접하는 상승 에지들 사이의 시간으로서 정의된다. 클록 위상은 클록 신호의 각각의 "업(up)" 또는 "다운(down)" 주기이다. 따라서, 도 6은 10개의 순차적 클록 위상들 또는 5개의 클록 사이클들 동안 표 Ⅱ로부터의 제어 신호들을 예시한다.

본 단락의 아래에 나타나는 표 Ⅱ는 도 6에 예시된 10개의 클록 위상들 각각 동안 도 5의 제어 신호들에 의해 제어되는 모든 스위치들의 상태를 예시한다. 표 Ⅱ에서, "X"는 관련된 스위치 또는 스위치들이 폐쇄라는 것을 나타내고, 기재의 부재는 관련된 스위치 또는 스위치들이 개방이라는 것을 나타낸다. 표 Ⅱ는 표 Ⅰ 및 도 5를 사용하여 유도된다. 예를 들어, 표 Ⅰ에 따르면, 스위치(592)의 상태는 논리식 SWVIN OR SWFB2에 기초하여 제어된다. 이들 신호들은 보수(complement)들을 가질 수도 있고, 이 보수들은 신호 명칭에 선행하는 "NOT"을 갖는다. 도 5는, 제어 신호(SWVIN) 또는 제어 신호(SWFB2)가 제 1, 제 4, 제 6, 및 제 8 클록 위상들 동안 논리 "하이" 상태에 있다는 것을 예시한다. 따라서, 표 Ⅱ는, 스위치(592)가 제 1, 제 4, 제 6, 및 제 8 클록 위상들 동안 폐쇄된다는 것을 예시한다. 다른 스위치들의 상태는 동일한 방식으로 유도될 수도 있다. 따라서, 표 Ⅱ는 도 5에 예시된 10개의 클록 위상들 동안 도 4에 예시되는 스위치들의 상태를 요약하기 위한 편리한 방식을 제공한다.

[표 Ⅱ]

도 6 내지 도 14는, 도 5에 예시된 제어 신호들을 사용하는 예시적인 10-비트 A/D 변환의 제 1의 9개 클록 위상들에 대한 도 3 의 서브-ADC(400) 및 도 4의 MDAC(325)의 구성을 예시하는 단순 회로도들이다. 도 7 내지 도 15의 단순 회로도들은 표 Ⅱ에 요약된 바와 같은 10-비트 A/D 변환의 각 위상 동안 스위치들의 상태를 사용하여 획득될 수도 있다. 따라서, 도 6은 제 1 클록 위상에 대응하고, 도 7은 제 2 클록 위상에 대응하고, 도 8은 제 3 클록 위상에 대응하는 등, 도 14는 제 9 클록 위상에 대응한다. 제 10 클록 위상에 대응하는 도면은, 표 Ⅱ에서 알 수 있는 바와 같이, 모든 스위치들이 개방되어 MDAC(325)에 대한 관심대상이 아닌 구성을 발생시키기 때문에 생략된다. 명확성을 증가시키기 위해, 도 4에 예시된 스위치들 중 어느 것도 도 6 내지 도 14의 단순 회로도들에 도시되지 않고, 특정한 클록 위상 동안 양측에 접지되는 어떠한 캐패시터(521, 523, 525, 527, 581)도 그 클록 위상에 대응하는 도면에 예시되지 않는다. 후속하는 단락들에서, 도 3의 서브-ADC(400) 및 도 4의 MDAC(325)에 의해 수행될 때의 예시적인 10-비트 A/D 변환 프로세스가 더욱 상세히 설명될 것이다.

도 6은 예시적인 10-비트 변환 프로세스의 제 1 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 1 클록 위상 동안, 스위치들(601, 602, 604)은 폐쇄되고, 스위치들(603, 605)은 개방되어서, 연산 증폭기(555)는 활성이 되고, 연산 증폭기(606)는 디커플링된다(decoupled). 연산 증폭기(606)가 디커플링될 때, 이것은 또한 전류 사용을 회피하기 위해 파워 다운(power down)된다. 이것은 바이어스를 디스에이블함으로써 편리하게 수행된다. 제 1 클록 위상 동안, 아날로그 입력은 도 1의 디지털 섹션(220)으로 전송되는 로우 디지털 데이터(raw digital data)의 3 비트들을 생성하기 위해 비교기들(302, 304, 306, 308, 310, 312) 모두로부터의 출력들을 사용하는 MDAC(325) 및 서브-ADC(400)에 의해 샘플링된다. 제 1 클록 위상 동안, 리셋 신호가 도 4 의 스위치(594)를 폐쇄하도록 선언되어, 연산 증폭기(555)의 리셋팅을 발생시킨다. 다른 실시예들에 따르면, 연산 증폭기(555)는 임의의 n-비트 A/D 변환 프로세스에 대한 제 1 클록 위상 동안 리셋될 수도 있다.

도 7은 예시적인 10-비트 A/D 변환 프로세스의 제 2 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 2 클록 위상 동안, 스위치들(601, 602, 604)은 폐쇄되고, 스위치들(603, 605)은 개방되어, 연산 증폭기(555)는 활성이 되고 연산 증폭기(606)는 디커플링된다. 제 2 클록 위상 동안, 연산 증폭기(555)는 이전의 제 1 클록 위상으로부터의 풀 서브-ADC(400) 결과에 기초하여 잔류 전압 피드백 신호(VR₁)를 생성한다. 상술한 바와 같이, VR₁은 아날로그 입력 신호에 대한 제 1 이득 팩터로서 4를 사용하고 미리 결정된 기준 전압원들(VREFG, VREFM, 제로) 중 선택된 하나에 대한 제 2 이득 팩터로서 2를 사용하여 생성된다. 캐패시터들(521, 523, 및 525)은 높은, 낮은, 중간 스위치 제어 신호들(h, l, m)에 기초하여 미리 결정된 높은 기준 전압원(VREFP), 미리 결정된 낮은 기준 전압원(VREFM), 또는 미리 결정된 제로 기준 전압에 연결된다. 상술한 바와 같이, 높은, 낮은, 중간 스위치 제어 신호들(h, l, m)은 MDAC(325)의 스위치들(532, 534, 536, 542, 544, 546, 552, 554, 556)(도 4)의 상태를 결정한다. 제 2 클록 위상 동안, 잔류 전압 피드백 신호(VR₁)는 캐패시터(581)에 대해 샘플링된다. 제 2 클록 위상 동안, 서브-ADC(400)가 하나 이상의 로우 디지털 비트들의 디지털 출력 신호를 생성하지 않는다는 것에 유의한다. 다른 실시예들에 따르면, 서브-ADC(400)는 임의의 n-비트 A/D 변환 프로세스에 대한 제 2 클록 위상 동안 디지털 출력 신호를 생성하지 않는다.

도 8은 예시적인 10-비트 A/D 변환 프로세스의 제 3 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 3 클록 위상 동안, 스위치들(601, 602, 및 604)은 개방되고, 스위치들(603 및 605)은 폐쇄되어서, 연산 증폭기(606)는 활성이 되고 연산 증폭기(555)는 디커플링된다. 제 3 클록 위상 동안, 이전의 제 2 클록 위상 동안 생성된 잔류 전압 피드백 신호(VR₁)는 캐패시터들(525 및 527)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(302 및 304)에 의해 샘플링된다. 제 3 클록 위상 동안, 제 1 미리 결정된 전압 신호(VREF1)는 제 1 비교기(302)의 네거티브 입력 단자에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 3 클록 위상 동안, 제 2 소정의 전압 신호(VREF2)는 제 2 비교기(304)의 네거티브 입력 단자에 인가되는 소정의 낮은 전압(VL)일 수도 있다. VH 및 VL에 대한 실제 전압값들은, 그것이 전원 전압들을 제한할 수도 있기 때문에 프로세스 기술의 기능이다. 그러나, 일 예시적인 실시예에서, VH는 약 1.5 볼트(V)이고, 더욱 바람직하게는 약 1.475 V이고, VL은 약 1.2 V이고 더욱 바람직하게는 1.225 V이다. 비교기들(302, 304)로부터의 출력 신호들에 기초하여, 서브-ADC(400)의 로직 회로(320)는 높은, 낮은, 중간 스위치 제어 신호들(h, l, m)에 대한 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 3 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1 의 디지털 섹션(220)으로 전송된다. 이러한 클록 위상 동안 단일-비트/멀티-비트 스테이지(300)에 의해 달성된 분해능은, 서브-ADC(400)의 2개의 비교기들(302, 304)만이 사용되기 때문에 단지 1.5 비트이다는 것을 당업자는 이해할 것이다. 제 3 클록 위상에서, 분해능에 대한 필요성은 4배로 감소된다. 감소된 분해능에 대한 필요성을 이용함으로써 전력을 절약하기 위해 연산 증폭기(606)가 사용되고 연산 증폭기(555)가 디커플링된다. 연산 증폭기(606)는 연산 증폭기(555)에 비교하여 약 4배의 전류 절약을 갖는다. 더 낮은 전류가 거의 동일한 팩터만큼 분해능을 감소시키는 효과를 갖는다. 분해능에 대한 필요성이 감소되기 때문에, 전력의 감소가 이용가능하다. 연산 증폭기들을 스위칭하는 대안으로서, 제 1의 2개의 클록 위상들 동안, 2개의 증폭기들은 병렬로 커플링되고, 여기서, 이들은 분해능에서 약 3:1 비율을 가져서, 순수 4의 팩터의 분해능이 존재한다. 제 3 클록 위상에서, 3의 팩터의 연산 증폭기가 디커플링된다. 이 효과는, 분해능에서 4배의 감소 및 전류에서 대응하는 강하가 존재한다는 점에서 동일하다. 연산 증폭기 변경이 연산 증폭기 동작에서 소모된 전력을 적어도 약 4배 만큼 감소시켜야 한다는 것이 예상된다. 전류에서 적어도 약 4배의 감소를 달성하는 다른 가능성은 제 3 클록 위상에서 연산 증폭기(555)의 바이어스 전류를 변경하고 연산 증폭기(606)를 갖지 않는 것이다.

도 9는 예시적인 10-비트 A/D 변환 프로세스의 제 4 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 4 클록 위상 동안, 연산 증폭기(555)는 이전의 제 3 클록 위상으로부터의 제어 신호들(h, l, m)에 기초하여 이전의 잔류 전압 피드백 신호(VR₁)로부터 새로운 잔류 전압 피드백 신호(VR₂)를 생성한다. 잔류 전압 피드백 신호(VR₂)는 캐패시터들(521 및 523)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(306, 308)에 의해 샘플링된다. 제 4 클록 위상 동안, 제 3 미리 결정된 전압 신호(VREF3)는 제 3 비교기(306)의 네거티브 입력 단자에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 4 클록 위상 동안, 제 4 미리 결정된 전압 신호(VREF4)는 제 4 비교기(308)의 네거티브 입력 단자에 인가되는 미리 결정된 낮은 전압(VL)일 수도 있다. 비교기들(306, 308)로부터의 출력 신호들에 기초하여, 서브-ADC(400)는 높은, 낮은, 중간-스위치 제어 신호들(h, l, m)에 대해 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 4 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1 의 디지털 섹션(220)으로 전송된다.

도 10은 예시적인 10-비트 A/D 변환 프로세스의 제 5 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 5 클록 위상 동안, 연산 증폭기(555)는 이전의 제 4 클록 위상으로부터의 제어 신호들(h, l, m)에 기초하여 이전의 잔류 전압 피드백 신호(VR₂)로부터 새로운 잔류 전압 피드백 신호(VR₃)를 생성한다. 잔류 전압 피드백 신호(VR₃)는 캐패시터들(525 및 527)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(310, 312)에 의해 샘플링된다. 제 5 클록 위상 동안, 제 5 미리 결정된 전압 신호(VREF5)는 제 5 비교기(310)의 네거티브 입력 단자에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 5 클록 위상 동안, 제 6 미리 결정된 전압 신호(VREF6)는 제 6 비교기(312)의 네거티브 입력 단자에 인가되는 미리 결정된 낮은 전압(VL)일 수도 있다. 비교기들(310, 312)로부터의 출력 신호들에 기초하여, 서브-ADC(400)는 높은, 낮은, 중간-스위치 제어 신호들(h, l, 및 m)에 대한 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 5 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1의 디지털 섹션(220)으로 전송된다.

도 11은 예시적인 10-비트 A/D 변환 프로세스의 제 6 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 6 클록 위상 동안, 연산 증폭기(555)는 이전의 제 5 클록 위상으로부터의 제어 신호들(h, l, m)에 기초하여 이전의 잔류 전압 피드백 신호(VR₃)로부터 새로운 잔류 전압 피드백 신호(VR₄)를 생성한다. 잔류 전압 피드백 신호(VR₄)는 캐패시터들(521 및 523)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(302, 304)에 의해 샘플링된다. 제 6 클록 위상 동안, 제 1 미리 결정된 전압 신호(VREF1)는 제 1 비교기(302)의 네거티브 입력 단자에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 6 클록 위상 동안, 제 2 미리 결정된 전압 신호(VREF2)는 제 6 비교기(304)의 네거티브 입력 단자에 인가되는 미리 결정된 낮은 전압(VL)일 수도 있다. 비교기들(302, 304)로부터의 출력 신호들에 기초하여, 서브-ADC(400)는 높은, 낮은, 중간-스위치 제어 신호들(h, l, 및 m)에 대한 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 6 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1의 디지털 섹션(220)으로 전송된다.

도 12는 예시적인 10-비트 A/D 변환 프로세스의 제 7 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 7 클록 위상 동안, 연산 증폭기(555)는 이전의 제 6 클록 위상으로부터의 제어 신호들(h, l, m)에 기초하여 이전의 잔류 전압 피드백 신호(VR₄)로부터 새로운 잔류 전압 피드백 신호(VR₅)를 생성한다. 잔류 전압 피드백 신호(VR₅)는 캐패시터들(525 및 527)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(306, 308)에 의해 샘플링된다. 제 7 클록 위상 동안, 제 3 미리 결정된 전압 신호(VREF3)는 제 3 비교기(306)의 네거티브 입력 단자에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 7 클록 위상 동안, 제 4 미리 결정된 전압 신호(VREF4)는 제 4 비교기(308)의 네거티브 입력 단자에 인가되는 미리 결정된 낮은 전압(VL)일 수도 있다. 비교기들(306, 308)로부터의 출력 신호들에 기초하여, 서브-ADC(400)는 높은, 낮은, 중간-스위치 제어 신호들(h, l, 및 m)에 대한 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 7 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1의 디지털 섹션(220)으로 전송된다.

도 13은 예시적인 10-비트 A/D 변환 프로세스의 제 8 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 8 클록 위상 동안, 연산 증폭기(555)는 이전의 제 7 클록 위상으로부터의 제어 신호들(h, l, m)에 기초하여 이전의 잔류 전압 피드백 신호(VR₅)로부터 새로운 잔류 전압 피드백 신호(VR₆)를 생성한다. 잔류 전압 피드백 신호(VR₆)는 캐패시터들(521 및 523)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(310, 312)에 의해 샘플링된다. 제 8 클록 위상 동안, 제 5 미리 결정된 전압 신호(VREF5)는 제 5 비교기(310)의 네거티브 입력 단자에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 8 클록 위상 동안, 제 6 미리 결정된 전압 신호(VREF6)는 제 6 비교기(312)의 네거티브 입력 단자에 인가되는 미리 결정된 낮은 전압(VL)일 수도 있다. 비교기들(310, 312)로부터의 출력 신호들에 기초하여, 서브-ADC(400)는 높은, 낮은, 중간-스위치 제어 신호들(h, l, 및 m)에 대한 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 8 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1의 디지털 섹션(220)으로 전송된다.

도 14는 예시적인 10-비트 A/D 변환 프로세스의 제 9 클록 위상 동안 서브-ADC(400) 및 MDAC(325)의 구성을 예시하는 단순 회로도이다. 제 9 클록 위상 동안, 연산 증폭기(555)는 이전의 제 8 클록 위상으로부터의 제어 신호들(h, l, m)에 기초하여 이전의 잔류 전압 피드백 신호(VR₆)로부터 새로운 잔류 전압 피드백 신호(VR₇)를 생성한다. 잔류 전압 피드백 신호(VR₇)는 캐패시터들(527 및 525)에 대해 홀딩되고 샘플링될 뿐만 아니라 서브-ADC(400)의 비교기들(302, 304, 306, 308)에 의해 샘플링된다. 제 9 클록 위상 동안, 제 1 및 제 3 미리 결정된 전압 신호들(VREF1, VREF3)은 제 1 및 제 3 비교기들(302, 306)의 네거티브 입력 단자들에 인가되는 미리 결정된 높은 전압(VH)일 수도 있다. 제 9 클록 위상 동안, 제 2 및 제 4 미리 결정된 전압 신호들(VREF2, VREF4)은 제 2 및 제 4 비교기들(304, 308)의 네거티브 입력 단자들에 인가되는 미리 결정된 낮은 전압(VL)일 수도 있다. 비교기들(302, 304, 306, 308)로부터의 출력 신호들에 기초하여, 서브-ADC(400)는 높은, 낮은, 중간-스위치 제어 신호들(h, l, 및 m)에 대한 새로운 값들을 생성할 수도 있다. 서브-ADC(400)는 또한 제 9 클록 위상의 종단에서 2개의 로우 디지털 비트들을 생성하고, 이들은 도 1의 디지털 섹션(220)으로 전송된다.

상술한 바와 같이, 예시적인 10-비트 A/D 변환에서의 서브-ADC(400)로부터 획득된 로우 디지털 비트들은 제 1 클록 위상 동안 그리고 제 3 내지 제 9 클록 위상들 동안 도 1의 디지털 섹션(220)으로 전송된다. 특히, 로우 디지털 비트들은 도 1의 정렬 및 동기화 블록(230)으로 전송되고, 여기서 이들은 정렬되고 동기화된다. 예시적인 10-비트 A/D 변환 프로세스의 제 10 클록 위상 동안, 디지털 보정이 보정 블록(240)에서 수행되어 예시적인 10-비트 A/D 변환을 완료하는 제 10 클록 위상의 종단에서 10-비트 바이너리 워드를 생성한다. 그 후, 프로세스는 제 2의 10-비트 바이너리 워드를 생성하기 위해 상술한 방식으로 반복될 수도 있다. 상술한 예시적인 10-비트 A/D 변환에서의 서브-ADC(400)로부터 획득된 로우 디지털 비트들의 수가 실제로는 10 비트보다 크다는 것을 관찰력 있는 독자는 인식할 것이다. 이러한 차이는, 서브-ADC(400)로부터 출력되는 로우 디지털 비트를 발생시키는 클록 위상들 각각에서, 로우 비트들 중 하나가 리던던트이고, 디지털 섹션(220)에서 추가 프로세싱 동안 폐기되기 때문으로 설명된다. 따라서, 일 클록 위상 동안 서브-ADC로부터의 3개의 로우 디지털 비트들은 10-비트 A/D 변환에 대해 2개의 비트들을 생성하고, 일 클록 위상 동안 서브-ADC로부터의 2개의 로우 디지털 비트들은 10-비트 A/D 변환의 일 비트를 생성한다.

상술한 예시적인 10-비트 A/D 변환에 따르면, 10-비트 바이너리 워드를 생성하기 위해서는 5 클록 사이클들이 필요하다. 따라서, n이 짝수인 임의의 n-비트 A/D 변환에 대해 보편적으로, n-비트 바이너리 워드는 n/2 클록 사이클들에서 생성될 수도 있다. 대안의 실시예들에서, 서브-ADC(400) 및 MDAC(325)는 예를 들어, 예시적인 10-비트 A/D 변환에 대해 3개의 로우 디지털 비트들을 생성하는 것으로서 상술된 제 9 클록 위상 동안 2개의 로우 디지털 비트들을 생성하도록 구성될 수 있다. 따라서, n이 홀수인 임의의 n-비트 A/D 변환에 대해 보편적으로, n-비트 바이너리 워드는 (n+1)/2 클록 사이클들에서 생성될 수도 있다. 상술한 예시적인 10-비트 변환에서 사용된 클록 사이클의 수는 모든 클록 사이클의 일 클록 위상 동안 2개의 디지털 비트들을 생성할 수도 있는 미국 특허 번호 제6,535,157 호에 기재된 단일의 멀티-비트 A/D 컨버터에 의해 요구되는 클록 사이클들의 수와 현저하게 다르지 않다. 그러나, 예시적인 실시예의 서브-ADC(400) 및 MDAC(325)가 초기 클록 사이클 이후에 클록 사이클에 대한 모든 클록 위상 동안 2개의 로우 디지털 비트들을 생성하기 위해 지속적으로 재구성될 수 있기 때문에, 예시적인 실시예가 감소된 열 잡음, 면적, 및 전력을 갖는 동일한 성능을 달성할 수 있다는 것을 당업자는 이해할 것이다.

예를 들어, 상술한 10-비트 변환에서, 제 1 클록 사이클의 제 1 클록 위상 및 제 5 클록 사이클의 제 9 클록 위상이 서브-ADC(400)로부터 3개의 로우 디지털 비트들을 생성하기 위해 사용되었다. 서브-ADC(400)는 제 1 클록 사이클의 제 2 클록 위상 동안에는 사용되지 않았다. 그러나, 제 2 내지 제 4 클록 사이클들에서, 상이한 기능을 수행하기 위해 각 클록 위상 동안 MDAC(325)에서 회로를 효율적으로 재구성함으로써, 서브-ADC(400)는 각 클록 위상에서 2개의 로우 디지털 비트들을 생성하기 위해 각 클록 위상 동안 사용되었다. 따라서, 예시적인 실시예들에 따르면, 단일 RSD A/D 변환 스테이지가 초기 변환 클록 사이클 동안 적어도 3개의 로우 비트들을 출력하기 위해 초기에 구성될 수 있고, 그 후, 감소된 캐패시턴스, 감소된 면적, 및 감소된 전력 요건들을 갖는 A/D 변환의 나머지 비트들을 결정하기 위해 후속 변환 클록 사이클들의 모든 클록 위상 동안 2개의 로우 비트들을 출력하도록 후속하여 재구성될 수 있다.

상기에 기초하여, 예시적인 실시예들이 A/D 변환 프로세스의 상이한 클록 위상들 또는 클록 사이클들 동안 상이한 비트 분해능들을 갖도록 선택적으로 재구성될 수 있는 단일 RSD 스테이지를 포함한다는 것이 명백할 것이다. 상술한 특정한 예에서, 초기 분해능은 2.5 비트였고, 후속 분해능은 1.5 비트였다.

상술한 예시적인 실시예는 미국 특허 번호 제6,535,157 호에 기재된 아키텍처와 동일한 샘플 레이트 및 분해능을 달성할 수 있지만, 상술한 바와 같은 제 1 변환 클록 사이클에서의 2.5 비트 분해능 스테이지로부터 후속 클록 사이클들에서의 1.5 비트 분해능 스테이지로의 재구성은, 감소된 열 잡음으로 인한 총 캐패시턴스에서의 대략 40% 감소 및 면적 및 전력에서의 대략 25% 감소를 가능하게 한다.

도 15는 예시적인 실시예에 따른 방법에 포함된 몇몇 예시적인 프로세스들을 예시하는 플로우차트이다. 도 15를 참조하면, 예시적인 실시예에 따른 방법(1600)이 프로세스(1610)로 시작한다. 프로세스(1610)는 단일 RSD 스테이지로, 아날로그 신호의 A/D 변환의 제 1 클록 위상 동안 로우 디지털 데이터의 적어도 3개의 비트들을 생성하는 것을 포함한다. 프로세스(1620)는 프로세스(1610) 이후에 발생하고, 동일한 단일 RSD 스테이지로, A/D 변환의 제 2 클록 위상 동안 디지털 데이터의 2개의 비트들을 생성하는 것을 포함한다.

도 15에 예시된 바와 같은 프로세스들(1610 및 1620)의 순서가 바람직하지만, 대안의 실시예들은 대신에 그 순서를 반전시킬 수도 있어서, 프로세스(1610) 이전에 프로세스(1620)를 배치한다. 대안의 실시예들에서, 아날로그 신호의 A/D 변환의 제 1 클록 위상과 제 2 클록 위상 사이에는 적어도 하나의 개재하는 클록 위상이 또한 존재할 수도 있다. 다시 말해, 프로세스(1620)의 제 2 클록 위상은 프로세스(1610)의 제 1 클록 위상 직후에 반드시 발생하지는 않는다. 또한, 바람직하지만, 프로세스(1610)의 제 1 클록 위상이 임의의 특정한 A/D 변환 프로세스에서 순차적 제 1 클록 위상일 필요는 없다는 것이 이해되어야 한다.

따라서, 분해능이 감소될 때 MDAC에서의 증폭기의 전류를 감소시킴으로써 전력 절약이 달성된다는 것을 알 수 있다. 디지털 신호에 대한 샘플의 소정의 변환에 대해, 증폭기는 상대적으로 더 높은 전류 요건에서 초기 분해능을 갖고, 그 후, 분해능 요건에서의 강하가 존재할 때 더 낮은 전류 요건에서 더 낮은 분해능으로 스위치한다. 이것은 디지털 신호에 대한 샘플의 소정의 변환 동안 1회 변경이다.

아날로그 입력 신호를 디지털 출력 신호로 변환하도록 구성된 컨버터가 개시되었다는 것이 명백하다. 컨버터는 아날로그 입력 신호를 수신하는 아날로그 입력 단자를 포함한다. 컨버터는 아날로그 입력 단자에 커플링된 리던던트 부호화 디지트(RSD) 스테이지를 포함한다. RSD 스테이지는 아날로그 입력 단자에서 아날로그 입력 신호를 수신하고, 제 1 클록 사이클의 제 1 절반(half) 동안 아날로그 입력 신호로부터의 디지털 출력에서 제 1 수의 비트들을 생성하고, 제 1 클록 사이클의 제 2 절반 동안 아날로그 입력 단자에서 아날로그 입력 신호의 잔류 피드백 신호를 제공하며, 제 2 클록 사이클의 제 1 절반 동안 잔류 피드백 신호로부터의 디지털 출력에서 제 2 수의 비트들을 생성하도록 구성되고, 제 2 수의 비트들은 제 1 수의 비트들보다 작다. 컨버터는 디지털 출력에 커플링된 디지털 섹션을 포함하고, 디지털 섹션은 디지털 출력 신호를 생성하기 위해 제 1 수의 비트들 및 제 2 수의 비트들에 대해 디지털 정렬 및 보정을 수행하도록 구성된다. 컨버터는 잔류 피드백 신호를 생성하도록 동작가능한 승산 디지털-아날로그 컨버터(MDAC) 및 아날로그 입력 신호에 기초하여 제 1 수의 비트들을 생성하도록 동작가능하고 잔류 피드백 신호에 기초하여 제 2 수의 비트들을 생성하도록 동작가능한 보조(subsidiary) 아날로그-디지털 컨버터(서브-ADC)를 추가로 포함할 수도 있다. 컨버터는 아날로그 입력 단자에 커플링되고, 잔류 피드백 신호를 복수의 미리 결정된 전압들에 비교하도록 구성된 복수의 비교기 및 복수의 비교기들에 커플링되고 비교기들의 제 1 세트로부터의 출력들에 적어도 기초하여 제 1 수의 비트들을 생성하도록 구성된 로직 회로를 추가로 포함할 수도 있고, 로직 회로는 비교기들의 제 2 세트로부터의 출력들에 적어도 기초하여 제 2 수의 비트들을 생성하도록 추가로 구성되고, 비교기들의 제 2 세트는 비교기들의 제 1 세트의 서브세트이다. 컨버터는 잔류 피드백 신호를 생성하도록 동작가능한 연산 증폭기(op-amp), 제 1 노드에 커플링된 제 1 캐패시터, 제 1 노드에 커플링된 된 제 2 캐패시터, 제 2 노드에 커플링된 제 3 캐패시터, 제 2 노드에 커플링된 제 4 캐패시터, 연산 증폭기의 입력과 제 1 노드 사이에 커플링된 제 1 스위치, 및 연산 증폭기의 입력과 제 2 노드 사이에 커플링된 제 2 스위치를 추가로 포함할 수도 있다. 컨버터는 제 1 노드와 제 2 노드 사이에 커플링된 제 3 스위치를 추가로 포함할 수도 있다. 컨버터는, RSD 스테이지가 제 2 클록 사이클의 제 2 절반 동안 제 3 수의 비트들을 생성하도록 추가로 구성되는 추가의 특징을 가질 수도 있고, 제 3 수는 제 2 수와 동일하다. 컨버터는, 제 1 수가 3이고, 제 2 수가 2인 추가의 특징을 가질 수도 있다.

순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터가 또한 개시된다. 이 컨버터는 아날로그 입력 신호를 수신하는 입력 단자를 포함한다. 이 컨버터는 입력 단자와 제 1 노드 사이에 접속된 제 1 스위치를 포함하고, 제 1 스위치는 아날로그 입력 신호를 제 1 노드에 인가하도록 동작가능하다. 컨버터는 제 1 노드와 제 2 노드 사이에 접속된 제 2 스위치를 포함하고, 제 2 스위치는 잔류 전압 피드백 신호를 제 1 노드에 인가하도록 동작가능하고, 제 1 스위치는 제 2 스위치가 개방될 때 폐쇄되도록 동작가능하고, 제 2 스위치는 제 1 스위치가 개방될 때 폐쇄되도록 동작가능하다. 컨버터는 제 2 노드에 접속된 출력 단자를 갖는 연산 증폭기를 포함하고, 이 연산 증폭기는 잔류 전압 피드백 신호를 생성하여, 이것을 제 2 노드에 인가하도록 동작가능하다. 컨버터는 비교기들을 포함하고, 각 비교기는 출력 및 제 1 노드에 커플링된 제 1 노드를 갖고, 비교기들 각각은 아날로그 입력 신호 및 잔류 전압 피드백 신호 중 선택된 하나를 미리 결정된 전압 신호에 비교하도록 동작가능하다. 컨버터는 비교기들의 출력들에 커플링된 로직 회로를 포함하고, 로직 회로는 A/D 변환의 제 1 클록 위상 동안 제 1 디지털 출력 신호를 생성하도록 동작가능하고, A/D 변환의 제 2 클록 위상 동안 제 2 디지털 출력 신호를 생성하도록 동작가능하고, 제 1 디지털 출력 신호는 비교기들의 제 1 세트로부터의 출력들에 기초하여, 제 2 디지털 출력 신호는 비교기들의 제 2 세트로부터의 출력들에 기초한다. 컨버터는, 제 1 디지털 출력 신호가 3개의 디지털 비트들을 구비하는 추가의 특징을 가질 수도 있고, 제 2 디지털 출력 신호는 2개의 디지털 비트들로 이루어진다. 컨버터는, 제 2 클록 위상이 제 1 클록 위상에 후속된다는 추가의 특징을 가질 수도 있고, 여기서, 제 1 클록 위상과 제 2 클록 위상 사이에는 적어도 하나의 개재하는 클록 위상이 존재한다. 컨버터는, 비교기들의 제 2 세트가 비교기들의 제 1 세트의 서브세트라는 추가의 특징을 가질 수도 있다. 컨버터는, 제 1 디지털 출력 신호가 3개의 디지털 비트들을 구비하고, 제 2 디지털 출력 신호가 2개의 디지털 비트들로 이루어진다는 추가의 특징을 가질 수도 있다. 컨버터는, A/D 변환의 클록 사이클이 제 1 클록 위상 및 제 2 클록 위상으로 이루어진다는 추가의 특징을 가질 수도 있다.

아날로그-디지털(A/D) 컨버터의 단일 리던던트 부호화 디지트(RSD) 스테이지를 사용하여 복수의 클록 사이클들 동안 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법이 또한 개시된다. 이 방법은, 아날로그 입력 신호를 수신하는 단계를 포함한다. 이 방법은 클록 사이클들 중 하나 동안 제 1 분해능에서 제 1 수의 복수의 디지털 비트들을 생성하는 단계 및 클록 사이클들 중 다른 하나 동안 제 2 분해능에서 제 2 수의 복수의 디지털 비트들을 생성하는 단계를 포함한다. 이 방법은, 제 1 수의 디지털 비트들 및 제 2 수의 디지털 비트들을 생성하는 단계가 제 1 클록 사이클의 제 1 절반 동안 아날로그 입력 신호로부터 제 1 수의 디지털 비트들을 생성하는 단계, 제 1 클록 사이클의 제 2 절반 동안 아날로그 입력 신호로부터 제 1 잔류 전압을 생성하는 단계, 및 제 2 클록 사이클의 제 1 절반 동안 제 1 잔류 전압으로부터 제 2 수의 디지털 비트들을 생성하는 단계를 구비하는 추가의 특징을 가질 수도 있다. 이 방법은, 제 1 분해능이 적어도 2.5 비트인 추가의 특징을 가질 수도 있고, 여기서, 제 2 분해능은 제 1 분해능보다 작다. 이 방법은, 제 2 분해능이 1.5 비트인 추가의 특징을 가질 수도 있다. 이 방법은, 제 2 클록 사이클의 제 1 절반이 제 1 클록 사이클의 제 2 절반에 후속하여 발생하는 추가의 특징을 가질 수도 있다. 이 방법은 제 2 클록 사이클의 제 2 절반 동안 제 1 잔류 전압으로부터 제 2 잔류 전압을 생성하는 단계를 추가로 구비한다. 이 방법은 제 2 클록 사이클의 제 2 절반 동안 제 2 잔류 전압으로부터 제 2 분해능에서 제 3 수의 디지털 비트들을 생성하는 단계를 추가로 구비한다.

상술한 제한된 수의 예시적인 실시예들에 기초하여, 설명된 예시적인 실시예들과 관련되는 본 발명의 원리들 중 하나 이상을 통합하는 다수의 다른 실시예들이 존재한다는 것이 당업자에게 명백할 것이다. 아래의 단락들에서, 예시적인 비제한적 실시예들의 더 많은 설명이 제공된다.

적어도 하나의 예시적인 실시예들이 상술한 상세한 설명에 제공되었지만, 특히, 디바이스 타입들 및 자료들의 선택 및 프로세스들의 시퀀스에 관하여, 다수의 변동물이 존재한다는 것이 이해되어야 한다. 상술한 예시적인 실시예들은 단지 예들이며, 범위, 적용가능성, 또는 구성을 어떠한 방식으로든 제한하도록 의도되지 않는다는 것이 추가로 강조되어야 한다. 오히려, 예시적인 실시예들의 상세한 설명은 예시적인 실시예들에 포함된 본 발명의 원리들을 구현하는 편리한 로드 맵(road map)을 당업자에게 제공한다. 발명자들은 주제가 여기에 개시된 다양한 엘리먼트들, 특징들, 기능들 및/또는 특성들의 모든 조합들 및 서브조합들을 포함하는 것으로 간주한다. 또한, 첨부한 청구범위 및 그것의 적법한 등가물에 설명된 바와 같은 범위로부터 벗어나지 않고 다양한 변경들이 엘리먼트들의 기능 및 배열에서 이루어질 수 있다는 것이 이해되어야 한다.

200 : A/D 컨버터 205 : 아날로그 입력 신호
210 : 제 1 스위치 220 : 디지털 섹션
230 : 정렬 및 동기 블록 240 : 보정 블록
300 : 멀티-비트/단일-비트 RSD 스테이지
302, 304, 306, 308, 310, 312 : 비교기
320 : 로직 회로 325 : 이득/합산 엘리먼트
400 : 서브-ADC 555, 606 : 연산 증폭기
521, 523, 525, 527, 581 : 캐패시터

Claims

아날로그 입력 신호를 디지털 출력 신호로 변환하도록 구성된 컨버터에 있어서,
상기 아날로그 입력 신호를 수신하는 아날로그 입력 단자;
상기 아날로그 입력 단자에 커플링된(coupled) 리던던트 부호화 디지트(Redundant Signed Digit; RSD) 스테이지로서, 상기 RSD 스테이지는,
상기 아날로그 입력 단자에서 상기 아날로그 입력 신호를 수신하고,
제 1 클록 사이클(clock cycle)의 제 1 절반 동안 상기 아날로그 입력 신호로부터의 디지털 출력에서 제 1 수의 비트들을 생성하고,
상기 제 1 클록 사이클의 제 2 절반 동안 상기 아날로그 입력 단자에서 상기 아날로그 입력 신호의 잔류 피드백 신호를 제공하며,
제 2 클록 사이클의 제 1 절반 동안 상기 잔류 피드백 신호로부터의 상기 디지털 출력에서, 상기 제 1 수의 비트들보다 작은 제 2 수의 비트들을 생성하도록 구성되는, 상기 RSD 스테이지; 및
상기 디지털 출력에 커플링되고, 상기 디지털 출력 신호를 생성하기 위해 상기 제 1 수의 비트들 및 상기 제 2 수의 비트들에 대해 디지털 정렬 및 보정을 수행하도록 구성되는 디지털 섹션(digital section)을 포함하는, 컨버터.
제 1 항에 있어서,
상기 RSD 스테이지는:
상기 잔류 피드백 신호를 생성하도록 동작가능한 승산 디지털-아날로그 컨버터(Multiplying Digital to Analog Converter; MDAC); 및
상기 아날로그 입력 신호에 기초하여 상기 제 1 수의 비트들을 생성하도록 동작가능하며, 상기 잔류 피드백 신호에 기초하여 상기 제 2 수의 비트들을 생성하도록 동작가능한 보조 아날로그-디지털 컨버터(서브-ADC)를 포함하는, 컨버터.
제 2 항에 있어서,
상기 서브-ADC는:
상기 아날로그 입력 단자에 커플링되고, 상기 잔류 피드백 신호를 복수의 미리 결정된 전압들과 비교하도록 구성된 복수의 비교기들; 및
상기 복수의 비교기들에 커플링되고, 적어도 상기 비교기들의 제 1 세트로부터의 출력들에 기초하여 상기 제 1 수의 비트들을 생성하도록 구성된 로직 회로를 포함하고,
상기 로직 회로는 적어도 상기 비교기들의 제 2 세트로부터의 출력들에 기초하여 상기 제 2 수의 비트들을 생성하도록 추가로 구성되고, 상기 비교기들의 제 2 세트는 상기 비교기들의 제 1 세트의 서브세트인, 컨버터.
제 3 항에 있어서,
상기 MDAC는:
상기 잔류 피드백 신호를 생성하도록 동작가능한 연산 증폭기(op-amp);
제 1 노드에 커플링된 제 1 캐패시터;
상기 제 1 노드에 커플링된 제 2 캐패시터;
제 2 노드에 커플링된 제 3 캐패시터;
상기 제 2 노드에 커플링된 제 4 캐패시터;
상기 연산 증폭기의 입력과 상기 제 1 노드 사이에 커플링된 제 1 스위치; 및
상기 연산 증폭기의 상기 입력과 상기 제 2 노드 사이에 커플링된 제 2 스위치를 포함하는, 컨버터.
제 4 항에 있어서,
상기 MDAC는 상기 제 1 노드와 상기 제 2 노드 사이에 커플링된 제 3 스위치를 추가로 포함하는, 컨버터.
제 1 항에 있어서,
상기 RSD 스테이지는 상기 제 2 클록 사이클의 제 2 절반 동안 제 3 수의 비트들을 생성하도록 추가로 구성되고, 상기 제 3 수는 상기 제 2 수와 동일한, 컨버터.
제 6 항에 있어서,
상기 제 1 수는 3개이고, 상기 제 2 수는 2개인, 컨버터.
순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터에 있어서,
아날로그 입력 신호를 수신하는 입력 단자;
상기 입력 단자와 제 1 노드 사이에 접속되고, 상기 아날로그 입력 신호를 상기 제 1 노드에 인가하도록 동작가능한 제 1 스위치;
상기 제 1 노드와 제 2 노드 사이에 접속되고, 잔류 전압 피드백 신호를 상기 제 1 노드에 인가하도록 동작가능한 제 2 스위치로서, 상기 제 1 스위치는 상기 제 2 스위치가 개방될 때 폐쇄되도록 동작가능하고, 상기 제 2 스위치는 상기 제 1 스위치가 개방될 때 폐쇄되도록 동작가능한, 상기 제 2 스위치;
상기 제 2 노드에 접속된 출력 단자를 갖고, 상기 잔류 전압 피드백 신호를 생성하여, 그것을 상기 제 2 노드에 인가하도록 동작가능한 연산 증폭기;
비교기들로서, 각 비교기는 상기 제 1 노드에 커플링된 제 1 입력 및 출력을 갖고, 상기 비교기들 각각은, 상기 아날로그 입력 신호 및 상기 잔류 전압 피드백 신호 중 선택된 하나를 미리 결정된 전압 신호와 비교하도록 동작가능한, 상기 비교기들; 및
상기 비교기들의 출력들에 커플링되고, A/D 변환의 제 1 클록 위상(clock phase) 동안 제 1 디지털 출력 신호를 생성하도록 동작가능하고, 상기 A/D 변환의 제 2 클록 위상 동안 제 2 디지털 출력 신호를 생성하도록 동작가능한 로직 회로로서, 상기 제 1 디지털 출력 신호는 상기 비교기들의 제 1 세트로부터의 출력들에 기초하고, 상기 제 2 디지털 출력 신호는 상기 비교기들의 제 2 세트로부터의 출력들에 기초하는, 상기 로직 회로를 포함하는, 순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터.
제 8 항에 있어서,
상기 제 1 디지털 출력 신호는 3개의 디지털 비트들을 포함하고, 상기 제 2 디지털 출력 신호는 2개의 디지털 비트들로 이루어지는, 순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터.
제 9 항에 있어서,
상기 제 2 클록 위상은 상기 제 1 클록 위상에 후속하고,
상기 제 1 클록 위상과 상기 제 2 클록 위상 사이에는 적어도 하나의 개재하는 클록 위상이 존재하는, 순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터.
제 9 항에 있어서,
상기 비교기들의 상기 제 2 세트는 상기 비교기들의 상기 제 1 세트의 서브세트인, 순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터.
제 8 항에 있어서,
상기 제 1 디지털 출력 신호는 3개의 디지털 비트들을 구비하고, 상기 제 2 디지털 출력 신호는 2개의 디지털 비트들로 이루어지는, 순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터.
제 12 항에 있어서,
상기 A/D 변환의 클록 사이클이 상기 제 1 클록 위상 및 상기 제 2 클록 위상으로 이루어지는, 순환 리던던트 부호화 디지트(RSD) 아날로그-디지털(A/D) 컨버터.
아날로그-디지털(A/D) 컨버터의 단일 리던던트 부호화 디지트(RSD) 스테이지를 사용하여 복수의 클록 사이클들 동안 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법있어서,
상기 아날로그 입력 신호를 수신하는 단계; 및
상기 클록 사이클들 중 하나 동안 제 1 분해능(resolution)에서 제 1 수의 상기 복수의 디지털 비트들을 생성하고, 상기 클록 사이클들 중 다른 하나 동안 제 2 분해능에서 제 2 수의 상기 복수의 디지털 비트들을 생성하는 단계를 포함하는, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.
제 14 항에 있어서,
상기 제 1 수의 디지털 비트들 및 상기 제 2 수의 디지털 비트들을 생성하는 단계는:
제 1 클록 사이클의 제 1 절반 동안 상기 아날로그 입력 신호로부터 상기 제 1 수의 상기 디지털 비트들을 생성하는 단계;
상기 제 1 클록 사이클의 제 2 절반 동안 상기 아날로그 입력 신호로부터 제 1 잔류 전압을 생성하는 단계; 및
제 2 클록 사이클의 제 1 절반 동안 상기 제 1 잔류 전압으로부터 상기 제 2 수의 디지털 비트들을 생성하는 단계를 포함하는, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.
제 14 항에 있어서,
상기 제 1 분해능은 적어도 2.5 비트이고, 상기 제 2 분해능은 상기 제 1 분해능보다 작은, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.
제 16 항에 있어서,
상기 제 2 분해능은 1.5 비트인, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.
제 15 항에 있어서,
상기 제 2 클록 사이클의 상기 제 1 절반은 상기 제 1 클록 사이클의 상기 제 2 절반에 후속하여 발생하는, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.
제 15 항에 있어서,
상기 제 2 클록 사이클의 제 2 절반 동안 상기 제 1 잔류 전압으로부터 제 2 잔류 전압을 생성하는 단계를 추가로 포함하는, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.
제 19 항에 있어서,
상기 제 2 클록 사이클의 상기 제 2 절반 동안 상기 제 2 잔류 전압으로부터 상기 제 2 분해능에서 제 3 수의 디지털 비트들을 생성하는 단계를 추가로 포함하는, 아날로그 입력 신호를 복수의 디지털 비트들로 변환하는 방법.