TWI528728B - 具有可變解析度之單級循環類比轉數位轉換器的電流降低 - Google Patents

具有可變解析度之單級循環類比轉數位轉換器的電流降低 Download PDF

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TWI528728B TW100123734A TW100123734A TWI528728B TW I528728 B TWI528728 B TW I528728B TW 100123734 A TW100123734 A TW 100123734A TW 100123734 A TW100123734 A TW 100123734A TW I528728 B TWI528728 B TW I528728B
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Freescale Semiconductor Inc
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Description

具有可變解析度之單級循環類比轉數位轉換器的電流降低 CURRENT REDUCTION IN A SINGLE STAGE CYCLIC ANALOG TO DIGITAL CONVERTER WITH VARIABLE RESOLUTION
本發明大致上係關於類比轉數位(A/D)轉換器，且更特定言之，係關於電流降低之冗餘帶正負號位元(RSD)A/D轉換器。
積體電路技術之發展促進多種應用(諸如無線通信及數位相機)之複雜「系統單晶片(system-on-a-chip)」IC之發展。此等應用係體現於可攜式電子裝置中，對於該等可攜式電子裝置而言低功率且小電路面積係重要的設計因素。需要低功率且低電壓電路來降低電池電力需要，繼而可容許使用較少或較小電池之設計，繼而降低裝置大小、重量及操作溫度。
然而，此等裝置接收通常轉換為數位信號之類比輸入信號。達成相對較低功率操作及一相對較小面積中具有一足夠高解析度之各種習知循環(演算法)A/D轉換器已達成。
持續期望甚至更低功率同時達成所需解析度。因此，可期望功率之任意進一步減小。因此需要進一步減小功率同時達成所需解析度。
當結合附加圖式閱讀時將更好地瞭解一些例示性實施例之下列詳細描述。然而，應瞭解例示性實施例非限於所展示之精確配置及工具。在該等圖式中，相同數字係用以指示貫穿本文之相同元件。而且，結合隨附圖式及前述技術領域及先前技術，從隨後的詳細描述及該等附加技術方案可瞭解其他意欲特徵及特性。
為簡化並瞭解圖解說明，該等圖式圖解說明一般的建構方式，且可省略熟知特徵及技術之描述及細節以避免不必要模糊該等經圖解說明之實施例之諸態樣。額外地，該等圖式中之元件無需按比例繪製。舉例而言，該等圖式之一些中之該等元件或區域之一些之尺寸可相對於相同或其他圖式中之其他元件或區域而擴大以有助於改良對該等例示性實施例之瞭解。
下文接合附圖陳述之詳細描述係用作例示性實施例之一些之一描述，且並非意欲完全描述全部可能的實施例。即，並無受限於先前技術領域、先前技術或例示性實施例之下列詳細描述中呈現之任意表達或暗示之理論之意圖。應瞭解可藉由不同實施例完成相同或等價功能。
術語「第一」、「第二」、「第三」、「第四」及[實施方式]與[申請專利範圍]中之類似物(若有)可用於區分類似元件且無需用於描述一特定循序或時間順序。應瞭解如此使用之該等術語在適當條件下係可互換的，使得本文描述之該等實施例能夠(例如)依序使用，而非本文圖解說明或以其他方式描述。而且，術語「包括」、「包含」、「具有」及其任意變體係意欲涵蓋非排他性包含，使得一程序、方法、物品或包括、包含或具有一系列元件之設備無需限於該等元件，但可包含並未明確列出或此程序、方法、物品或設備固有之其他元件。
圖1係一單級冗餘帶正負號數位A/D轉換器之一示意方塊圖。A/D轉換器200包含一單一多位元/單位元冗餘帶正負號數位級210及一數位區段220。該數位區段220具有一對準及同步區塊230及一校正區塊240。一類比輸入信號(例如，電壓)205係藉由一第一開關212呈現至該單一多位元/單位元冗餘帶正負號數位級210之一輸入。該冗餘帶正負號數位級210提供一數位輸出信號至該數位區段220。該冗餘帶正負號數位級210亦產生藉由該第一開關212回饋至該冗餘帶正負號數位級之輸入之一剩餘電壓信號(VR)。將該第一開關212閉合長達一第一循環(在該第一循環中接收到該類比輸入信號205)，且接著將該第一開關212斷開長達完成將該類比信號轉換為一數位信號耗費之剩餘數目個循環。較佳地，該冗餘帶正負號數位級210之回饋環路係在無任意居間電路(諸如一比較器)之情況下直接自該冗餘帶正負號數位級輸出連接至該第一開關212。完成該類比輸入信號至一數位輸出信號之一A/D轉換之循環數目取決於該數位輸出信號中之位元數目。自該冗餘帶正負號數位級210輸出之該等數位位元提供至該數位區段220，在該數位區段220處對準、同步及組合該等數位位元以提供一標準格式二進位輸出碼。
圖1之架構能夠達成總電容、面積及功率之顯著減小。此係因為，根據例示性實施例，該單一多位元/單位元冗餘帶正負號數位級210最初經組態以在該A/D轉換之一第一時脈相位期間具有至少2.5位元之一解析度，接著經重新組態以在該A/D轉換之隨後的時脈相位期間具有1.5位元之一解析度。
圖2係圖1之單一多位元/單位元冗餘帶正負號數位級300之一例示性實施例之一示意方塊圖。冗餘帶正負號數位級300包含施加類比輸入信號(VIN)之輸入終端205及用以選擇性地施加該類比輸入信號(VIN)至節點307之一第一開關305。該冗餘帶正負號數位級300亦包含用以選擇性地施加一剩餘電壓回饋信號(VR)至該節點307之一回饋開關315。
該冗餘帶正負號數位級300分別進一步包含一第一、第二、第三、第四、第五及第六比較器302、304、306、308、310及312。因為該冗餘帶正負號數位級300具有6個比較器，所以其可達成2.5位元之一最大解析度。雖然圖3中圖解說明之該6個比較器組態係較佳的，但替代性實施例可具有6個以上比較器。換言之，替代性實施例可達成大於2.5位元之解析度。該等比較器302、304、306、308、310及312之各者具有連接至該節點307之一正輸入終端。取決於該第一開關305及該回饋開關315之狀態，該等比較器302、304、306、308、310及312之該等正輸入終端接收該類比輸入信號或該剩餘電壓回饋信號。即，該類比輸入信號及該剩餘電壓回饋信號之一經選擇者係通過使用該等開關305及315而輸入至該第一比較器至該第六比較器302、304、306、308、310及312之該等正輸入終端。較佳地，該剩餘電壓回饋信號VR係經由如圖2所示之一直接回饋信號路徑提供至該等比較器302、304、306、308、310及312(即，無居間電路，諸如一取樣及保持電路)。
該等比較器302、304、306、308、310及312之各者亦具有分別接收一第一、第二、第三、第四、第五及第六預判定之電壓信號(例如，VREF1、VREF2、VREF3、VREF4、VREF5及VREF6)之一負輸入終端。該等第一、第二、第三、第四、第五及第六比較器302、304、306、308、310及312之各者比較施加於其各自的輸入終端之該等信號以產生一比較器輸出信號。
根據一例示性實施例，該冗餘帶正負號數位級300係可經組態使得：在用於發生於數目個循序時脈相位期間之一類比輸入信號之一A/D轉換程序期間，可針對該等時脈相位之每一者選擇性地改變該等預判定之電壓信號(VREF1、VREF2、VREF3、VREF4、VREF5及VREF6)之值。舉例而言，在該類比轉數位轉換之一第一時脈相位期間，該等第一、第二、第三、第四、第五及第六預判定之電壓信號(VREF1、VREF2、VREF3、VREF4、VREF5及VREF6)之各者可各自設定為一獨特值。在該類比轉數位轉換之第二及隨後的時脈相位期間，該等第一、第二、第三、第四、第五及第六預判定之電壓信號(VREF1、VREF2、VREF3、VREF4、VREF5及VREF6)之一些或全部可經改變以接著在一先前時脈相位中具有一不同值。
根據該例示性實施例，在該第一時脈相位之後之A/D轉換之時脈相位期間，該冗餘帶正負號數位級300使用來自該等比較器302、304、306、308、310及312之少於全部之輸出。換言之，對於該第一時脈相位之後之時脈相位，自該單位元/多位元冗餘帶正負號數位級300達成之解析度相對於該第一時脈相位而減小。該例示性實施例之此等態樣在下文將予以詳細描述。
該等第一、第二、第三、第四、第五及第六比較器302、304、306、308、310及312之輸出係連接至一邏輯電路320。在一A/D轉換程序之時脈相位期間，該邏輯電路320能夠產生表示該類比輸入信號或該剩餘電壓回饋信號之一經選擇者之一數位輸出信號。在一例示性實施例中，該邏輯電路320在一A/D轉換程序之一時脈期間基於來自全部該等比較器302、304、306、308、310、312之輸出產生三個原始數位位元(D0、D1、D2)作為該數位輸出信號。在該例示性實施例中，該邏輯電路320在該A/D轉換程序之另一時脈期間基於來自該等比較器302、304、306、308、310、312之少於全部之輸出產生兩個原始數位位元(D0、D1)作為該數位輸出信號。在一較佳實施例中，於該A/D轉換程序之該第一時脈相位期間產生該三個數位位元(D0、D1、D2)。於該A/D轉換之任意時脈相位期間產生之該等數位位元係在該數位區段220中予以對準並同步，且接著與來自該A/D轉換之其他時脈相位之該(該等)數位位元組合以形成一經格式化之二進位輸出碼。
在該A/D轉換之時脈相位期間，該邏輯電路320亦能夠基於來自該等比較器302、304、306、308、310及312之該等輸出信號之至少兩者來產生一高開關控制信號333、一中間開關控制信號353及一低開關控制信號343。
該單位元/多位元冗餘帶正負號數位級300額外地包含一可程式化增益/求和元件325。該可程式化增益/求和元件325接收該高開關控制信號333、該中間開關控制信號353、該低開關控制信號343、來自節點307之該類比輸入信號與該剩餘電壓回饋信號之一經選擇者、一第一參考電壓VREFP、一第二參考電壓VREFM以及一接地電壓作為輸入。該可程式化增益/求和元件325產生該剩餘電壓回饋信號VR。雖然與該可程式化增益/求和元件325相關聯之實際傳遞函數將取決於特定設計，但是一般而言，該剩餘電壓回饋信號VR可被視為兩個乘積之一總和。取決於該A/D轉換之特定時脈相位，第一乘積係該類比輸入信號或該剩餘電壓回饋信號之一先前產生之值倍乘一第一增益因子。第二乘積係該等參考電壓(VREFP、VREFM或0)之一經選擇者倍乘一第二增益因子。
提供該回饋開關315用於選擇該剩餘電壓回饋信號作為至該可程式化增益/求和元件325及該等比較器302、304、306、308、310及312選擇之輸入。該回饋開關315係安置於該可程式化增益/求和元件325之輸出與該節點307之間。當該回饋開關315閉合時，該第一開關305斷開，使得該剩餘電壓回饋信號輸入至該可程式化增益/求和元件325及該等比較器302、304、306、308、310及312。當該第一開關305閉合時，該回饋開關315斷開，使得該類比輸入信號輸入至該可程式化增益/求和元件325及該等比較器302、304、306、308、310及312。如上所述，在該類比輸入信號之轉換期間之一第一時脈循環中該第一開關305係閉合，且該第一開關305斷開長達轉換該類比輸入信號之隨後的循環。
圖3及圖4係進一步詳細圖解說明根據一例示性實施例之圖2之多位元/單位元冗餘帶正負號數位級300之示意圖。圖3圖解說明根據一例示性實施例之一子類比轉數位轉換器400，圖4則更詳細地圖解說明亦可被稱為一倍乘數位轉類比轉換器(MDAC)之增益/求和元件325。可用圖3之該子類比轉數位轉換器400及圖4之該倍乘數位轉類比轉換器325實施圖2中圖解說明之該多位元/單位元冗餘帶正負號數位級300。
參考圖3，該子類比轉數位轉換器400包含接收一類比輸入信號(VIN)之輸入終端205。該第一開關305係安置於該輸入終端205與一第一節點405之間。該第一開關305可經操作以在該第一開關經閉合時選擇性地施加該類比輸入信號至該第一節點405。該回饋開關315係安置於該第一節點405與一第二節點410之間。該回饋開關315可經操作以在該回饋開關經閉合時選擇性地施加該剩餘電壓回饋信號(VR)至該第一節點405。如上所述，當該第一開關305經閉合時，該回饋開關315斷開，且當該第一開關305斷開時，該回饋開關315閉合。該第一開關305係在一A/D轉換程序之一第一時脈相位期間閉合，且該回饋開關315係在該A/D轉換程序之隨後的時脈相位期間閉合。
該子類比轉數位轉換器400進一步分別包含第一、第二、第三、第四、第五及第六比較器302、304、306、308、310及312。該等比較器302、304、306、308、310、312之操作與上文針對圖2所描述相同。該子類比轉數位轉換器400進一步包含邏輯電路320。該邏輯電路320係連接至該第一至第六比較器302、304、306、308、310、312並接收來自該第一至第六比較器之該等輸出信號。
在一A/D轉換程序之第一時脈相位期間，該邏輯電路320基於來自該第一至第六比較器302、304、306、308、310、312之各者之輸出信號產生三個原始數位位元(D0、D1、D2)。根據該例示性實施例，該邏輯電路320在該A/D轉換程序之一或多個隨後的時脈相位期間基於來自該等比較器302、304、306、308、310、312之少於全部之輸出信號產生兩個原始數位位元(D0、D1)。該邏輯電路亦產生用以控制該倍乘數位轉類比轉換器325之一些開關之控制信號(h、l、m)。此將在下文予以詳細解釋。該等控制信號h、l、m分別對應於圖2之該高開關控制信號333、該低開關控制信號343及該中間開關控制信號353。
使用圖4之該倍乘數位轉類比轉換器325實施圖2之該可程式化增益/求和元件325。參考圖4，該倍乘數位轉類比轉換器325包含一運算放大器(op-amp)555、運算放大器606、電容器521、523、525、527及581以及開關502、504、506、508、512、514、522、524、532、534、536、542、544、546、552、554、556、562、564、572、574、582、584、586、588、590、592、594、601、602、603、604及605，其全部係以圖4中展示之方式配置。為完整起見，應注意此時可藉由習知此項技術者設想實施圖2之該可程式化增益/求和元件325之其他設計在結構上不類似於倍乘數位轉類比轉換器325但仍可完成相同功能。可使用電晶體實施圖4中展示之該等開關。
圖4中圖解說明之電路連接如下所示。節點501處之類比輸入信號係分別藉由該等開關502、504、506及508選擇性地連接至節點511、513、515、517。節點503處之剩餘電壓回饋信號係分別藉由該等開關512、514、522及524選擇性地連接至該等節點511、513、515、517。該等節點513、515及517係分別藉由該等開關532、534及536選擇性地連接至該預判定之高參考電壓源(VREFP)。該等節點513、515及517係分別藉由該等開關542、544及546選擇性地連接至該預判定之低參考電壓源(VREFM)。該等節點513、515及517係分別藉由該等開關552、554及556選擇性地連接至該預判定之零電壓源。該節點511係藉由該開關562選擇性地連接至該節點503。電容器521係耦合於該節點517與該節點533之間。電容器523係耦合於該節點515與該節點533之間。電容器525係耦合於該節點513與該節點531之間。電容器527係耦合於該節點511與該節點531之間。節點531係藉由開關590選擇性地連接至該預判定之零電壓。節點533係藉由開關592選擇性地連接至該預判定之零電壓。節點531係藉由開關582選擇性地連接至節點533。節點531係藉由開關564、601及603選擇性地連接至該運算放大器555或該運算放大器606之負輸入終端，同時節點533係藉由該等開關574、601、603選擇性地連接至該運算放大器555或該運算放大器606之負輸入終端。節點515係通過開關572選擇性地連接至該節點503。該運算放大器555或該運算放大器606之負輸入終端係藉由該等開關586、601及603選擇性地連接至該節點583。該運算放大器555或該運算放大器606之負輸入終端係藉由該等開關594、601及603選擇性地連接至該節點503。該等運算放大器555及606之正輸入終端係連結至該預判定之零電壓。該電容器581係藉由該開關588選擇性地耦合於該節點503與該節點583之間。節點503係藉由開關602及605選擇性地耦合至運算放大器555或606之輸出。運算放大器606之輸出係藉由開關604選擇性地耦合至運算放大器606之正輸入終端。節點583係藉由該開關584選擇性地耦合至該預判定之零電壓。
根據一例示性實施例，在一A/D轉換程序之一時脈相位期間，該倍乘數位轉類比轉換器325經操作以產生用於該類比輸入信號的一第一增益因子：四(4)；且產生用於該等參考電壓(VREFP、VREFM或0)之一經選擇者的一經選擇之第二增益因子：零、一、二或三(0、1、2或3)。根據該例示性實施例，在A/D轉換之隨後的時脈相位期間，該倍乘數位轉類比轉換器325經操作以產生用於該剩餘電壓回饋信號的一第一增益因子：二(2)；且產生用於該等參考電壓(VREFP、VREFM或0)之一經選擇者的一經選擇之第二增益因子：零或一(0或1)。
圖4之開關305及315以及包含於圖4之該倍乘數位轉類比轉換器325中之該等開關控制該多位元/單位元冗餘帶正負號數位級300之操作。如將在下列段落中瞭解，使用自一共用時脈信號導出之控制信號來控制該倍乘數位轉類比轉換器325中之該等開關之一些，同時其他開關係受控於藉由該子類比轉數位轉換器400之該邏輯電路320產生之高、低及中間開關控制信號(h、l、m)。未在此處予以詳細解釋與自一時脈信號導出一或若干控制信號相關聯之細節，這係因為其對瞭解該等例示性實施例不重要。
包含於圖4之該倍乘數位轉類比轉換器325中之該等開關全部在下文出現於此段落中之表格I之左欄中列出。控制信號係在表格I之右欄中列出。對於出現於該左欄之諸列中之每一開關或開關群組，該右欄中之對應列含有該控制信號或判定該開關或開關群組之狀態之控制信號。用於開關590及592之(OR)記數法涉及邏輯OR函數。
圖5係圖解說明可用以使用圖3之該子類比轉數位轉換器400及圖4之該倍乘數位轉類比轉換器325執行一例示性10位元A/D轉換之一例示性時序圖。圖6圖解說明一時脈信號以及在表格I中命名自該時脈信號導出之控制信號。在圖5中，一時脈循環係被定義為該時脈信號之相鄰上升邊緣之間之時間。一時脈相位係該時脈信號之每一「向上」或「向下」週期。因此，圖6圖解說明來自表格II用於10個循序時脈相位或5個時脈循環之控制信號。
下文出現於此段落之表格II闡釋在圖6中圖解說明之該10個時脈相位之各者期間受控於圖5之該等控制信號之全部該等開關之狀態。在表格II中，一「X」指示閉合該(該等)相關聯之開關，同時任意輸入項之缺失指示斷開該(該等)相關聯之開關。表格II係使用表格I及圖5導出。舉例而言，根據表格I，基於邏輯表達SWVIN OR SWFB2控制開關592之狀態。此等信號可具有互補信號，且該等互補信號在信號名稱前面具有「NOT」。圖5圖解說明該控制信號SWVIN或該控制信號SWFB2在第一、第四、第六及第八時脈相位期間係處於一邏輯「高」狀態。因此，表格II闡釋在該第一、第四、第六及第八時脈相位期間開關592閉合。可以相同方式導出其他開關之狀態。表格II因此提供一種概述圖5中圖解說明之該10個時脈相位期間圖4中圖解說明之開關之狀態之簡便方式。
圖6至圖14係針對使用圖5中圖解說明之該等控制信號之該例示性10位元A/D轉換之最前面九個時脈圖解說明圖3之該子類比轉數位轉換器及圖4之該倍乘數位轉類比轉換器325之組態之簡化電路圖。可使用如表格II中概述之該10位元A/D轉換之每一相位期間該等開關之狀態獲得圖7至圖15之簡化電路圖。因此，圖6對應於第一時脈相位；圖7對應於第二時脈相位；圖8對應於第三時脈相位等等，直到圖14，圖14對應於第九時脈相位。對應於第十時脈相位之一圖省略，因為如表格II可見，全部開關斷開導致用於倍乘數位轉類比轉換器325之一不受關注之組態。為增加瞭解，圖4中圖解說明之該等開關之全部未展示於圖6至圖14之該等簡化電路圖中，且在一特定時脈相位期間接地於兩側上之任意電容器521、523、525、527、581未在對應於該時脈相位之圖中圖解說明。在接下來的段落中，將更詳細地解釋如藉由圖3之該子類比轉數位轉換器400及圖4之該倍乘數位轉類比轉換器325執行之例示性10位元A/D轉換程序。
圖6係圖解說明該例示性10位元A/D轉換程序之該第一時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第一時脈相位期間，開關601、602及604係閉合的，且開關603及605係斷開的，導致運算放大器555作用中且運算放大器606解耦。當解耦一運算放大器時，將其斷電以避免使用電流。此係藉由停用偏壓而方便地完成。在該第一時脈相位期間，藉由該倍乘數位轉類比轉換器325及該子類比轉數位轉換器400取樣該類比輸入，繼而使用來自該等比較器302、304、306、308、310及312之全部之輸出來產生發送至圖1之該數位區段220之原始數位資料之三個位元。在該第一時脈相位期間，重設信號經確證以閉合圖4之該開關594，繼而導致重設運算放大器555。根據其他實施例，可在用於任意n位元A/D轉換程序之第一時脈相位期間重設該運算放大器555。
圖7係圖解說明該例示性10位元A/D轉換程序之該第二時脈相位期間該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第二時脈相位期間，開關601、602及604係閉合的，且開關603及605係斷開的，導致運算放大器555作用中且運算放大器606解耦。在該第二時脈相位期間，該運算放大器555基於來自先前第一時脈相位之全部子類比轉數位轉換器400結果產生剩餘電壓回饋信號VR1。如上文解釋，使用4作為該類比輸入信號之第一增益因子及使用2作為該等預判定之參考電壓源(VREFP、VREFM、0)之一經選擇者之第二增益因子而產生剩餘電壓回饋信號VR1。該等電容器521、523及525係基於該等高、低及該中間開關控制信號(h、l、m)而連結至該預判定之高參考電壓源(VREFP)、該預判定之低參考電壓源(VREFM)或該預判定之零參考電壓。如上文解釋，該高開關控制信號h、該低開關控制信號l及該中間開關控制信號m判定該倍乘數位轉類比轉換器325之開關532、534、536、542、544、546、552、554、556(圖4)之狀態。在該第二時脈相位期間，取樣該剩餘電壓回饋信號VR1至該電容器581。注意到在該第二時脈相位期間，該子類比轉數位轉換器400不產生一或多個原始數位相位之一數位輸出信號。根據其他實施例，該子類比轉數位轉換器400在用於任意n位元A/D轉換程序之第二時脈相位期間不產生一數位輸出信號。
圖8係圖解說明該例示性10位元A/D轉換程序之該第三時脈相位期間該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第三時脈相位期間，開關601、602及604係斷開的，且開關603及605係閉合的，導致運算放大器606作用中且運算放大器555解耦。在該第三時脈相位期間，保持於先前第二時脈相位期間產生之該剩餘電壓回饋信號VR1並取樣至該等電容器525及527以及藉由該子類比轉數位轉換器400之該等比較器302及304取樣。在該第三時脈相位期間，第一預判定之電壓信號(VREF1)可為施加於該第一比較器302之負輸入終端之一預判定之高電壓(VH)。在該第三時脈相位期間，第二預判定之電壓信號(VREF2)可為施加於該第二比較器304之負輸入終端之一預判定之低電壓(VL)。VH及VL之實際電壓值係依據程序技術，此係因為程序技術可限制電源供應電壓。然而，在一例示性實施例中，VH係約1.5伏特(V)，且更較佳地約1.475 V，同時VL係約1.2伏特(V)，且更較佳地約1.225 V。基於來自該等比較器302、304之輸出信號，該子類比轉數位轉換器之邏輯電路320可產生用於該等高、低及中間開關控制信號(h、l、m)的新值。該子類比轉數位轉換器400亦在該第三時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。習知此項技術者將意識到，此時脈相位期間藉由該單位元/多位元級300達成之解析度係僅1.5位元，因為僅使用該子類比轉數位轉換器400之兩個比較器302、304。在該第三時脈相位處，對解析度之需要減小到1/4。利用對解析度之減小的需要而使用運算放大器606並解耦運算放大器555以節省電力。運算放大器606與運算放大器555相比具有電流節省約達1/4。較低電流效果為使解析度減小約相同因子。因為對解析度之需要減小，所以減小電力係有效的。作為切換運算放大器之一替代，在最前面兩個時脈相位期間，兩個放大器可平行耦合，其中該兩個放大器具有約一3:1比率之解析度，使得存在一凈因子4之解析度。在該第三時脈相位處，解耦因子3之運算放大器。效果相同之處在於：存在解析度減小到1/4及電流之一對應下降。期望運算放大器變化應使該運算放大器操作中消耗之電力減小到至少約1/4。達成電流減小至少約4倍之另一可能性係在該第三時脈相位處改變該運算放大器555之偏壓電流且甚至不具有運算放大器606。
圖9係圖解說明該例示性10位元A/D轉換程序之第四時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第四時脈相位期間，該運算放大器555基於來自該先前第三時脈相位之該等控制信號(h、l、m)自該先前剩餘電壓回饋信號VR1產生一新剩餘電壓回饋信號VR2。保持該剩餘電壓回饋信號VR2並取樣至該等電容器521及523，且藉由該子類比轉數位轉換器400之該等比較器306、308取樣。在該第四時脈相位期間，該第三預判定之電壓信號(VREF3)可為施加於該第三比較器306之負輸入終端之該預判定之高電壓(VH)。在該第四時脈相位期間，第四預判定之電壓信號(VREF4)可為施加於該第四比較器308之負輸入終端之該預判定之低電壓(VL)。基於來自該等比較器306、308之該等輸出信號，該子類比轉數位轉換器400可產生用於該等高、低及中間開關控制信號(h、l及m)的新值。該子類比轉數位轉換器400亦在該第四時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。
圖10係圖解說明該例示性10位元A/D轉換程序之第五時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第五時脈相位期間，該運算放大器555基於來自先前第四時脈相位之該等控制信號(h、l、m)自先前剩餘電壓回饋信號VR2產生一新剩餘電壓回饋信號VR3。保持該剩餘電壓回饋信號VR3並取樣至該等電容器525及527，且藉由該子類比轉數位轉換器400之該等比較器310、312取樣。在該第五時脈相位期間，第五預判定之電壓信號(VREF5)可為施加於該第五比較器310之負輸入終端之預判定之高電壓(VH)。在該第五時脈相位期間，第六預判定之電壓信號(VREF6)可為施加於第六比較器312之負輸入終端之預判定之低電壓(VL)。基於來自該等比較器310、312之該等輸出信號，該子類比轉數位轉換器400可產生用於該高開關控制信號h、該低開關控制信號l及該中間開關控制信號m的新值。該子類比轉數位轉換器400亦在該第五時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。
圖11係圖解說明該例示性10位元A/D轉換程序之第六時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第六時脈相位期間，該運算放大器555基於來自先前第五時脈相位之該等控制信號(h、l、m)自先前剩餘電壓回饋信號VR3產生一新剩餘電壓回饋信號VR4。保持該剩餘電壓回饋信號VR4並取樣至該等電容器521及523，且藉由該子類比轉數位轉換器400之該等比較器302、304取樣。在該第六時脈相位期間，該第一預判定之電壓信號(VREF1)可為施加於該第一比較器302之負輸入終端之預判定之高電壓(VH)。在該第六時脈相位期間，該第二預判定之電壓信號(VREF2)可為施加於第二比較器304之負輸入終端之預判定之低電壓(VL)。基於來自該等比較器302、304之該等輸出信號，該子類比轉數位轉換器400可產生用於該等高、低及中間開關控制信號(h、l及m)的新值。該子類比轉數位轉換器400亦在該第六時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。
圖12係圖解說明該例示性10位元A/D轉換程序之第七時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第七時脈相位期間，該運算放大器555基於來自該先前第六時脈相位之該等控制信號(h、l、m)自該先前剩餘電壓回饋信號VR4產生一新剩餘電壓回饋信號VR5。保持該剩餘電壓回饋信號VR5並取樣至該等電容器525及527，且藉由該子類比轉數位轉換器400之該等比較器306、308取樣。在該第七時脈相位期間，該第三預判定之電壓信號(VREF3)可為施加於該第三比較器306之負輸入終端之該預判定之高電壓(VH)。在該第七時脈相位期間，該第四預判定之電壓信號(VREF4)可為施加於第四比較器308之負輸入終端之該預判定之低電壓(VL)。基於來自該等比較器306、308之該等輸出信號，該子類比轉數位轉換器400可產生用於該等高、低及中間開關控制信號(h、l及m)的新值。該子類比轉數位轉換器400亦在該第七時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。
圖13係圖解說明該例示性10位元A/D轉換程序之第八時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第八時脈相位期間，該運算放大器555基於來自該先前第七時脈相位之該等控制信號(h、l、m)自該先前剩餘電壓回饋信號VR5產生一新剩餘電壓回饋信號VR6。保持該剩餘電壓回饋信號VR6並取樣至該等電容器521及523，且藉由該子類比轉數位轉換器400之該等比較器310、312取樣。在該第八時脈相位期間，該第五預判定之電壓信號(VREF5)可為施加於該第五比較器310之負輸入終端之該預判定之高電壓(VH)。在該第八時脈相位期間，該第六預判定之電壓信號(VREF6)可為施加於第六比較器312之負輸入終端之該預判定之低電壓(VL)。基於來自該等比較器310、312之該等輸出信號，該子類比轉數位轉換器400可產生用於該等高、低及中間開關控制信號(h、l及m)的新值。該子類比轉數位轉換器400亦在該第八時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。
圖14係圖解說明該例示性10位元A/D轉換程序之第九時脈相位期間之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325之組態之一簡化電路圖。在該第九時脈相位期間，該運算放大器555基於來自該先前第八時脈相位之該等控制信號(h、l、m)自該先前剩餘電壓回饋信號VR6產生一新剩餘電壓回饋信號VR7。保持該剩餘電壓回饋信號VR7並取樣至該等電容器527及525，且藉由該子類比轉數位轉換器400之該等比較器302、304、306、308取樣。在該第九時脈相位期間，該第一預判定之電壓信號及該第三預判定之電壓信號(VREF1、VREF3)可為施加於該第一比較器302及該第三比較器306之負輸入終端之該預判定之高電壓(VH)。在該第九時脈相位期間，該第二預判定之電壓信號及該第四預判定之電壓信號(VREF2、VREF4)可為施加於第二比較器304及第四比較器308之負輸入終端之該預判定之低電壓(VL)。基於來自該等比較器302、304、306、308之該等輸出信號，該子類比轉數位轉換器400可產生用於該等高、低及中間開關控制信號(h、l及m)的新值。該子類比轉數位轉換器400亦在該第九時脈相位之結束處產生發送至圖1之該數位區段220之兩個原始數位位元。
如上所解釋，在該例示性10位元A/D轉換中自該子類比轉數位轉換器400獲得之該等原始數位位元在該第一時脈相位期間及該第三至該第九時脈相位期間被發送至圖1之該數位區段220。特定言之，該等原始數位位元被發送至圖1之對準及同步區塊230，在該對準及同步區塊230中將該等原始數位位元對準並同步。在該例示性10位元A/D轉換程序之第十時脈相位期間，在校正區塊240中執行一數位校正以在該第十時脈相位之結束時產生一10位元二進位字組，完成該例示性10位元A/D轉換。接著可以上述之方式重複該程序以產生一第二10位元二進位字組。一善於觀察之閱讀者將認識到，在上述該例示性10位元A/D轉換中自該子類比轉數位轉換器400獲得之原始數位之數目實際上大於10位元。考量此矛盾，因為在產生輸出自該子類比轉數位轉換器400之該等原始數位位元之時脈相位之每一者中，該等原始位元之一者係冗餘的且在該數位區段220中之進一步處理期間被剔除。因此，一時脈相位期間來自該子類比轉數位轉換器之三個原始數位位元產生用於該10位元A/D轉換的兩個位元，且一時脈相位期間來自該子類比轉數位轉換器之兩個原始數位位元產生該10位元A/D轉換的一個位元。
根據上述該例示性10位元A/D轉換，需要5個時脈循環來產生一10位元二進位字組。因此，推廣到n為偶數之任意n位元A/D轉換，在n/2個時脈循環中可產生一n位元二進位字組。在一替代性實施例中，該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325可經組態以在(例如)上述描述用作產生用於該例示性10位元A/D轉換的三個原始數位位元之該第九時脈相位期間產生兩個原始數位位元。因此，推廣到n為奇數之任意n位元A/D轉換，在(n+1)/2個時脈循環中可產生一n位元二進位字組。上述該例示性10位元A/D轉換中使用之時脈循環之數目並非顯著不同於美國專利第6,535,157號中描述之單一多位元A/D轉換器需要之時脈循環之數目，該多位元A/D轉換器可在每個時脈循環之一時脈循環期間產生兩個數位位元。然而，習知此項技術者將意識到，因為該例示性實施例之該子類比轉數位轉換器400及該倍乘數位轉類比轉換器325可持續經組態以在一初始時脈循環之後之一時脈循環之每個時脈相位期間產生兩個原始數位位元，所以該例示性實施例可用減小的熱雜訊、面積及電力達成相同效能。
舉例而言，在上述該10位元轉換中，該第一時脈循環之第一時脈相位及該第五時脈循環之第九時脈相位係用以自該子類比轉數位轉換器400產生三個原始數位位元。在該第一時脈循環之第二時脈相位中未使用該子類比轉數位轉換器400。然而，在該第二至該第四時脈循環中，藉由在每一時脈相位期間有效地重新組態該倍乘數位轉類比轉換器325中之電路以執行一不同功能，但是在每一時脈相位期間使用該子類比轉數位轉換器400以在每一時脈相位中產生兩個原始數位位元。因此，根據例示性實施例，一單一冗餘帶正負號數位A/D轉換級最初可經組態以在一初始轉換時脈循環期間輸出至少三個原始位元，接著隨後經重新組態以在隨後的轉換時脈循環之每個時脈相位期間輸出兩個原始位元，以用減小的電容、減小的面積及減小的電力需求判定該A/D轉換之剩餘位元。
基於上文，應瞭解例示性實施例包含可經選擇性地重新組態以在一A/D轉換程序之不同時脈相位或時脈循環期間具有不同位元解析度之一單一冗餘帶正負號數位級。在上述該特定實施例中，初始解析度係2.5位元，且隨後的解析度係1.5位元。
上述之該例示性實施例可達成與美國專利第6,535,157中描述之架構相同之取樣速率及解析度，但如上述自第一轉換時脈循環之一2.5位元解析度級至隨後的時脈循環中之一1.5位元解析度級之重新組態使總電容歸因於減小的熱雜訊及面積及電力之約一25%之減小而減小約一40%。
圖15係圖解說明包含於根據一例示性實施例之一方法中之幾個例示性程序之一流程圖。參考圖15，根據一例示性實施例之一方法1600開始於程序1610。程序1610包含在一類比信號之一A/D轉換之一第一時脈相位期間用一單一冗餘帶正負號數位級產生至少三個位元之原始數位資料。程序1620發生在程序1610之後，且包含在該A/D轉換之一第二時脈相位期間用相同單一冗餘帶正負號數位級產生兩個位元之數位資料。
雖然如圖15中圖解說明之程序1610及1620之順序係較佳的，但是替代性實施例反而可顛倒該順序、將程序1620放置在程序1610之前。在替代性實施例中，在該類比信號之A/D轉換之該第一時脈相位與該第二時脈相位之間亦可存在至少一居間時脈相位。換言之，程序1620之第二時脈相位無需立即發生於程序1610之第一時脈相位之後。而且應意識到雖然程序1610之該第一時脈相位無需任意特定A/D轉換程序中之循序第一時脈相位，但此係較佳的。
因此，可見每當解析度減小時藉由減小倍乘數位轉類比轉換器中之一放大器之電流達成一電力節省。對於一取樣轉一數位信號之一給定轉換而言，該放大器在一相對較高電流需求時具有一初始解析度，且接著每當存在解析度需求之一下降時，在一較低電流需求時切換至一較低解析度。在一取樣轉一數位信號之一給定轉換期間此係一次變化。
應瞭解已揭示經調適以將一類比輸入信號轉換為一數位輸出信號之一轉換器。該轉換器包含用於接收該類比輸入信號之一類比輸入終端。該轉換器包含耦合至該類比輸入終端之一冗餘帶正負號數位(RSD)級。該冗餘帶正負號數位級經組態以：在該類比輸入終端處接收該類比輸入信號；在一第一時脈循環之一前半段期間於一數位輸出處自該類比輸入信號產生第一數目個位元；在該第一時脈循環之一後半段期間於該類比輸入終端提供該類比輸入信號之一剩餘回饋信號；且在一第二時脈循環之一前半段期間於該數位輸出處自該剩餘回饋信號產生第二數目個位元，位元之該第二數目小於位元之該第一數目。該轉換器包含耦合至該數位輸出之一數位區段，該數位區段經組態以對該第一數目個位元及該第二數目個位元執行一數位對準及校正以產生該數位輸出信號。該轉換器可進一步包括經操作以產生該剩餘電壓回饋信號之一倍乘數位轉類比轉換器(MDAC)及經操作以基於該類比輸入信號產生該第一數目個位元並經操作以基於該剩餘電壓回饋信號產生該第二數目個位元之一子類比轉數位轉換器(sub-ADC)。該轉換器可進一步包括耦合至該類比輸入終端並經組態以比較該剩餘回饋信號與複數個預判定之電壓之複數個比較器及耦合至該複數個比較器並經組態以至少基於來自一第一組比較器之輸出而產生該第一數目個位元之一邏輯電路，該邏輯電路進一步經組態以至少基於來自一第二組比較器而產生該第二數目個位元，該第二組比較器係該第一組比較器之一子組。該轉換器可進一步包括經操作以產生該剩餘回饋信號之一運算放大器(op-amp)、耦合至一第一節點之一第一電容器、耦合至該第一節點之一第二電容器、耦合至一第二節點之一第三電容器、耦合至該第二節點之一第四電容器、耦合於該運算放大器之一輸入與該第一節點之間之一第一開關以及耦合於該運算放大器之該輸入與該第二節點之間之一第二開關。該轉換器可進一步包括耦合於該第一節點與該第二節點之間之一第三開關。該轉換器可具有一進一步特徵化，藉由該特徵化，該冗餘帶正負號數位級經進一步組態以在該第二時脈循環之一後半段期間產生第三數目個位元，該第三數目等於該第二數目。該轉換器可具有一進一步特徵化，藉由該特徵化，該第一數目係3，且該第二數目係2。
而且所揭示的係一循環冗餘帶正負號數位(RSD)類比轉數位(A/D)轉換器。該轉換器包含用於接收一類比輸入信號之一輸入終端。該轉換器包含連接於該輸入終端與一第一節點之間之一第一開關，該第一開關可經操作以施加該類比輸入信號至該第一節點。該轉換器包含連接於該第一節點與一第二節點之間之一第二開關，該第二開關可經操作以施加該一剩餘電壓回饋信號至該第一節點，該第一開關可經操作以在該第二開關斷開時閉合，該第二開關可經操作以在該第一開關斷開時閉合。該轉換器包含具有連接至該第二節點之一輸出終端之一運算放大器，該運算放大器可經操作以產生該剩餘電壓回饋信號並將該剩餘電壓回饋信號施加於該第二節點。該轉換器包含若干比較器，每一比較器具有耦合至該第一節點之一第一輸入及一輸出，該等比較器之各者可經操作以比較該類比輸入信號及該剩餘電壓回饋信號之一經選擇者與一預判定之電壓信號。該轉換器包含耦合至該等比較器之輸出之一邏輯電路，該邏輯電路可經操作以在一A/D轉換之一第一時脈相位期間產生一第一數位輸出信號，且可經操作以在該A/D轉換之一第二時脈相位期間產生一第二數位輸出信號，該第一數位輸出信號係基於來自該第一組比較器之輸出，該第二數位輸出信號係基於來自一第二組比較器之輸出。該轉換器可具有一進一步特徵化，藉由該特徵化，該第一數位輸出信號包括三個數位位元，該第二數位輸出信號由兩個數位位元組成。該轉換器可具有一進一步特徵化，藉由該特徵化，該第二時脈相位係在該第一時脈相位之後，且其中在該第一時脈相位與該第二時脈相位之間存在至少一居間時脈相位。該轉換器可具有一進一步特徵化，藉由該特徵化，該第二組比較器係該第一組比較器之一子組。該轉換器可具有一進一步特徵化，藉由該特徵化，第一數位輸出信號包括三個數位位元，且該第二數位輸出信號由兩個數位位元組成。該轉換器可具有一進一步特徵化，藉由該特徵化，該A/D轉換之一時脈循環由該第一時脈相位及該第二時脈相位組成。
而且揭示的係一種在複數個時脈循環期間使用一類比轉數位(A/D)轉換器之一單一冗餘帶正負號數位(RSD)級將一類比輸入信號轉換為複數個數位位元之方法。該方法包含接收該類比輸入信號。該方法包含在該等時脈循環之一者期間在一第一解析度下產生第一數目個該複數個數位位元及在該等時脈循環之另一者期間在一第二解析度下產生第二數目個該複數個數位位元。該方法可具有一進一步特徵化，藉由該特徵化，產生該第一數目個數位位元及該第二數目個數位位元包括以下步驟：在一第一時脈循環之一前半段期間自該類比輸入信號產生該第一數目個該等數位位元；在該第一時脈循環之一後半段期間自該類比輸入信號產生一第一剩餘電壓；及在一第二時脈循環之一前半段期間自該第一剩餘電壓產生該第二數目個該等數位位元。該方法可具有一進一步特徵化，藉由該特徵化，該第一解析度係至少2.5位元，且其中該第二解析度小於該第一解析度。該方法可具有一進一步特徵化，藉由該特徵化，該第二解析度係1.5位元。該方法可具有一進一步特徵化，藉由該特徵化，該第二時脈循環之該前半段緊隨該第一時脈循環之該後半段而發生。該方法進一步包括在該第二時脈循環之一後半段期間自該第一剩餘電壓產生一第二剩餘電壓之步驟。該方法進一步包括在該第二時脈循環之該後半段期間在該第二解析度下自該第二剩餘電壓產生第三數目個數位位元之步驟。
習知此項技術者將瞭解，基於上述數目經限制之例示性實施例，存在併入與該等所描述之例示性實施例相關聯之創造性原理之一或多者之許多其他實施例。在下列段落中，呈現例示性、非限制性實施例之更多描述。
雖然在前述詳細描述中已呈現至少一例示性實施例，但應意識到大量變體存在，尤其關於裝置類型及材料之選擇及程序之序列。應進一步強調上述該等例示性實施例僅係例示性，且並非意欲以任意方式限制範疇、適用性或組態。相反，該等例示性實施例之該詳細描述為習知此項技術者提供一種實施包含於該等例示性實施例中之該等創造性原理之方便途徑。發明者認為主題包含本文揭示之各種元件、特徵、功能及/或性質之全部組合及子組合。而且應瞭解可在不脫離隨附申請專利範圍及其合法相等物中陳述之範疇之情況下對元件之功能及配置作出各種改變。
200．．．類比轉數位(A/D)轉換器
205．．．輸入終端
210．．．多位元/單位元冗餘帶正負號數位(RSD)級
212．．．第一開關
220．．．數位區段
230．．．對準及同步區塊
240．．．校正區塊
300．．．單位元/多位元冗餘帶正負號數位(RSD)級
302．．．第一比較器
304．．．第二比較器
305．．．第一開關
306．．．第三比較器
307．．．節點
308．．．第四比較器
310．．．第五比較器
312．．．第六比較器
315．．．回饋開關
320．．．邏輯電路
325．．．可程式化增益/求和元件(圖2)
325．．．倍乘數位轉類比轉換器(MDAC)(圖6-圖14)
333．．．高開關控制信號
343．．．低開關控制信號
353．．．中間開關控制信號
400．．．子類比轉數位轉換器(sub-ADC)
405．．．第一節點
410．．．第二節點
501．．．節點
502．．．開關
503．．．節點
504．．．開關
506．．．開關
508．．．開關
511．．．節點
512．．．開關
513．．．節點
514．．．開關
515．．．節點
517．．．節點
521．．．電容器
522．．．開關
523．．．電容器
524．．．開關
525．．．電容器
527．．．電容器
531．．．節點
532．．．開關
533．．．節點
534．．．開關
536．．．開關
542．．．開關
544．．．開關
546．．．開關
552．．．開關
554．．．開關
555．．．運算放大器(op-amp)
556．．．開關
562．．．開關
564．．．開關
572．．．開關
574．．．開關
581．．．電容器
582．．．開關
583．．．節點
584．．．開關
586．．．開關
588．．．開關
590．．．開關
592．．．開關
594．．．開關
601．．．開關
602．．．開關
603．．．開關
604．．．開關
605．．．開關
606．．．運算放大器(op-amp)
1600．．．方法
圖1係根據例示性實施例之一單級冗餘帶正負號數位A/D轉換器之一示意方塊圖；
圖2係圖1之單一多位元/單位元冗餘帶正負號數位級之一例示性實施例之一示意方塊圖；
圖3係圖解說明可用以實施圖2之多位元/單位元冗餘帶正負號數位級之一例示性子類比轉數位轉換器之一示意電路圖；
圖4係圖解說明可用以實施圖2之多位元/單位元冗餘帶正負號數位級之一例示性倍乘數位轉類比轉換器之一示意電路圖；
圖5係圖解說明可用以用圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器執行一例示性10位元A/D轉換程序之控制信號之一例示性時序圖；
圖6係圖解說明例示性10位元A/D轉換程序之第一時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖7係圖解說明例示性10位元A/D轉換程序之第二時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖8係圖解說明例示性10位元A/D轉換程序之第三時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖9係圖解說明例示性10位元A/D轉換程序之第四時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖10係圖解說明例示性10位元A/D轉換程序之第五時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖11係圖解說明例示性10位元A/D轉換程序之第六時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖12係圖解說明例示性10位元A/D轉換程序之第七時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖13係圖解說明例示性10位元A/D轉換程序之第八時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；
圖14係圖解說明例示性10位元A/D轉換程序之第九時脈相位期間圖3之子類比轉數位轉換器及圖4之倍乘數位轉類比轉換器之組態之一簡化電路圖；及
圖15係圖解說明包含於根據一例示性實施例之A/D轉換之一方法中之例示性程序之一流程圖。
205．．．輸入終端
300．．．單位元/多位元冗餘帶正負號數位(RSD)級
302．．．第一比較器
304．．．第二比較器
305．．．第一開關
306．．．第三比較器
307．．．節點
308．．．第四比較器
310．．．第五比較器
312．．．第六比較器
315．．．回饋開關
320．．．邏輯電路
325．．．可程式化增益/求和元件
333．．．高開關控制信號
343．．．低開關控制信號
353．．．中間開關控制信號

Claims (18)

  1. 一種循環冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其包括：一增益電路，其包括：耦合於一輸入終端與一第一節點之間之一第一開關，該第一開關用以施加一輸入信號至該第一節點；耦合於該第一節點與一第二節點之間之一第二開關，該第二開關用以施加一剩餘電壓回饋信號至該第一節點；具有一第一輸入終端、一第二輸入終端及選擇性地耦合至該第二節點之一輸出終端之一第一放大器；具有一第一輸入終端、一第二輸入終端及選擇性地耦合至該第二節點之一輸出終端之一第二放大器；及至少第一、第二、第三及第四電容器，該第一、第二、第三及第四電容器中之每一者可在包括複數個時脈循環之一類比轉數位轉換期間，選擇性地耦合於該第一節點與該第一及該第二放大器之兩者之該等第一輸入終端之間；其中該增益電路使用該第一放大器以產生至少四(4)之一增益因子且該增益電路使用該第二放大器以產生二(2)之一增益因子，其中當該第二放大器自該第一節點斷開連接時，該第一放大器可經操作以在該複數個時脈循環之第一時脈循環期間放大該剩餘電壓回饋信號，且其中在該第一時脈循環隨後之一第二時脈循環期間，當該第 一放大器自該第一節點斷開連接時，該第二放大器可經操作以放大該剩餘電壓回饋信號。
  2. 如請求項1之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該第一及第二放大器係特徵化為運算放大器。
  3. 如請求項1之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其進一步包括：複數個比較器，其經耦合至該輸入終端且經組態以比較該剩餘電壓回饋信號與複數個預判定之電壓；一邏輯電路，其經耦合至該複數個比較器且經組態以至少基於自一第一組複數個比較器之輸出來產生一第一數目個位元，該邏輯電路進一步經組態以至少基於自一第二組複數個比較器之輸出來產生一第二數目個位元，該第二組比較器係該第一組比較器之一子組；及一數位區段，其經耦合至該邏輯電路，該數位區段經組態以對該第一數目個位元及該第二數目個位元執行一數位對準及校正以產生數位輸出信號。
  4. 如請求項3之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該邏輯電路進一步基於該複數個比較器之輸出以產生高、中及低開關控制信號。
  5. 如請求項1之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該增益電路係特徵化為一倍乘數位轉類比轉換器(MDAC)。
  6. 如請求項1之冗餘帶正負號數元(RSD)類比轉數位轉換器 (ADC)，其中該類比轉數位轉換需要五個時脈循環。
  7. 如請求項1之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該RSD ADC包括一單一RSD級。
  8. 如請求項1之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中當該第一開關閉合時，該第二開關斷開，且其中當該第二開關閉合時，該第一開關斷開。
  9. 一種用以將一類比輸入信號轉換為一數位輸出信號之循環冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，該RSD ADC包括：一類比輸入終端，其用於接收一類比輸入信號；一RSD級，其經耦合至該類比輸入終端，該RSD級包括：複數個比較器，其經耦合至該類比輸入終端且經組態以比較一剩餘電壓回饋信號與複數個預判定之電壓；一邏輯電路，其經耦合至該複數個比較器且經組態以至少基於自一第一組複數個比較器之輸出來產生一第一數目個位元，該邏輯電路進一步經組態以至少基於自一第二組比較器之輸出來產生一第二數目個位元，該第二組比較器係該第一組比較器之一子組；一第一放大器，其具有一第一輸入終端、一第二輸入終端及選擇性地耦合至一第二節點之一輸出終端；一第二放大器，其具有一第一輸入終端、一第二輸入終端及選擇性地耦合至該第二節點之一輸出終端；及 至少第一、第二、第三及第四電容器，該第一、第二、第三及第四電容器中之每一者可在包括複數個時脈循環之一類比轉數位轉換期間，選擇性地耦合於一第一節點與該第一及該第二放大器之兩者之該等第一輸入終端之間；其中當使用該第一放大器時，該RSD級具有至少四(4)之一增益因子，且當使用該第二放大器時，該RSD級具有至少二(2)之一增益因子，其中當該第二放大器自該第一節點斷開連接時，該第一放大器可經操作以在該複數個時脈循環之一第一時脈循環期間放大該剩餘電壓回饋信號，且其中在該第一時脈循環隨後之一第二時脈循環期間，當該第一放大器自該第一節點斷開連接時，該第二放大器可經操作以放大該剩餘電壓回饋信號，且其中在該複數個時脈循環之所有剩餘時脈循環期間該第二放大器可經操作以放大該剩餘電壓回饋信號；及一數位區段，其經耦合至該邏輯電路，該數位區段經組態以對該第一數目個位元及該第二數目個位元執行一數位對準及校正以產生該數位輸出信號。
  10. 如請求項9之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該RSD ADC包括一單一RSD級。
  11. 如請求項9之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該RSD級進一步包括一倍乘數位轉類比轉換器(MDAC)。
  12. 如請求項9之冗餘帶正負號數元(RSD)類比轉數位轉換器 (ADC)，其中該邏輯電路進一步基於該複數個比較器之輸出以產生高、中及低開關控制信號。
  13. 如請求項9之冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)，其中該第一及第二放大器之每一者係為運算放大器。
  14. 一種用以將一類比輸入信號轉換為一數位輸出信號之方法，該方法用於具有一倍乘數位轉類比轉換器(MDAC)之一循環冗餘帶正負號數元(RSD)類比轉數位轉換器(ADC)中，在包括複數個時脈循環之一類比轉數位轉換循環期間該MDAC使用至少一放大器，該方法包括：接收該類比輸入信號；比較一剩餘電壓回饋信號與一參考電壓；在該複數個時脈循環之一第一時脈循環期間使用該至少一放大器以放大該剩餘電壓回饋信號，該至少一放大器經組態以具有至少四(4)之一增益因子；在該第一時脈循環隨後之該複數個時脈循環之所有時脈循環期間使用該至少一放大器以放大該剩餘電壓回饋信號，該至少一放大器經組態以具有二(2)之一增益因子且進一步經組態以藉由至少四(4)之一因子以在該至少一放大器中減少一電流；及產生複數個數位位元，其與該類比輸入信號成比例。
  15. 如請求項14之方法，其中該複數個數位位元包括十(10)位元。
  16. 如請求項14之方法，其中使用經組態以具有至少四(4)之一增益因子之至少一放大器之放大步驟包括：使用經組態以具有至少四(4)之一增益因子之一第一放大器來放大。
  17. 如請求項14之方法，其中使用經組態以具有至少二(2)之一增益因子之至少一放大器之放大步驟包括：使用經組態以具有至少四(4)之一增益因子之一第二放大器來放大，其中當該第一放大器放大時，該第二放大器自該RSD ADC斷開連接，且當該第二放大器放大時，該第一放大器自該RSD ADC斷開連接。
  18. 如請求項14之方法，其進一步包括當不使用該RSD ADC時，將該第一及第二放大器兩者斷開連接。
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