JPH11308111A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH11308111A JPH11308111A JP11212498A JP11212498A JPH11308111A JP H11308111 A JPH11308111 A JP H11308111A JP 11212498 A JP11212498 A JP 11212498A JP 11212498 A JP11212498 A JP 11212498A JP H11308111 A JPH11308111 A JP H11308111A
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- Japan
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- circuit
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Abstract
(57)【要約】
【課題】 入力信号の周波数帯域が異なる場合のＡ／Ｄ
変換器の消費電力の低減、及びＡ／Ｄ変換器のチップ占
有面積の低減を図ることにある。 【解決手段】 第１演算増幅器（３１）と、それに並列
接続され、且つ、それよりも高速動作可能な第２演算増
幅器（３６）と、上記第１演算増幅器と上記第２演算増
幅器とを選択的に動作状態とするための選択手段（３）
とを設ける。選択手段の選択動作により、入力信号の周
波数が低い場合には第１演算増幅器が選択的に動作さ
れ、入力信号の周波数が高い場合には第２演算増幅器が
選択的に動作されることで、入力信号の周波数が低い場
合の低消費電力化が達成される。また、周波数帯域の異
なるＡ／Ｄ変換器を実現するのに第１演算増幅器及び第
２演算増幅器以外の部分の共用が可能とされるので、Ａ
／Ｄ変換器のチップ占有面積の低減化が達成される。
変換器の消費電力の低減、及びＡ／Ｄ変換器のチップ占
有面積の低減を図ることにある。 【解決手段】 第１演算増幅器（３１）と、それに並列
接続され、且つ、それよりも高速動作可能な第２演算増
幅器（３６）と、上記第１演算増幅器と上記第２演算増
幅器とを選択的に動作状態とするための選択手段（３）
とを設ける。選択手段の選択動作により、入力信号の周
波数が低い場合には第１演算増幅器が選択的に動作さ
れ、入力信号の周波数が高い場合には第２演算増幅器が
選択的に動作されることで、入力信号の周波数が低い場
合の低消費電力化が達成される。また、周波数帯域の異
なるＡ／Ｄ変換器を実現するのに第１演算増幅器及び第
２演算増幅器以外の部分の共用が可能とされるので、Ａ
／Ｄ変換器のチップ占有面積の低減化が達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するためのＡ／Ｄ（アナログ／ディ
ジタル）変換技術に関し、例えば１次ΔΣ型Ａ／Ｄ変換
器に適用して有効な技術に関する。
ィジタル信号に変換するためのＡ／Ｄ（アナログ／ディ
ジタル）変換技術に関し、例えば１次ΔΣ型Ａ／Ｄ変換
器に適用して有効な技術に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換器の一方式として、アナログ
入力信号の周波数帯域に対し数十倍から数百倍のサンプ
リング周波数を用いるオーバサンプリング方式がある。
オーバサンプリングＡ／Ｄ変換器は、その回路構成によ
って幾つかのタイプに分類され、例えば第１の文献、ア
イ・エス・エス・シー・シー８５、ダイジェスト オブ
テクニカルペーパース゛、第８０頁から第８１頁（ＩＳ
ＳＣＣ’８５、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａ
ｌ ｐａｐｅｒｓ、ｐｐ．８０〜８１（ＦＥＢ．１９８
５）記載のデルタ・シグマ（ΔΣ）型や、第２の文献、
アイ・エス・エス・シー・シー８６、ダイジェスト オ
ブ テクニカルペーパース゛、第１８０頁から第１８１
頁（ＩＳＳＣＣ’８６、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈ
ｎｉｃａｌ ｐａｐｅｒｓ、ｐｐ．１８０〜１８１（Ｆ
ＥＢ．１９８６）記載の補間型等がある。これらオーバ
サンプリング方式は、他の非オーバサンプリング方式に
比べると、高速動作が必要な代わりに、アナログ回路の
所要素子精度が大幅に緩和できるため、半導体集積回路
による高精度変換特性が比較的容易に実現できる特徴が
ある。
入力信号の周波数帯域に対し数十倍から数百倍のサンプ
リング周波数を用いるオーバサンプリング方式がある。
オーバサンプリングＡ／Ｄ変換器は、その回路構成によ
って幾つかのタイプに分類され、例えば第１の文献、ア
イ・エス・エス・シー・シー８５、ダイジェスト オブ
テクニカルペーパース゛、第８０頁から第８１頁（ＩＳ
ＳＣＣ’８５、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａ
ｌ ｐａｐｅｒｓ、ｐｐ．８０〜８１（ＦＥＢ．１９８
５）記載のデルタ・シグマ（ΔΣ）型や、第２の文献、
アイ・エス・エス・シー・シー８６、ダイジェスト オ
ブ テクニカルペーパース゛、第１８０頁から第１８１
頁（ＩＳＳＣＣ’８６、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈ
ｎｉｃａｌ ｐａｐｅｒｓ、ｐｐ．１８０〜１８１（Ｆ
ＥＢ．１９８６）記載の補間型等がある。これらオーバ
サンプリング方式は、他の非オーバサンプリング方式に
比べると、高速動作が必要な代わりに、アナログ回路の
所要素子精度が大幅に緩和できるため、半導体集積回路
による高精度変換特性が比較的容易に実現できる特徴が
ある。
【０００３】
【発明が解決しようとする課題】一般には、Ａ／Ｄ変換
の対象とされる入力信号の周波数帯域に応じて、サンプ
リング周波数や、積分回路を構成する演算増幅器の周波
数特性が決定される。
の対象とされる入力信号の周波数帯域に応じて、サンプ
リング周波数や、積分回路を構成する演算増幅器の周波
数特性が決定される。
【０００４】入力信号の周波数が高い場合には、サンプ
リング周波数も高くする必要があるし、そうすると、積
分時間が短くなるから、積分回路を構成する演算増幅器
も高速動作可能なものが必要とされる。
リング周波数も高くする必要があるし、そうすると、積
分時間が短くなるから、積分回路を構成する演算増幅器
も高速動作可能なものが必要とされる。
【０００５】それに対して、入力信号の周波数が比較的
低い場合には、サンプリング周波数は低くて良いし、積
分時間も比較的長くなるので、積分回路を構成する演算
増幅器は高速動作可能である必要はない。高速動作可能
な演算増幅器は、消費電力が大きいため、入力信号の周
波数が低いにもかかわらず、高速動作可能な演算増幅器
を使用することは回路の低消費電力化の点で好ましくな
い。
低い場合には、サンプリング周波数は低くて良いし、積
分時間も比較的長くなるので、積分回路を構成する演算
増幅器は高速動作可能である必要はない。高速動作可能
な演算増幅器は、消費電力が大きいため、入力信号の周
波数が低いにもかかわらず、高速動作可能な演算増幅器
を使用することは回路の低消費電力化の点で好ましくな
い。
【０００６】所定の条件によって入力信号の周波数帯域
が異なる用途のＡ／Ｄ変換器について本願発明者が検討
した。それによれば、入力信号の周波数が低い場合にお
ける消費電力の低減を優先すれば、入力信号の周波数が
高い場合に動作される第１のＡ／Ｄ変換器と、入力信号
が低い場合に動作される第２のＡ／Ｄ変換器とを備える
ことが考えられる。
が異なる用途のＡ／Ｄ変換器について本願発明者が検討
した。それによれば、入力信号の周波数が低い場合にお
ける消費電力の低減を優先すれば、入力信号の周波数が
高い場合に動作される第１のＡ／Ｄ変換器と、入力信号
が低い場合に動作される第２のＡ／Ｄ変換器とを備える
ことが考えられる。
【０００７】しかしながら、その場合には、上記第１の
Ａ／Ｄ変換器と第２のＡ／Ｄ変換器の双方を一つの半導
体チップに形成することになるから、Ａ／Ｄ変換器のチ
ップ占有面積が大きくなってしまう。
Ａ／Ｄ変換器と第２のＡ／Ｄ変換器の双方を一つの半導
体チップに形成することになるから、Ａ／Ｄ変換器のチ
ップ占有面積が大きくなってしまう。
【０００８】本発明の目的は、入力信号の周波数帯域が
切り換えられる場合のＡ／Ｄ変換器の消費電力の低減、
及びＡ／Ｄ変換器のチップ占有面積の低減を図ることに
ある。
切り換えられる場合のＡ／Ｄ変換器の消費電力の低減、
及びＡ／Ｄ変換器のチップ占有面積の低減を図ることに
ある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】すなわち、第１演算増幅器（３１）と、上
記第１演算増幅器の反転入力端子と出力端子との間に結
合された積分用キャパシタ（２３）とを含んでＡ／Ｄ変
換器が構成されるとき、上記第１演算増幅器に並列接続
され、上記第１演算増幅器よりも高速動作可能な第２演
算増幅器（３６）と、上記第１演算増幅器と上記第２演
算増幅器とを選択的に動作状態とするための選択手段
（３）とを設ける。
記第１演算増幅器の反転入力端子と出力端子との間に結
合された積分用キャパシタ（２３）とを含んでＡ／Ｄ変
換器が構成されるとき、上記第１演算増幅器に並列接続
され、上記第１演算増幅器よりも高速動作可能な第２演
算増幅器（３６）と、上記第１演算増幅器と上記第２演
算増幅器とを選択的に動作状態とするための選択手段
（３）とを設ける。
【００１２】上記した手段によれば、選択手段の選択動
作により、入力信号の周波数が低い場合には第１演算増
幅器が選択的に動作され、入力信号の周波数が高い場合
には第２演算増幅器が選択的に動作される。このこと
が、入力信号の周波数が低い場合の低消費電力化を達成
する。また、上記第１演算増幅器と第２演算増幅器とが
並列接続され、それが選択的に動作されることから、入
力信号の周波数が低い場合と、入力信号の周波数が高い
場合とで、上記第１演算増幅器及び第２演算増幅器以外
の部分の共用が可能とされ、そのことが、Ａ／Ｄ変換器
のチップ占有面積の低減化を達成する。
作により、入力信号の周波数が低い場合には第１演算増
幅器が選択的に動作され、入力信号の周波数が高い場合
には第２演算増幅器が選択的に動作される。このこと
が、入力信号の周波数が低い場合の低消費電力化を達成
する。また、上記第１演算増幅器と第２演算増幅器とが
並列接続され、それが選択的に動作されることから、入
力信号の周波数が低い場合と、入力信号の周波数が高い
場合とで、上記第１演算増幅器及び第２演算増幅器以外
の部分の共用が可能とされ、そのことが、Ａ／Ｄ変換器
のチップ占有面積の低減化を達成する。
【００１３】このとき、アナログ信号をサンプリングす
るためのサンプリング回路（１１，１２，２１）と、上
記サンプリング回路による上記アナログ信号のサンプリ
ングタイミングを決定するためのタイミング制御信号を
生成するタイミング生成手段（３５）とを設けることが
できる。
るためのサンプリング回路（１１，１２，２１）と、上
記サンプリング回路による上記アナログ信号のサンプリ
ングタイミングを決定するためのタイミング制御信号を
生成するタイミング生成手段（３５）とを設けることが
できる。
【００１４】また、上記積分回路の出力結果を判定する
ためのコンパレータ（３２）と、上記コンパレータの出
力信号をアナログ信号に変換するローカルＤ／Ａ変換回
路（３３）と、上記ローカルＤ／Ａ変換回路の変換結果
を上記サンプリング回路のサンプリング結果から減算す
るための減算回路（１３，１４，２２）とを設けること
ができる。
ためのコンパレータ（３２）と、上記コンパレータの出
力信号をアナログ信号に変換するローカルＤ／Ａ変換回
路（３３）と、上記ローカルＤ／Ａ変換回路の変換結果
を上記サンプリング回路のサンプリング結果から減算す
るための減算回路（１３，１４，２２）とを設けること
ができる。
【００１５】
【発明の実施の形態】図１には本発明にかかる１次ΔΣ
型Ａ／Ｄ変換器の構成例が示される。
型Ａ／Ｄ変換器の構成例が示される。
【００１６】図１に示されるＡ／Ｄ変換器は、特に制限
されないが、公知の半導体集積回路製造技術により、単
結晶シリコン基板などの一つの半導体基板に形成され
る。
されないが、公知の半導体集積回路製造技術により、単
結晶シリコン基板などの一つの半導体基板に形成され
る。
【００１７】入力端子１から入力されたアナログ信号を
サンプリングするためのサンプリング回路５１が設けら
れる。このサンプリング回路５１は、スイッチ１１，１
２、及びキャパシタ２１を含む。キャパシタ２１の一端
は、スイッチ１１を介して入力端子とアナログ基準電圧
源とに選択的に結合される。また、キャパシタ２１の他
端はスイッチ１２を介して演算増幅器３１，３６の反転
入力端子（−）とアナログ基準電圧源４０に選択的に結
合させる。
サンプリングするためのサンプリング回路５１が設けら
れる。このサンプリング回路５１は、スイッチ１１，１
２、及びキャパシタ２１を含む。キャパシタ２１の一端
は、スイッチ１１を介して入力端子とアナログ基準電圧
源とに選択的に結合される。また、キャパシタ２１の他
端はスイッチ１２を介して演算増幅器３１，３６の反転
入力端子（−）とアナログ基準電圧源４０に選択的に結
合させる。
【００１８】演算増幅器３１の出力端子と反転入力端子
との間に積分用キャパシタ２３が結合される。演算増幅
器の非反転入力端子（＋）はアナログ基準電圧源４０に
結合される。そして、この演算増幅器３１には、当該演
算増幅器３１よりも高速動作可能な演算増幅器３６が並
列接続されている。演算増幅器３１，３６は、選択回路
３から出力される選択信号ＳＥＬによって選択的に動作
状態にされる。演算増幅３１，３６は、制御端子の論理
レベルによって動作状態及び非動作状態の切り換えが可
能とされる。演算増幅器３６には選択信号ＳＥＬがその
まま入力されるが、演算増幅器３１にはインバータ３８
で反転されたものが入力されるようになっている。例え
ば選択回路３３によって選択信号ＳＥＬがハイレベルに
された場合には、演算増幅器３１が動作状態とされ、演
算増幅器３６が非動作状態とされる。また、選択回路３
３によって選択信号ＳＥＬがローレベルにされた場合に
は、演算増幅器３１が非動作状態とされ、演算増幅器３
６が動作状態とされる。ここで、上記キャパシタ２３と
演算増幅器２３とで第１積分回路が形成され、上記キャ
パシタ２３と演算増幅器３６とで第２積分回路が形成さ
れる。
との間に積分用キャパシタ２３が結合される。演算増幅
器の非反転入力端子（＋）はアナログ基準電圧源４０に
結合される。そして、この演算増幅器３１には、当該演
算増幅器３１よりも高速動作可能な演算増幅器３６が並
列接続されている。演算増幅器３１，３６は、選択回路
３から出力される選択信号ＳＥＬによって選択的に動作
状態にされる。演算増幅３１，３６は、制御端子の論理
レベルによって動作状態及び非動作状態の切り換えが可
能とされる。演算増幅器３６には選択信号ＳＥＬがその
まま入力されるが、演算増幅器３１にはインバータ３８
で反転されたものが入力されるようになっている。例え
ば選択回路３３によって選択信号ＳＥＬがハイレベルに
された場合には、演算増幅器３１が動作状態とされ、演
算増幅器３６が非動作状態とされる。また、選択回路３
３によって選択信号ＳＥＬがローレベルにされた場合に
は、演算増幅器３１が非動作状態とされ、演算増幅器３
６が動作状態とされる。ここで、上記キャパシタ２３と
演算増幅器２３とで第１積分回路が形成され、上記キャ
パシタ２３と演算増幅器３６とで第２積分回路が形成さ
れる。
【００１９】上記第１，第２積分回路の後段には、その
積分出力の論理を判定するためのコンパレータ３２が配
置される。
積分出力の論理を判定するためのコンパレータ３２が配
置される。
【００２０】また、上記コンパレータ３２の出力信号を
アナログ信号に変換するためのローカルＤ／Ａ変換器３
３が設けられ、このローカルＤ／Ａの出力信号が減算回
路５２に伝達されるようになっている。
アナログ信号に変換するためのローカルＤ／Ａ変換器３
３が設けられ、このローカルＤ／Ａの出力信号が減算回
路５２に伝達されるようになっている。
【００２１】減算回路５２は、上記ローカルＤ／Ａ変換
器３３の変換結果を上記サンプリング回路５１のサンプ
リング結果から減算する機能を有し、スイッチ１３，１
４、及びキャパシタ２２を含んで成る。キャパシタ２２
の一端はスイッチ１３を介して上記ローカルＤ／Ａ変換
器２２の出力端子とアナロググランドとに選択的に結合
される。また、キャパシタ２２の他端は、スイッチ１４
を介して上記演算増幅器３１，３６の反転入力端子とア
ナロググランドとに選択的に結合される。
器３３の変換結果を上記サンプリング回路５１のサンプ
リング結果から減算する機能を有し、スイッチ１３，１
４、及びキャパシタ２２を含んで成る。キャパシタ２２
の一端はスイッチ１３を介して上記ローカルＤ／Ａ変換
器２２の出力端子とアナロググランドとに選択的に結合
される。また、キャパシタ２２の他端は、スイッチ１４
を介して上記演算増幅器３１，３６の反転入力端子とア
ナロググランドとに選択的に結合される。
【００２２】上記サンプリング回路５１におけるスイッ
チ１１，１２、及び上記減算回路５２におけるスイッチ
１３，１４の動作は、タイミング生成回路３５によって
生成されるタイミング信号によって動作制御される。
チ１１，１２、及び上記減算回路５２におけるスイッチ
１３，１４の動作は、タイミング生成回路３５によって
生成されるタイミング信号によって動作制御される。
【００２３】さらに、回路の各部に所定のバイアス電圧
を供給するためのバイアス回路３４が設けられている。
を供給するためのバイアス回路３４が設けられている。
【００２４】図３には上記演算増幅器２３の構成例が示
される。
される。
【００２５】ｐチャンネル型ＭＯＳトランジスタＭ２，
Ｍ３が差動結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２，Ｍ３のソース電極は定電流源を形成するｐチ
ャンネル型ＭＯＳトランジスタＭ１を介して高電位側電
源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２，Ｍ３のドレイン電極には、ｎチャンネル型Ｍ
ＯＳトランジスタＭ４，Ｍ５が結合されてカレントミラ
ー形の負荷が形成される。ｐチャンネル型ＭＯＳトラン
ジスタＭ２のゲート電極から反転入力端子４４が引き出
され、ｐチャンネル型ＭＯＳトランジスタＭ３のゲート
電極から非反転入力端子４６が引き出される。
Ｍ３が差動結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２，Ｍ３のソース電極は定電流源を形成するｐチ
ャンネル型ＭＯＳトランジスタＭ１を介して高電位側電
源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２，Ｍ３のドレイン電極には、ｎチャンネル型Ｍ
ＯＳトランジスタＭ４，Ｍ５が結合されてカレントミラ
ー形の負荷が形成される。ｐチャンネル型ＭＯＳトラン
ジスタＭ２のゲート電極から反転入力端子４４が引き出
され、ｐチャンネル型ＭＯＳトランジスタＭ３のゲート
電極から非反転入力端子４６が引き出される。
【００２６】ｐチャンネル型ＭＯＳトランジスタＭ３の
ドレイン電極から差動出力が得られる。この差動出力は
後段のｎチャンネル型ＭＯＳトランジスタＭ７のゲート
電極に伝達される。このｎチャンネル型ＭＯＳトランジ
スタＭ７のドレイン電極は、定電流源を形成するｐチャ
ンネル型ＭＯＳトランジスタＭ６を介して高電位側電源
Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジス
タＭ１，Ｍ６のゲート電極には図１に示されるバイアス
回路３４から出力されるバイアス電圧が、バイアス入力
端子４１を介して伝達される。
ドレイン電極から差動出力が得られる。この差動出力は
後段のｎチャンネル型ＭＯＳトランジスタＭ７のゲート
電極に伝達される。このｎチャンネル型ＭＯＳトランジ
スタＭ７のドレイン電極は、定電流源を形成するｐチャ
ンネル型ＭＯＳトランジスタＭ６を介して高電位側電源
Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジス
タＭ１，Ｍ６のゲート電極には図１に示されるバイアス
回路３４から出力されるバイアス電圧が、バイアス入力
端子４１を介して伝達される。
【００２７】また、ｎチャンネル型ＭＯＳトランジスタ
Ｍ４，Ｍ５のゲート電極をグランドＧＮＤに短絡するた
めのｎチャンネル型ＭＯＳトランジスタＭＰＤ２、及び
ｎチャンネル型ＭＯＳトランジスタＭ７のゲート電極を
グランドＧＮＤに短絡するためのｎチャンネル型ＭＯＳ
トランジスタＭＰＤ３が設けられる。このｎチャンネル
型ＭＯＳトランジスタＭＰＤ２，ＭＰＤ３のゲート電極
には、パワーダウン端子４２を介して入力された信号が
伝達される。また、ｐチャンネル型ＭＯＳトランジスタ
Ｍ１，Ｍ６のゲート電極を高電位側電源Ｖｄｄに短絡す
るためのｐチャンネル型ＭＯＳトランジスタＭＰＤ１が
設けられ、このｐチャンネル型ＭＯＳトランジスタＭＰ
Ｄ１のゲート電極には、パワーダウン端子４２を介して
入力された信号がインバータ４３で反転されてから入力
される。
Ｍ４，Ｍ５のゲート電極をグランドＧＮＤに短絡するた
めのｎチャンネル型ＭＯＳトランジスタＭＰＤ２、及び
ｎチャンネル型ＭＯＳトランジスタＭ７のゲート電極を
グランドＧＮＤに短絡するためのｎチャンネル型ＭＯＳ
トランジスタＭＰＤ３が設けられる。このｎチャンネル
型ＭＯＳトランジスタＭＰＤ２，ＭＰＤ３のゲート電極
には、パワーダウン端子４２を介して入力された信号が
伝達される。また、ｐチャンネル型ＭＯＳトランジスタ
Ｍ１，Ｍ６のゲート電極を高電位側電源Ｖｄｄに短絡す
るためのｐチャンネル型ＭＯＳトランジスタＭＰＤ１が
設けられ、このｐチャンネル型ＭＯＳトランジスタＭＰ
Ｄ１のゲート電極には、パワーダウン端子４２を介して
入力された信号がインバータ４３で反転されてから入力
される。
【００２８】上記パワーダウン端子４２には、図１に示
されるインバータ３８の出力信号が入力される。つま
り、選択回路３によって選択信号ＳＥＬがハイレベルに
された場合には、インバータ３８の出力信号がローレベ
ルとされ、それにより、演算増幅器３１内のｎチャンネ
ル型ＭＯＳトランジスタＭＰＤ２，ＭＰＤ３がオフさ
れ、また、ｐチャンネル型ＭＯＳトランジスタＭＰＤ１
がオフされる。この状態は、演算増幅器３１の動作状態
とされる。
されるインバータ３８の出力信号が入力される。つま
り、選択回路３によって選択信号ＳＥＬがハイレベルに
された場合には、インバータ３８の出力信号がローレベ
ルとされ、それにより、演算増幅器３１内のｎチャンネ
ル型ＭＯＳトランジスタＭＰＤ２，ＭＰＤ３がオフさ
れ、また、ｐチャンネル型ＭＯＳトランジスタＭＰＤ１
がオフされる。この状態は、演算増幅器３１の動作状態
とされる。
【００２９】また、選択回路３によって選択信号ＳＥＬ
がローレベルにされた場合には、インバータ３８の出力
信号がハイレベルとされ、それにより、演算増幅器３１
内のｎチャンネル型ＭＯＳトランジスタＭＰＤ２，ＭＰ
Ｄ３がオンされて、ｎチャンネル型ＭＯＳトランジスタ
Ｍ４，Ｍ５のゲート電極が強制的にグランドＧＮＤレベ
ルとされ、また、ｐチャンネル型ＭＯＳトランジスタＭ
ＰＤ１がオンされることで、ｐチャンネル型ＭＯＳトラ
ンジスタＭ１，Ｍ６のゲート電極が強制的に高電位側電
源Ｖｄｄレベルとされる。このように主要部の論理が強
制的に設定されることで、回路の動作が停止されて電流
消費が抑えられる。
がローレベルにされた場合には、インバータ３８の出力
信号がハイレベルとされ、それにより、演算増幅器３１
内のｎチャンネル型ＭＯＳトランジスタＭＰＤ２，ＭＰ
Ｄ３がオンされて、ｎチャンネル型ＭＯＳトランジスタ
Ｍ４，Ｍ５のゲート電極が強制的にグランドＧＮＤレベ
ルとされ、また、ｐチャンネル型ＭＯＳトランジスタＭ
ＰＤ１がオンされることで、ｐチャンネル型ＭＯＳトラ
ンジスタＭ１，Ｍ６のゲート電極が強制的に高電位側電
源Ｖｄｄレベルとされる。このように主要部の論理が強
制的に設定されることで、回路の動作が停止されて電流
消費が抑えられる。
【００３０】尚、演算増幅器３６も同様に構成され、選
択信号ＳＥＬがハイレベルにされることにより、回路の
動作が停止されて電流消費が抑えられる。
択信号ＳＥＬがハイレベルにされることにより、回路の
動作が停止されて電流消費が抑えられる。
【００３１】図２には、上記Ａ／Ｄ変換器の動作タイミ
ングが示される。
ングが示される。
【００３２】入力端子１から入力されたアナログ信号の
周波数が低い場合について説明する。この場合、選択回
路３によって選択信号ＳＥＬがハイレベルにされて演算
増幅器３１が動作され、演算増幅器３６は非動作状態と
される。
周波数が低い場合について説明する。この場合、選択回
路３によって選択信号ＳＥＬがハイレベルにされて演算
増幅器３１が動作され、演算増幅器３６は非動作状態と
される。
【００３３】キャパシタ２１の一端がスイッチ１１を介
して入力端子１に結合され、キャパシタ２１の他端がス
イッチ１２を介してアナログ基準電圧源４０に結合され
た状態で、入力信号のサンプリングが行われる。次に、
スイッチ１１によってアナログ基準電圧源４０が選択さ
れ、スイッチ１２により演算増幅器３１，３６の反転入
力端子が選択される。このとき、１サンプリング前のロ
ーカルＤ／Ａ変換器３３の変換結果がキャパシタ２２を
介してそれが演算増幅器３１，３６の反転入力端子に伝
達される。それにより、サンプリング回路５１によるサ
ンプリング結果から１サンプリング前のローカルＤ／Ａ
変換器３３の変換結果が減算される。その減算結果が演
算増幅器３１とキャパシタ２３による積分回路で積分さ
れ、その積分結果の論理判定が後段のコンパレータ３２
で行われる。この論理判定結果が出力端子２を介して出
力されるとともに、ローカルＤ／Ａ変換器３３に伝達さ
れる。
して入力端子１に結合され、キャパシタ２１の他端がス
イッチ１２を介してアナログ基準電圧源４０に結合され
た状態で、入力信号のサンプリングが行われる。次に、
スイッチ１１によってアナログ基準電圧源４０が選択さ
れ、スイッチ１２により演算増幅器３１，３６の反転入
力端子が選択される。このとき、１サンプリング前のロ
ーカルＤ／Ａ変換器３３の変換結果がキャパシタ２２を
介してそれが演算増幅器３１，３６の反転入力端子に伝
達される。それにより、サンプリング回路５１によるサ
ンプリング結果から１サンプリング前のローカルＤ／Ａ
変換器３３の変換結果が減算される。その減算結果が演
算増幅器３１とキャパシタ２３による積分回路で積分さ
れ、その積分結果の論理判定が後段のコンパレータ３２
で行われる。この論理判定結果が出力端子２を介して出
力されるとともに、ローカルＤ／Ａ変換器３３に伝達さ
れる。
【００３４】図２に示されるように、１サンプリング時
間（サンプリング周波数ｆｓによって決定される）内
に、信号サンプリング、積分、判定の順序で行われる一
連の処理が繰り返される。
間（サンプリング周波数ｆｓによって決定される）内
に、信号サンプリング、積分、判定の順序で行われる一
連の処理が繰り返される。
【００３５】入力端子１から入力されたアナログ信号の
周波数が高い場合には、タイミング生成回路３５の制御
によりサンプリング回路５１のサンプリング周波数が高
くされる。そしてその場合には積分時間が短縮されるこ
とから、選択回路３の制御により、演算増幅器３１に代
えて、高速動作可能な演算増幅器３６が積分動作に関与
される。
周波数が高い場合には、タイミング生成回路３５の制御
によりサンプリング回路５１のサンプリング周波数が高
くされる。そしてその場合には積分時間が短縮されるこ
とから、選択回路３の制御により、演算増幅器３１に代
えて、高速動作可能な演算増幅器３６が積分動作に関与
される。
【００３６】上記した例によれば、以下の作用効果を得
ることができる。
ることができる。
【００３７】（１）入力信号の周波数が低い場合には、
選択回路３によって選択信号ＳＥＬがハイレベルにされ
ることで演算増幅器３１が選択的に動作されることか
ら、積分動作には演算増幅器３１が関与される。また、
入力信号の周波数が高い場合には演算増幅器３６が選択
的に動作されることから、積分動作には演算増幅器３６
が関与される。入力信号の周波数が低い場合において
も、高速動作可能な演算増幅器３６を使用可能である
が、そうすると、消費電力が大きくなってしまうから、
上記のように、入力信号の周波数が低い場合には演算増
幅器３１が選択的に動作され、入力信号の周波数が高い
場合には演算増幅器３６が選択的に動作されることによ
り、特に、入力信号の周波数が低い場合の消費電力の低
減を図ることができる。
選択回路３によって選択信号ＳＥＬがハイレベルにされ
ることで演算増幅器３１が選択的に動作されることか
ら、積分動作には演算増幅器３１が関与される。また、
入力信号の周波数が高い場合には演算増幅器３６が選択
的に動作されることから、積分動作には演算増幅器３６
が関与される。入力信号の周波数が低い場合において
も、高速動作可能な演算増幅器３６を使用可能である
が、そうすると、消費電力が大きくなってしまうから、
上記のように、入力信号の周波数が低い場合には演算増
幅器３１が選択的に動作され、入力信号の周波数が高い
場合には演算増幅器３６が選択的に動作されることによ
り、特に、入力信号の周波数が低い場合の消費電力の低
減を図ることができる。
【００３８】（２）演算増幅器３１，３６が並列接続さ
れ、それが選択的に動作されることから、入力信号の周
波数が低い場合と、入力信号の周波数が高い場合とで、
演算増幅器以外の素子の共用が可能とされる。つまり、
入力信号が低い場合に動作されるＡ／Ｄ変換器と、入力
信号が高い場合に動作されるＡ／Ｄ変換器とを別個に形
成するのではなく、演算増幅器３１，３６以外の多くの
素子を共用することができ、それによってＡ／Ｄ変換器
のチップ占有面積の低減を図ることができる。
れ、それが選択的に動作されることから、入力信号の周
波数が低い場合と、入力信号の周波数が高い場合とで、
演算増幅器以外の素子の共用が可能とされる。つまり、
入力信号が低い場合に動作されるＡ／Ｄ変換器と、入力
信号が高い場合に動作されるＡ／Ｄ変換器とを別個に形
成するのではなく、演算増幅器３１，３６以外の多くの
素子を共用することができ、それによってＡ／Ｄ変換器
のチップ占有面積の低減を図ることができる。
【００３９】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である１次Δ
Σ型Ａ／Ｄ変換器に適用した場合について説明したが、
本発明はそれに限定されるものではなく、各種Ａ／Ｄ変
換器に広く適用することができる。
なされた発明をその背景となった利用分野である１次Δ
Σ型Ａ／Ｄ変換器に適用した場合について説明したが、
本発明はそれに限定されるものではなく、各種Ａ／Ｄ変
換器に広く適用することができる。
【００４１】本発明は少なくとも、演算増幅器を含むこ
とを条件に適用することができる。
とを条件に適用することができる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４３】すなわち、入力信号の周波数が低い場合に
は第１演算増幅器が選択的に動作させ、入力信号の周波
数が高い場合には、高速動作可能な第２演算増幅器が選
択的に動作させることが可能とされるから、入力信号の
周波数が低い場合の低消費電力化を図ることができる。
また、上記第１演算増幅器と第２演算増幅器とが並列接
続され、それが選択的に動作させることができるので、
周波数帯域が異なるＡ／Ｄ変換器を実現するのに、上記
第１演算増幅器及び第２演算増幅器以外の部分の共用が
可能とされ、それにより、Ａ／Ｄ変換器のチップ占有面
積の低減化を図ることができる。
は第１演算増幅器が選択的に動作させ、入力信号の周波
数が高い場合には、高速動作可能な第２演算増幅器が選
択的に動作させることが可能とされるから、入力信号の
周波数が低い場合の低消費電力化を図ることができる。
また、上記第１演算増幅器と第２演算増幅器とが並列接
続され、それが選択的に動作させることができるので、
周波数帯域が異なるＡ／Ｄ変換器を実現するのに、上記
第１演算増幅器及び第２演算増幅器以外の部分の共用が
可能とされ、それにより、Ａ／Ｄ変換器のチップ占有面
積の低減化を図ることができる。
【図１】図１は本発明にかかるＡ／Ｄ変換器の構成例回
路図である。
路図である。
【図２】上記Ａ／Ｄ変換器の動作タイミング図である。
【図３】上記Ａ／Ｄ変換器における主要部の構成例回路
図である。
図である。
３ 選択回路 ２３ キャパシタ ３１，３６ 演算増幅器 ３２ コンパレータ ３３ ローカルＤ／Ａ変換器 ３４ バイアス回路 ３５ タイミング生成回路 ５１ サンプリング回路 ５２ 減算回路
Claims (3)
- 【請求項１】 第１演算増幅器と、上記第１演算増幅器
の反転入力端子と出力端子との間に結合された積分用キ
ャパシタとを含み、入力されたアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換器において、 上記第１演算増幅器に並列接続され、上記第１演算増幅
器よりも高速動作可能な第２演算増幅器と、 上記第１演算増幅器と上記第２演算増幅器とを選択的に
動作状態とするための選択手段とを含むことを特徴とす
るＡ／Ｄ変換器。 - 【請求項２】 上記第１演算増幅器及び第２演算増幅器
の前段に設けられ、アナログ信号をサンプリングするた
めのサンプリング回路と、 上記サンプリング回路による上記アナログ信号のサンプ
リングタイミングを決定するためのタイミング制御信号
を生成するタイミング生成手段とを含む請求項１記載の
Ａ／Ｄ変換器。 - 【請求項３】 上記積分回路の出力結果を判定するため
のコンパレータと、 上記コンパレータの出力信号をアナログ信号に変換する
ローカルＤ／Ａ変換回路と、 上記ローカルＤ／Ａ変換回路の変換結果を上記サンプリ
ング回路のサンプリング結果から減算するための減算回
路とを含む請求項１又は２記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212498A JPH11308111A (ja) | 1998-04-22 | 1998-04-22 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212498A JPH11308111A (ja) | 1998-04-22 | 1998-04-22 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308111A true JPH11308111A (ja) | 1999-11-05 |
Family
ID=14578805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11212498A Withdrawn JPH11308111A (ja) | 1998-04-22 | 1998-04-22 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308111A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035040A (ja) * | 2006-07-27 | 2008-02-14 | Yamatake Corp | Ａ／ｄ変換器 |
| JP2010171904A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 逐次比較型ａ／ｄ変換器 |
| JP2012019522A (ja) * | 2010-07-09 | 2012-01-26 | Freescale Semiconductor Inc | アナログ−デジタル変換器 |
| JP2013102403A (ja) * | 2011-11-10 | 2013-05-23 | New Japan Radio Co Ltd | 同相電圧帰還回路及び全差動演算増幅器 |
-
1998
- 1998-04-22 JP JP11212498A patent/JPH11308111A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008035040A (ja) * | 2006-07-27 | 2008-02-14 | Yamatake Corp | Ａ／ｄ変換器 |
| JP2010171904A (ja) * | 2009-01-26 | 2010-08-05 | Fujitsu Semiconductor Ltd | 逐次比較型ａ／ｄ変換器 |
| JP2012019522A (ja) * | 2010-07-09 | 2012-01-26 | Freescale Semiconductor Inc | アナログ−デジタル変換器 |
| JP2013102403A (ja) * | 2011-11-10 | 2013-05-23 | New Japan Radio Co Ltd | 同相電圧帰還回路及び全差動演算増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |