KR20030001364A

KR20030001364A - 샘플 앤드 홀드 회로를 포함하는 전자 회로 및아날로그/디지털 컨버터

Info

Publication number: KR20030001364A
Application number: KR1020027010902A
Authority: KR
Inventors: 루베르스라프엘제이
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2000-12-22
Filing date: 2001-12-11
Publication date: 2003-01-06
Also published as: DE60131892D1; EP1346371A1; JP3986963B2; EP1346371B1; KR100919372B1; WO2002052574A1; DE60131892T2; US20020079934A1; ATE381102T1; US6549043B2; JP2004517522A

Abstract

본 발명은 상기 입력 데이터 신호(U_i, I_i)에 대응하는 데이터 전압(U₁)을 샘플링하는 스위칭 수단(S;T_S)과, 샘플링된 전압(U_C1)을 일시적으로 홀딩하는 용량 소자(C₁)를 포함하는, 입력 데이터 신호(U_i, I_i)를 샘플링 및 홀딩하는 샘플 앤드 홀드 회로(S/H)를 구비하는 전자 회로에 있어서, 상기 전자 회로는 샘플링될 상기 데이터 전압(U₁)의 전압 범위를 압축하는 압축 수단(CPR)을 포함한다. 전자 회로에는 입력 데이터 신호(U_i, I_i)에 선형적으로 대응하는 방식으로 샘플링된 전압(U_C1)을 샘플링된 출력 데이터 신호(I_o)로 변환하는 신장 수단(EXP)이 제공된다. 이것은 예컨대, 압축 수단(CPR)용 제 1 전계 효과 트랜지스터(T₁)와 신장 수단(EXP)용 제 2 전계 효과 트랜지스터(T₂)를 이용함으로써 이루어진다. 제 1 전계 효과 트랜지스터(T₁)의 드레인-소스 전류가 입력 데이터 신호(U_i, I_i)에 대하여 선형적이기 때문에 그의 게이트-소스 전압은 압축된 데이터 전압(U₁)을 형성한다. 제 1 및 제 2 전계 효과 트랜지스터(T₁, T_i)는 실제로 샘플 앤드 홀드 전류 미러를 형성한다. 따라서, 샘플 앤드 홀드 전류 미러의 출력 전류는 입력 전류에 대해 대략 선형적이지만, 출력 전류는 입력 전류의 샘플링된 버젼이 된다.

Description

샘플 앤드 홀드 회로를 포함하는 전자 회로 및 아날로그/디지털 컨버터{LOW VOLTAGE SAMPLE AND HOLD CIRCUIT WITH VOLTAGE RANGE COMPRESSION AND EXPANSION}

이러한 전자 회로는 종래부터 공지되어 있으며 특히 다양한 유형의 아날로그/디지털 컨버터(analog-to-digital converters)에서 사용된다. 전자 회로 설계에 있어서 낮은 공급 전압으로의 동작을 지향하는 전반적인 추세에 있다. 공지의 샘플 앤드 홀드 회로에서 요구되는 최소 공급 전압은 입력 데이터 신호의 최대 전압에 대응하는 샘플링된 전압의 최대값보다 크거나 같다.

따라서 공지의 샘플 앤드 홀드 회로는 입력 데이터 신호의 최대 전압보다 낮은 공급 전압에서는 기능을 하지 못한다는 문제점이 있다.

본 발명은 입력 데이터 신호를 샘플링(sampling) 및 홀딩(holding)하는 샘플 앤드 홀드 회로(sample and hold circuit)를 구비하는 전자 회로에 관한 것으로, 이 전자 회로는 입력 데이터 신호에 대응하는 데이터 전압을 샘플링하는 스위칭 수단(switching means)과, 샘플링된 전압을 일시적으로 홀딩하는 용량 소자(capacitive element)를 포함한다.

본 발명은 이하의 첨부 도면을 참조하여 더욱 상세히 설명된다.

도 1은 본 발명에 따른 샘플 앤드 홀드 회로의 동작 원리를 도시하는 도면,

도 2는 본 발명에 따른 샘플 앤드 홀드 회로의 실시예를 도시하는 도면,

도 3은 도 2에 도시된 실시예에 따른 샘플 앤드 홀드 회로 두개가 제공된 아날로그/디지털 컨버터를 도시한 도면이다.

본 발명의 목적은 보다 낮은 공급 전압으로 동작할 수 있는 개선된 샘플 앤드 홀드 회로를 구비한 전자 회로를 제공하는 것이다.

본 발명에 따르면, 본 명세서 시작 부분에서 언급된 전자 회로는 이러한 목적을 위해 샘플링될 데이터 전압의 전압 범위를 압축하는 압축 수단(compression means)을 포함하는 것을 특징으로 한다.

압축 수단을 제공함으로써 용량 소자의 양단에 걸리는 샘플 전압의 최대값을 감소시킬 수 있다. 결과적으로, 전자 회로는 보다 낮은 공급 전압으로 동작할 수 있다.

본 발명에 따른 전자 회로의 실시예는 샘플링된 전압을 입력 데이터 신호에 대략 선형적으로 대응하는 샘플링된 출력 데이터 신호로 변환하는 신장 수단(expansion means)을 또한 포함하는 것을 특징으로 한다.

신장 수단은 입력 데이터 신호에 대략 선형적으로 의존하는 전류를 공급한다. 결과적으로, 출력 데이터 신호는 실질적으로 왜곡되지 않으면서도 전자 회로는 보다 낮은 공급 전압으로 동작할 수 있다.

본 발명에 따른 전자 회로의 실시예는 압축 수단이 입력 데이터 신호에 사실상 선형적으로 의존하는 전류를 통과시키도록 설계된 주 전류 경로(main current path)를 갖는 제 1 트랜지스터(first transistor)를 포함하되, 제 1 트랜지스터의 제어 전압은 동작 상태에서 샘플링될 데이터 전압을 구성하며, 신장 수단은 제 2 트랜지스터를 포함하여 샘플링된 전압이 동작 상태에서 제 2 트랜지스터에 대한 제어 전압을 구성하도록 하되, 제 2 트랜지스터는 샘플링된 출력 데이터 신호를 공급하기 위한 주 전류 경로를 포함하는 것을 특징으로 한다.

제 1 및 제 2 트랜지스터는 상호 정합되어, 사실상 전류 미러를 형성하는데, 전류 미러의 출력 전류는 전류 미러의 입력 전류의 샘플링된 버젼(sampled version)이 된다. 제 1 및 제 2 트랜지스터는 바이폴러 트랜지스터 또는 전계 효과 트랜지스터로서 구성될 수 있다.

이들 도면에서 동일한 구성요소 또는 소자들에는 동일한 참조 부호가 이용되었다.

도 1은 본 발명에 따른 샘플 앤드 홀드 회로의 원리를 도시하는 도면이다. 회로는 압축 수단(CPR), 클럭 신호(CLK)에 의해 제어되는 스위칭 수단(S), 캐패시터로 구성된 용량 소자(C₁), 신장 수단(EXP)을 포함한다. 압축 수단(CPR)은 입력 전압(U_i) 또는 입력 전류(I_i) 형태의 입력 데이터 신호를 수신하며, 이 입력 데이터 신호를 압축된 데이터 전압(U₁)으로 변환한다. 데이터 전압(U₁)은 스위칭 수단(S)에 의해 샘플링되어, 캐패시터(C₁)에 의해 유지되는 샘플링된 전압(U_C1)이 발생한다. 샘플링된 전압(U_C1)은 신장 수단에 의해, 출력 전류(I_o)에 의해 형성되는 출력 데이터 신호로 변환된다.

도 2에는 본 발명에 따른 샘플 앤드 홀드 회로(S/H)의 실시예의 회로도가 도시되어 있다. 압축 수단(CPR)은 제 1 전계 효과 트랜지스터(T₁)와 이를 통해 DC 전류를 제공하는 전류원(CS)으로 구성된다. 신장 회로(EXP)는 제 2 전계 효과 트랜지스터(T₂)로 구성된다. 샘플 앤드 홀드 회로(S/H)는 또한 비반전 입력단(non-inverting input), 반전 입력단(inverting input), 출력단을 갖는 증폭기(AMP)와, 저항(R)과, 도 2의 스위칭 수단을 형성하는 전계 효과 트랜지스터(T_S)와, 캐패시터(C₁)를 포함한다. 저항(R)은 입력 단자(1)와 증폭기(AMP)의 비반전 입력단 사이에 접속된다. 제 1 전계 효과 트랜지스터(T₁)는 그 게이트가 증폭기(AMP)의 출력에 접속된다. 트랜지스터(T₁)의 소스는 기준 전압에 접속된다. 트랜지스터(T₁)의 드레인은 전류원(CS)과 증폭기(AMP)의 비반전 입력단에 접속된다. 본 실시예에서 전계 효과 트랜지스터(T_S)로 구성된 스위칭 트랜지스터는 그 소스가 제 1 전계 효과 트랜지스터(T₁)의 게이트에 접속되며, 그 드레인은 제 2 전계 효과 트랜지스터(T₂)의 게이트에 접속된다. 트랜지스터(T_S)의 게이트는 제 1 전계 효과 트랜지스터(T₁)의 게이트와 소스 사이에 존재하는 데이터 전압(U₁)을 샘플링하고 캐패시터(C₁)에 그 샘플링된 전압(U_C1)을 공급할 수 있도록 클럭 신호를 수신한다. 회로는 다음과 같이 동작한다. 증폭기(AMP) 및 전계 효과 트랜지스터(T₁)는 네가티브 피드백 시스템(negative feedback system)을 이루어, 증폭기(AMP)의 비반전 입력단은 소위 가상 접지(virtual ground)를 형성한다. 결과적으로, 입력 전압(U_i)은 저항기(R)에 의해 입력 전류(I_i)로 변환되며, 이것은 제 1 트랜지스터(T₁)의 드레인-소스 경로를 통해 흐른다. 이에 의해 제 1 트랜지스터(T₁)의 게이트와 소스 사이에 데이터 전압(U₁)을 구성하는 게이트-소스 전압이 발생한다. 전계 효과 트랜지스터(T₁)의 특성으로 인해, 데이터 전압(U₁)은 입력 전압(U_i)의 압축된 버젼이 된다. 또한, 데이터 입력 전류(I_i)가 제 1 전계 효과 트랜지스터(T₁)의 드레인-소스 경로를 통해 흐르게 하는 것도 가능하다. 이것은 예컨대, 저항(R)과 증폭기(AMP)를 생략하고 제 1 전계 효과 트랜지스터(T₁)의 게이트와 드레인 모두를 입력 단자(1)에 접속함으로써 이루어질 수 있다. 데이터 전압(U₁)은 스위치로서 동작하는 전계 효과 트랜지스터(T_S)에 의해 샘플링되며, 샘플링된 전압은 캐패시터(C₁)에 일시적으로 저장된다. 제 2 전계 효과 트랜지스터(T₂)는 이러한 샘플링된 전압(U_C1)을 출력 전류(I_o)로 변환한다. 제 1 및 제 2 전계 효과 트랜지스터(T₁, T₂)는 상호 정합되므로, 출력 전류(I_o)는 입력 전류(I_i)에 대해 선형적이며 따라서 입력 전압(U_i)에 대해서도 선형적이다.

도 3에는 도 2의 원리에 따른 샘플 앤드 홀드 회로를 두개 포함하는 아날로그/디지털 컨버터(ADC)의 회로도가 도시되어 있다. 제 2 샘플 앤드 홀드 회로의 요소들은 동일한 참조 부호에 문자 B를 부가하여 표시되었다. 실제의 아날로그/디지털 컨버터는 최상위 비트(most significant bits)를 생성하는 ADC의 제 1 부분과, 하위(나머지) 비트(less significant(remaining) bits)를 생성하는 ADC의 제 2 부분으로 이루어진다. 제 1 부분과 제 2 부분은 보통은 제각기 조부(組部:coarse part)와 세부(細部:fine part)로 표시된다. ADC는 또한 제 2 전계 효과 트랜지스터(T₂)의 게이트에 게이트가 접속되고 소스에 소스가 접속된 전계 효과 트랜지스터(T₃)를 포함한다. 제 2 트랜지스터(T₂)의 드레인-소스 경로에 흐르는 것과 동일한 전류(I_o)가 제 3 트랜지스터(T₃)의 드레인-소스 경로에 흐른다. 제 2 트랜지스터(T₂)에 의해 공급된 전류(I_o)는 제 1 아날로그/디지털 컨버터(AD₁)에 의해 MSB로 표시되는 최상위 비트로 변환된다. 이 MSB 비트들은 전류(I_coarse)를 공급하기위해 디지털/아날로그 컨버터(DA)에 공급된다. 이 전류(I_coarse)와 트랜지스터(T3)에 의해 공급된 전류(I_o) 사이의 차가 I_res로 표시된다. I_res는 소위 나머지(residue)이며 아날로그/디지털 컨버터(ADC)에 의해 아직 발생되지 않은 LSB 비트에 대한 정보를 포함한다. 나머지(I_res)는 제 2 샘플 앤드 홀드 회로의 입력단에 공급되어 제 1 샘플 앤드 홀드 회로에서의 입력 전류(I_i)와 동일한 방식으로 처리된다. 마지막으로 트랜지스터(T_2B)는 전류(I_OB)를 공급하며, 이 전류는 LSB로 표시되는 최하위 비트(least significant bits)를 제공하도록 제 2 아날로그/디지털 컨버터(AD₂)에 의해 변환된다. MSB 및 LSB 비트들은 함께 완전한 디지털 워드를 형성한다.

이상 전자 회로는 별개의 구성요소들로 실행되거나 집적 회로의 일부로서 이용될 수 있다. 전계 효과 트랜지스터는 바이폴러 트랜지스터로 대체될 수 있다. 또한, 모든 N-도전형 트랜지스터를 P-도전형 트랜지스터로 대체하는 것도 가능하다.

Claims

상기 입력 데이터 신호(U_i, I_i)에 대응하는 데이터 전압(U₁)을 샘플링하는 스위칭 수단(S;T_S)과, 샘플링된 전압(U_C1)을 일시적으로 홀딩하는 용량 소자(C₁)를 포함하는, 입력 데이터 신호(U_i, I_i)를 샘플링 및 홀딩하는 샘플 앤드 홀드 회로(S/H)를 구비하는 전자 회로에 있어서,

상기 전자 회로는 샘플링될 상기 데이터 전압(U₁)의 전압 범위를 압축하는 압축 수단(CPR)을 포함하는 것을 특징으로 하는 전자 회로.
제 1 항에 있어서,

상기 샘플링된 전압(U_C1)을 상기 입력 데이터 신호(U_i, I_i)에 대략 선형적으로 대응하는 샘플링된 출력 데이터 신호(I_o)로 변환하는 신장 수단(EXP)을 더 포함하는 것을 특징으로 하는 전자 회로.
제 2 항에 있어서,

상기 압축 수단(CPR)은 상기 입력 데이터 신호(U_i, I_i)에 사실상 선형적으로의존하는 전류를 통과시키도록 설계된 주 전류 경로를 갖는 제 1 트랜지스터(T₁)를 포함하되, 상기 제 1 트랜지스터(T₁)의 제어 전압은 동작 상태에서 샘플링될 상기 데이터 전압(U₁)을 구성하며,

상기 신장 수단(EXP)은 제 2 트랜지스터(T₂)를 포함하되, 상기 샘플링된 전압(U_C1)은 동작 상태에서 상기 제 2 트랜지스터(T₂)에 대한 제어 전압을 구성하고, 상기 제 2 트랜지스터(T₂)는 샘플링된 출력 데이터 신호(U_o, I_o)를 공급하기 위한 주 전류 경로를 포함하는 것

을 특징으로 하는 전자 회로.
샘플 앤드 홀드 회로(S/H)로부터의 샘플링된 데이터 신호(I_o)를 수신하기 위한 입력단을 갖는 아날로그/디지털 컨버터(analog-to-digital converter)에 있어서,

상기 샘플 앤드 홀드 회로(S/H)는 청구항 1 내지 청구항 3 중 어느 하나에 기재된 유형의 것임을 특징으로 하는 아날로그/디지털 컨버터.