JP2004517522A - 電圧範囲の圧縮および膨張を有する低電圧サンプルおよびホールド回路 - Google Patents
電圧範囲の圧縮および膨張を有する低電圧サンプルおよびホールド回路 Download PDFInfo
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Abstract
【解決手段】入力データ信号(Ui、Ii)をサンプリングおよび一時的にホールドするサンプルおよびホールド回路(S/H)を具備する電子回路であって、入力データ信号(Ui、Ii)に対応するデータ電圧(Ui)のサンプリングのための手段(S;TS)、サンプル電圧(UC)を一時的にホールドする容量素子(C1)、およびサンプルするデータ電圧(U1)の電圧範囲を圧縮する手段(CPR)を具備してなる電子回路。この電子回路はさらに、サンプル電圧(UC1)を入力データ信号(Ui、Ii)に直線的に対応するような方法で、サンプル出力データ信号(I0)に変換する膨張手段(EXP)を備えている。例えば、これは圧縮手段(CPR)として第一の電界効果トランジスタ(T1)を使用しまた膨張手段(EXP)として第二の電界効果トランジスタ(T2)を使用することで実現できる。第一の電界効果トランジスタ(T1)のゲート−ソース電圧は、第一の電界効果トランジスタ(T1)のドレイン−ソース電流が入力データ信号(Ui、Ii)に対して直線的であるので、圧縮されたデータ電圧(U1)を形成する。第一(T1)および第二の(T2)電界効果トランジスタは、事実上サンプルおよびホールドカレントミラーを形成する。このため、サンプルおよびホールドカレントミラーの出力電流が入力電流に対しほぼ直線的であっても、出力電流は入力電流の被サンプルバージョンとなる。
【選択図】図2
Description
【発明の属する技術分野】
本発明は、入力データ信号をサンプリングおよびホールドするサンプルおよびホールド回路と、前記入力データ信号に相当するデータ電圧をサンプリングするスイッチング手段と、サンプリングされた電圧を一時的にホールドする容量素子とを備える電子回路に関する。
【0002】
【従来の技術】
このような電子回路は先行技術から公知であり、各種のアナログ・デジタル・コンバータにおいて特に使用されている。電子回路の設計は、低電源電圧での動作に向かう傾向がある。
【0003】
【発明が解決しようとする課題】
公知のサンプルおよびホールド回路における最低所要電源電圧は、入力データ信号の最大電圧に相当するサンプル電圧の最大値と同等またはそれ以上である。
【0004】
このため、公知のサンプルおよびホールド回路では、入力データ信号の最大電圧より低い電源電圧では機能しないという問題がある。
【0005】
従って、本発明の目的は、より低い電源電圧でも動作できる改良型サンプルおよびホールド回路を有する電子回路を提供することである。
【0006】
【課題を解決するための手段】
本発明によれば、最初に記載した電子回路は、この目的のために、サンプリングされるデータ電圧の電圧範囲を圧縮する圧縮手段を備えることを特徴とする。
【0007】
圧縮手段の存在は容量素子間のサンプル電圧の最大値を低減する。この結果、電子回路はより低い電源電圧で動作するとができる。
【0008】
本発明にかかる電子回路の実施の一態様は、上記被サンプリング電圧を上記入力データ信号にほぼ線形に対応する被サンプリング出力データ信号に変換する膨張手段をさらに備えることを特徴とする。
【0009】
上記膨張手段は、入力データ信号にほぼ線形に依存する電流を供給する。この結果、出力データ信号は、実質的にひずみを起こすことなく、同時にそれにもかかわらず電子回路はより低い電源電圧で動作することができる。
【0010】
本発明にかかる電子回路の実施の一態様は、上記圧縮手段が、上記入力データ信号に実質的に線形に依存する電流を通すように設計されている主電流パスを有する第一のトランジスタを含み、上記第一のトランジスタの制御電圧が、動作状態でサンプリングされるデータ電圧を構成し、上記膨張手段が、被サンプリング電圧が動作状態で第二のトランジスタの制御電圧を構成するように第二のトランジスタを含み、この一方、上記第二のトランジスタが、被サンプリング出力データ信号を供給する主電流パスを有する、ことを特徴とする。
【0011】
上記第一および第二のトランジスタは相互に整合されており、そのため実際にカレントミラーを形成する。すなわち、カレントミラーの出力電流は、カレントミラーの入力電流の被サンプリングバージョンである。上記第一および第二のトランジスタは、バイポーラトランジスタまたは電界効果トランジスタとして構成されてもよい。
【0012】
【発明の実施の形態】
添付図面を参照しながら、本発明をさらに詳細に説明する。
【0013】
添付図面において、同じ構成要素または素子には同じ参照記号を付与している。
【0014】
図1は、本発明によるサンプルおよびホールド回路の原理を示す線図である。この回路は、圧縮手段CPR、クロック信号CLKの制御を受けるスイッチング手段S、コンデンサT1で構成する容量素子および膨張手段EXPを具備してなる。圧縮手段CPRは、入力電圧U1または入力電流Ijの形をとった入力データ信号を受け取り、この入力データ信号を圧縮データ電圧U1に変換する。データ電圧U1は、被サンプリング電圧UC1が発生しコンデンサC1で保持されるように、スイッチング手段Sによってサンプリングされる。被サンプリング電圧UC1は、膨張手段により、出力電流Ioによって形成される出力データ信号に変換される。
【0015】
図2は、本発明によるサンプルおよびホールド回路S/Hの実施の一形態を示す図である。圧縮手段CPRは、第一の電界効果トランジスタT1と、DC電流を第一の電界効果トランジスタT1経由で送る電流源CSとによって構成される。膨張手段CPRは、第二の電界効果トランジスタT2で構成される。サンプルおよびホールド回路S/Hは、さらに、非反転入力,反転入力および出力をもつ増幅器AMP,抵抗器R,図2のスイッチング手段を形成する電界効果トランジスタTSおよびコンデンサC1で構成される。抵抗器Rは,入力端子1と増幅器AMPの非反転入力との間に接続されている。第一の電界効果トランジスタT1は、ゲートにより、増幅器AMPの出力に接続されている。トランジスタT1のソースは基準電圧に接続されている。トランジスタT1のドレインは電流源CSおよび増幅器AMPの非反転入力に接続されている。この例では電界効果トランジスタTSと共に構成されているスイッチングトランジスタは、ソースにより、第一の電界効果トランジスタT1のゲートに、またドレインにより第二の電界効果トランジスタT2のゲートに接続されている。トランジスタTSのゲートは、第一の電界トランジスタT1のゲートとソースとの間にあるデータ電圧U1をサンプリングし、また被サンプリング電圧UC1をコンデンサC1に供給することができるようにクロック信号を受信する。この回路は次のように動作する。増幅器AMPと電界効果トランジスタT1は負のフィードバックシステムを構成するので、増幅器AMPの非反転入力はいわゆる仮想の接地を形成する。この結果、入力電圧Uiは、抵抗器Rを介して、第一のトランジスタT1のドレイン−ソースパスを流れる入力電流Iiに変換される。これにより,第一のトランジスタT1のゲートとソース間にゲートソース電圧を発生し,データ電圧U1を構成する。この電界効果トランジスタT1の特性のために、データ電圧U1は入力電圧の被圧縮バージョンとなる。また,さらに直接的にいうと、データ入力電流Iiを第一の電界効果トランジスタT1のドレイン−ソースパスを通して流すこともできる。例えば、抵抗器Rと増幅器AMPを省略しまた第一の電界効果トランジスタT1のゲートおよびドレインを入力端子1に接続することで,これを実現することができる。データ電圧U1は,スイッチの機能をする電界効果トランジスタTSによりサンプリングされるので、被サンプリング電圧は一時的にコンデンサC1に保存される。第二の電界効果トランジスタT2は、この被サンプリング電圧UC1を出力電流I0に変換する。第一および第二の電界効果トランジスタT1およびT2は相互に整合しているので、出力電流I0は入力電流Iiに対し、従って入力電圧Uiに対しても線形となっている。
【0016】
図3は、図2の原理に準じた二つのサンプルおよびホールド回路で構成されるアナログ・デジタル・コンバータADCの回路図である。第二のサンプルおよびホールド回路の素子には、同じ参照記号を割り当てられているが、文字Bを加えてある。実際のアナログ・デジタル・コンバータは、最上位ビットを発生させるADCの第一の部分および下位(残り)ビットを発生させるADCの第二の部分で構成されている。第一および第二の部分は、通常それぞれ、粗部分および微細部分と呼ばれる。ADCは、ゲートによって第二の電界効果トランジスタT2のゲートにまたソースによって第二の電界効果トランジスタT2のソースに接続されている電界効果トランジスタT3をさらに備える。第二の電界効果トランジスタT2のドレイン−ソースパスを流れるのと同じ電流I0が第三のトランジスタT3のドレイン−ソースパスを流れる。第二のトランジスタT2によって供給される電流I0は、粗アナログ・デジタル・コンバータAD1によってMSBと呼ばれる最上位ビットに変換される。これらのビットMSBは、いわゆる粗電流Icoarseを供給するため、デジタル−アナログコンバータDAに供給される。トランジスタT3によって供給される電流IcoarseとI0との差は、Iresと呼ばれる。Iresは、いわゆる残留電流であり、まだ発生していないアナログ・デジタル・コンバータADCのLSBビットに関する情報を含んでいる。残留電流Iresは、第二のサンプルおよびホールド回路の入力に供給され、第一のサンプルおよびホールド回路の入力電流Iiと同じ方法で処理される。最後に、トランジスタT2Bは、LSBと呼ばれる最下位ビットを与えるために微細アナログ・デジタル・コンバータAD2で変換されるI0Bと称される電流を供給する。ビットMSBおよびLSBは一体となって完全なデジタルワードを形成する。
【0017】
上記電子回路は、個別の部品として実装してもよいし、集積回路の一部として使ってもよい。電界効果トランジスタの代わりに,バイポーラトランジスタを使ってもよい。また、N導電型トランジスタを全てP導電型トランジスタに代えてもよい。
【図面の簡単な説明】
【図1】
本発明によるサンプルおよびホールド回路の動作原理を示す線図である。
【図2】
本発明によるサンプルおよびホールド回路の実施の一形態を示す。
【図3】
図2の実施形態によるサンプルおよびホールド回路を二つ備えたアナログ・デジタル・コンバータを示す。
【符号の説明】
U1、Ii 入力データ信号
S/H サンプルおよびホールド回路
S、TS スイッチング手段
UC1 被サンプリング電圧
C1 コンデンサ
CPR 圧縮手段
EXP 膨張手段
T1 第一のトランジスタ
T2 第二のトランジスタ
U0、I0 サンプル出力データ信号
Claims (4)
- 入力データ信号をサンプリングおよびホールドするサンプルおよびホールド回路と、前記入力データ信号に相当するデータ電圧をサンプリングするスイッチング手段と、サンプリングされた電圧を一時的にホールドする容量素子とを備える電子回路であって、
サンプリングされるデータ電圧の電圧範囲を圧縮する圧縮手段を備えることを特徴とする、電子回路。 - 前記被サンプリング電圧を前記入力データ信号にほぼ線形に対応する被サンプリング出力データ信号に変換する膨張手段をさらに備えることを特徴とする、請求項1に記載の電子回路。
- 前記圧縮手段は、前記入力データ信号に実質的に線形に依存する電流を通すように設計されている主電流パスを有する第一のトランジスタを含み、
前記第一のトランジスタの制御電圧は、動作状態でサンプリングされるデータ電圧を構成し、
前記膨張手段は、被サンプリング電圧が動作状態で第二のトランジスタの制御電圧を構成するように第二のトランジスタを含み、
この一方、前記第二のトランジスタは、被サンプリング出力データ信号を供給する主電流パスを有する、ことを特徴とする請求項2に記載の電子回路。 - サンプルおよびホールド回路から発生する被サンプリングデータ信号を受信する入力を有するアナログ・デジタル・コンバータであって、前記サンプルおよびホールド回路が、請求項1乃至3のいずれかに記載のタイプであることを特徴とする、アナログ・デジタル・コンバータ。
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