JPH10188589A - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
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- JPH10188589A JPH10188589A JP8347636A JP34763696A JPH10188589A JP H10188589 A JPH10188589 A JP H10188589A JP 8347636 A JP8347636 A JP 8347636A JP 34763696 A JP34763696 A JP 34763696A JP H10188589 A JPH10188589 A JP H10188589A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 少ない素子数と低消費電流による高速、高精
度のサンプル・ホールド回路を提供することを課題とす
る。 【解決手段】 ソース又はエミッタ共通接続された差動
入力段と、前記差動入力段の差動出力を受けるカスコー
ド・カレントミラー回路と、前記カスコード・カレント
ミラー回路に接続されたダイヤモンド回路を用いたプッ
シュプル出力段を持つサンプル・ホールド回路におい
て、前記オペアンプの出力にホールドコンデンサを接続
するとともに、前記プッシュプル出力段をロジック信号
によってバッファ動作と、ハイ・インピーダンス出力動
作とを切替ることで構成されることを特徴とする。
度のサンプル・ホールド回路を提供することを課題とす
る。 【解決手段】 ソース又はエミッタ共通接続された差動
入力段と、前記差動入力段の差動出力を受けるカスコー
ド・カレントミラー回路と、前記カスコード・カレント
ミラー回路に接続されたダイヤモンド回路を用いたプッ
シュプル出力段を持つサンプル・ホールド回路におい
て、前記オペアンプの出力にホールドコンデンサを接続
するとともに、前記プッシュプル出力段をロジック信号
によってバッファ動作と、ハイ・インピーダンス出力動
作とを切替ることで構成されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路内に
構成されるサンプル・ホールド回路に関するものであ
る。
構成されるサンプル・ホールド回路に関するものであ
る。
【０００２】
【従来の技術】従来、サンプル・ホールド回路は、時間
と共に変化する信号の瞬時値を測定するために使い、サ
ンプルタイミング毎に入力レベルをホールドする回路
で、例えばＡ／Ｄ変換器の前段に使い、アナログ値を一
時保持し、そのレベルをデジタル値に変換する際にその
入力段に用いられる。
と共に変化する信号の瞬時値を測定するために使い、サ
ンプルタイミング毎に入力レベルをホールドする回路
で、例えばＡ／Ｄ変換器の前段に使い、アナログ値を一
時保持し、そのレベルをデジタル値に変換する際にその
入力段に用いられる。
【０００３】このサンプル・ホールド回路には、図４に
示す様な高速動作用の無帰還タイプ（ただし、精度は悪
い）のもの、図５に示す様な低速だが精度の高い帰還タ
イプのもの、その中間的な性能の積分タイプのもの（図
６）等がある。
示す様な高速動作用の無帰還タイプ（ただし、精度は悪
い）のもの、図５に示す様な低速だが精度の高い帰還タ
イプのもの、その中間的な性能の積分タイプのもの（図
６）等がある。
【０００４】図４に示すように、無帰還タイプは、サン
プル・ホールドの最も基本的な回路方式で、入力バッフ
ァ回路１１、スイッチ回路１２、ホールド・コンデンサ
ＣH、高入力インピーダンス出力バッファ１３によって
構成されている。入力端子１０にアナログ信号が入力さ
れ、サンプリングタイミングに従ってスイッチ回路１２
がオン・オフし、サンプルモード時のスイッチ回路１２
がオンの時の入力バッファ回路１１の出力電圧がホール
ド・コンデンサＣHにアクイジションタイムを経つつチ
ャージされ、スイッチ回路１２がオフの時、ホールドモ
ードとなり、そのチャージ電圧に応じた電圧が出力バッ
ファ１３から出力される。その出力電圧は、例えばサン
プリングタイミングの次のタイミング信号が来る前にデ
ジタル値に変換されてＡ／Ｄ変換回路となり、又はその
出力電圧は階段状波形となって標本化の対象となる。
プル・ホールドの最も基本的な回路方式で、入力バッフ
ァ回路１１、スイッチ回路１２、ホールド・コンデンサ
ＣH、高入力インピーダンス出力バッファ１３によって
構成されている。入力端子１０にアナログ信号が入力さ
れ、サンプリングタイミングに従ってスイッチ回路１２
がオン・オフし、サンプルモード時のスイッチ回路１２
がオンの時の入力バッファ回路１１の出力電圧がホール
ド・コンデンサＣHにアクイジションタイムを経つつチ
ャージされ、スイッチ回路１２がオフの時、ホールドモ
ードとなり、そのチャージ電圧に応じた電圧が出力バッ
ファ１３から出力される。その出力電圧は、例えばサン
プリングタイミングの次のタイミング信号が来る前にデ
ジタル値に変換されてＡ／Ｄ変換回路となり、又はその
出力電圧は階段状波形となって標本化の対象となる。
【０００５】ここで、スイッチ回路１２には、図７に示
す様なダイオード・ブリッジ１８を用いたスイッチ回路
１９が一般的に用いられている。図７において、定電流
源Ｉ４，Ｉ５はスイッチ制御信号１７からの制御で定電
流のオン・オフを繰り返し、ダイオード・ブリッジ１８
のダイオードが導通するときアナログ入力端子１０から
のアナログ信号を電圧ホロワ回路１５を介してホールド
・コンデンサＣHにチャージする。また、ダイオード・
ブリッジ１８のダイオードが非導通のとき、コンデンサ
ＣHのチャージ電圧が保持される。このスイッチ回路１
９が高速であるのは、スイッチスイッチ素子としてダイ
オード１８のスイッチスピードが他のバイナリートラン
ジスタ、ＦＥＴ、ＭＯＳＦＥＴ等と比較して容量成分が
少なく高速であるからである。
す様なダイオード・ブリッジ１８を用いたスイッチ回路
１９が一般的に用いられている。図７において、定電流
源Ｉ４，Ｉ５はスイッチ制御信号１７からの制御で定電
流のオン・オフを繰り返し、ダイオード・ブリッジ１８
のダイオードが導通するときアナログ入力端子１０から
のアナログ信号を電圧ホロワ回路１５を介してホールド
・コンデンサＣHにチャージする。また、ダイオード・
ブリッジ１８のダイオードが非導通のとき、コンデンサ
ＣHのチャージ電圧が保持される。このスイッチ回路１
９が高速であるのは、スイッチスイッチ素子としてダイ
オード１８のスイッチスピードが他のバイナリートラン
ジスタ、ＦＥＴ、ＭＯＳＦＥＴ等と比較して容量成分が
少なく高速であるからである。
【０００６】また、出力バッファ１３は、図８に示す様
に、ＦＥＴソースフォロワＭ５，Ｍ６とエミッタフォロ
ワＱ１２，Ｑ１３で構成されるのが一般的である。図８
において、入力端子２０には前段のアナログ値を保持す
るコンデンサＣHが接続され、そのコンデンサＣHのチャ
ージ電圧がＭＯＳトランジスタＭ５，Ｍ６のゲートに供
給され、ＦＥＴソースフォロワ回路構成のＭＯＳトラン
ジスタＭ５，Ｍ６のソース出力は、それぞれ定電流源Ｉ
６，Ｉ７に接続されるとともに、プッシュプルエミッタ
フォロワ構成のトランジスタＱ１２，Ｑ１３のベースに
入力され、それらのエミッタから出力端子１４に出力さ
れる。この場合、電圧依存のＭＯＳＦＥＴに入力されて
いるので高速動作を行ない、エミッタフォロワＱ１２，
Ｑ１３出力構成なので、入力電圧に応じた高速の出力応
答を可能としている。
に、ＦＥＴソースフォロワＭ５，Ｍ６とエミッタフォロ
ワＱ１２，Ｑ１３で構成されるのが一般的である。図８
において、入力端子２０には前段のアナログ値を保持す
るコンデンサＣHが接続され、そのコンデンサＣHのチャ
ージ電圧がＭＯＳトランジスタＭ５，Ｍ６のゲートに供
給され、ＦＥＴソースフォロワ回路構成のＭＯＳトラン
ジスタＭ５，Ｍ６のソース出力は、それぞれ定電流源Ｉ
６，Ｉ７に接続されるとともに、プッシュプルエミッタ
フォロワ構成のトランジスタＱ１２，Ｑ１３のベースに
入力され、それらのエミッタから出力端子１４に出力さ
れる。この場合、電圧依存のＭＯＳＦＥＴに入力されて
いるので高速動作を行ない、エミッタフォロワＱ１２，
Ｑ１３出力構成なので、入力電圧に応じた高速の出力応
答を可能としている。
【０００７】しかしながら、図４に示す無帰還タイプの
構成では、電源電圧の変動や温度変化等に対応する補償
が無く、高精度化は難しく、さらに高速性と高精度を両
立させるため、例えば図９の様に出力バッファ２１をＦ
ＥＴ入力の高速オペアンプとし、更にスイッチ回路１９
へ出力からブート・ストラップをかけ、高精度化の工夫
がなされている。すなわち、出力バッファ２１の出力を
スイッチ回路１９に帰還させ、出力が上昇したならばコ
ンデンサＣHのチャージ電圧を下げるように電流源Ｉ
４，Ｉ５を減少させてスイッチダイオード１８の導通抵
抗を増加する。こうして、出力バッファ２１から負帰還
をかけて、正確なチャージ電圧を得るようにしている。
構成では、電源電圧の変動や温度変化等に対応する補償
が無く、高精度化は難しく、さらに高速性と高精度を両
立させるため、例えば図９の様に出力バッファ２１をＦ
ＥＴ入力の高速オペアンプとし、更にスイッチ回路１９
へ出力からブート・ストラップをかけ、高精度化の工夫
がなされている。すなわち、出力バッファ２１の出力を
スイッチ回路１９に帰還させ、出力が上昇したならばコ
ンデンサＣHのチャージ電圧を下げるように電流源Ｉ
４，Ｉ５を減少させてスイッチダイオード１８の導通抵
抗を増加する。こうして、出力バッファ２１から負帰還
をかけて、正確なチャージ電圧を得るようにしている。
【０００８】しかしながら、この様な回路構成にする
と、回路規模の増大、定電流源Ｉ４，Ｉ５の増大による
消費電流の増加といった問題が残る。
と、回路規模の増大、定電流源Ｉ４，Ｉ５の増大による
消費電流の増加といった問題が残る。
【０００９】図５に示した帰還タイプは、図９に示すス
イッチ回路に負帰還をかけるのではなく、スイッチ部１
２を含めて入力バッファ１５の入力部にまでの回路全体
で負帰還がかかる為、基本的に高精度が得られるが、負
帰還による時間の遅延が生じ、高速化は難しく、オーデ
ィオ用としてはモノリシック・サンプル・ホールドの標
準回路構成として頻繁に用いられているものの、高速を
要するビデオ用等には用いることができない。
イッチ回路に負帰還をかけるのではなく、スイッチ部１
２を含めて入力バッファ１５の入力部にまでの回路全体
で負帰還がかかる為、基本的に高精度が得られるが、負
帰還による時間の遅延が生じ、高速化は難しく、オーデ
ィオ用としてはモノリシック・サンプル・ホールドの標
準回路構成として頻繁に用いられているものの、高速を
要するビデオ用等には用いることができない。
【００１０】中間タイプである図６に示した積分タイプ
は、ホールド・コンデンサＣHをオペアンプ１６の反転
入力と出力の間に接続し、入力抵抗ＲINと帰還抵抗ＲF
の間にスイッチ１２を設ける方式であり、スイッチ部が
負帰還系内にあり高精度が得られるものの、入力抵抗Ｒ
INとホールドコンデンサＣHの時定数によって帯域が制
限される為、高速化することが難しいという問題点があ
る。
は、ホールド・コンデンサＣHをオペアンプ１６の反転
入力と出力の間に接続し、入力抵抗ＲINと帰還抵抗ＲF
の間にスイッチ１２を設ける方式であり、スイッチ部が
負帰還系内にあり高精度が得られるものの、入力抵抗Ｒ
INとホールドコンデンサＣHの時定数によって帯域が制
限される為、高速化することが難しいという問題点があ
る。
【００１１】
【発明が解決しようとする課題】上述した様に従来の回
路構成では高速化、高精度化を両立させることが難し
く、両立させる為には回路の増大、消費電流の増大等の
問題が有る。
路構成では高速化、高精度化を両立させることが難し
く、両立させる為には回路の増大、消費電流の増大等の
問題が有る。
【００１２】本発明は、以上の点に鑑み、少ない素子数
と低消費電流による高速、高精度のサンプル・ホールド
回路を提供し、モノリシックタイプで製造工程を少なく
ローコストのサンプル・ホールド回路を提供する。
と低消費電流による高速、高精度のサンプル・ホールド
回路を提供し、モノリシックタイプで製造工程を少なく
ローコストのサンプル・ホールド回路を提供する。
【００１３】
【課題を解決するための手段】上記目的の達成の為、本
出願に係る第１の発明は、プッシュプル出力段を持ち、
かつ出力と反転入力が接続されバッファ動作を行うオペ
アンプにおいて、プッシュプル出力段の出力トランジス
タをロジック信号によって動作状態及び遮断状態の制御
をする構成を特徴とする。
出願に係る第１の発明は、プッシュプル出力段を持ち、
かつ出力と反転入力が接続されバッファ動作を行うオペ
アンプにおいて、プッシュプル出力段の出力トランジス
タをロジック信号によって動作状態及び遮断状態の制御
をする構成を特徴とする。
【００１４】上記構成によれば、プッシュプル出力段自
身がサンプル・ホールド回路のスイッチ部を兼ね、出力
トランジスタが動作状態の時はサンプル・モード、遮断
状態の時はホールド・モードとなり、オペアンプがサン
プル・ホールド回路そのものとして動作する。この為、
全ての回路が帰還系に含まれるので、高精度となる。ま
た、動作速度は、プッシュプル出力トランジスタがロジ
ック信号によって動作状態にある時はオペアンプのバッ
ファ動作となり最も高速となる。又、遮断状態から動作
状態となる時は、出力トランジスタのベース容量へ必要
電荷が供給され、帰還系が再び構成され、オペアンプの
もつスルーレートによって出力が入力へ追従しサンプル
・モードとなる為、高スルーレートの回路構成とする事
で高速化される。
身がサンプル・ホールド回路のスイッチ部を兼ね、出力
トランジスタが動作状態の時はサンプル・モード、遮断
状態の時はホールド・モードとなり、オペアンプがサン
プル・ホールド回路そのものとして動作する。この為、
全ての回路が帰還系に含まれるので、高精度となる。ま
た、動作速度は、プッシュプル出力トランジスタがロジ
ック信号によって動作状態にある時はオペアンプのバッ
ファ動作となり最も高速となる。又、遮断状態から動作
状態となる時は、出力トランジスタのベース容量へ必要
電荷が供給され、帰還系が再び構成され、オペアンプの
もつスルーレートによって出力が入力へ追従しサンプル
・モードとなる為、高スルーレートの回路構成とする事
で高速化される。
【００１５】本出願に係る第２の発明は、第１の発明に
よる高速化を更に進めたもので、プッシュプル出力段の
入力よりオペアンプの反転入力へ帰還をかけた構成であ
る。
よる高速化を更に進めたもので、プッシュプル出力段の
入力よりオペアンプの反転入力へ帰還をかけた構成であ
る。
【００１６】この様な構成にすると、常にバッファ動作
を行う回路と、出力バッファとスイッチを兼ねたプッシ
ュプル出力段となる為、高スルーレートを保ったまま動
作することとなり、より高速化を実現する事が出来る。
を行う回路と、出力バッファとスイッチを兼ねたプッシ
ュプル出力段となる為、高スルーレートを保ったまま動
作することとなり、より高速化を実現する事が出来る。
【００１７】本出願に係る第３の発明は、上述第１、第
２の発明におけるプッシュプル出力段における出力トラ
ンジスタの入力容量を等しくする構成である。
２の発明におけるプッシュプル出力段における出力トラ
ンジスタの入力容量を等しくする構成である。
【００１８】高速化するにつれて、スイッチ部を制御す
るロジック信号による、出力トランジスタの寄生容量を
通した出力へのクロック・フィードスルーが顕著とな
り、ホールド・ステップとしてサンプル・ホールド回路
の性能を損うが、スイッチ部であるプッシュプル出力段
のトランジスタを制御するロジック信号は逆相である
為、出力トランジスタの入力寄生容量を等しくする事
で、出力におけるクロックフィードスルーを打消す事が
可能となる。
るロジック信号による、出力トランジスタの寄生容量を
通した出力へのクロック・フィードスルーが顕著とな
り、ホールド・ステップとしてサンプル・ホールド回路
の性能を損うが、スイッチ部であるプッシュプル出力段
のトランジスタを制御するロジック信号は逆相である
為、出力トランジスタの入力寄生容量を等しくする事
で、出力におけるクロックフィードスルーを打消す事が
可能となる。
【００１９】
（第１の実施形態）図１は第１の発明によるサンプル・
ホールド回路の実施形態を説明するための回路図であ
る。図において、１は電源供給の電源ライン、２は接地
電位のＧＮＤライン、３は信号入力端子、４はサンプル
・ホールドされた結果を出力される出力端子、５は標本
化タインミグ用のサンプリングロジック信号を入力され
るロジック信号入力端子、６は入力信号を反転して出力
するインバータ、７はソース、エミッタ等の主電極を共
通接続とした本サンプル・ホールド回路の差動入力段、
８１はカスコード・カレントミラー回路用のバイアス回
路、８２は差動入力段７の差動出力を受けるエミッタ入
力のカスコード・カレントミラー回路構成のカスコード
回路、９はダイヤモンド回路を用いたプッシュプル出力
段で構成するダイヤモンドプッシュプル出力段兼スイッ
チ部、１０は定電流源回路である。又、Ｉ１〜Ｉ４は定
電流を供給する定電流源、Ｑ１，Ｑ２，Ｑ７，Ｑ９，Ｑ
１１はＰＮＰトランジスタ、Ｑ３，Ｑ４，Ｑ５，Ｑ６，
Ｑ８，Ｑ１０はＮＰＮトランジスタ、Ｍ１，Ｍ２，Ｍ４
はＮＭＯＳトランジスタ、Ｍ３はＰＭＯＳトランジス
タ、Ｒ１，Ｒ２，Ｒ３は抵抗、ＣH はホールドコンデン
サ、ＣP1，ＣP2は夫々Ｑ１０，Ｑ１１のベース寄生容量
である。
ホールド回路の実施形態を説明するための回路図であ
る。図において、１は電源供給の電源ライン、２は接地
電位のＧＮＤライン、３は信号入力端子、４はサンプル
・ホールドされた結果を出力される出力端子、５は標本
化タインミグ用のサンプリングロジック信号を入力され
るロジック信号入力端子、６は入力信号を反転して出力
するインバータ、７はソース、エミッタ等の主電極を共
通接続とした本サンプル・ホールド回路の差動入力段、
８１はカスコード・カレントミラー回路用のバイアス回
路、８２は差動入力段７の差動出力を受けるエミッタ入
力のカスコード・カレントミラー回路構成のカスコード
回路、９はダイヤモンド回路を用いたプッシュプル出力
段で構成するダイヤモンドプッシュプル出力段兼スイッ
チ部、１０は定電流源回路である。又、Ｉ１〜Ｉ４は定
電流を供給する定電流源、Ｑ１，Ｑ２，Ｑ７，Ｑ９，Ｑ
１１はＰＮＰトランジスタ、Ｑ３，Ｑ４，Ｑ５，Ｑ６，
Ｑ８，Ｑ１０はＮＰＮトランジスタ、Ｍ１，Ｍ２，Ｍ４
はＮＭＯＳトランジスタ、Ｍ３はＰＭＯＳトランジス
タ、Ｒ１，Ｒ２，Ｒ３は抵抗、ＣH はホールドコンデン
サ、ＣP1，ＣP2は夫々Ｑ１０，Ｑ１１のベース寄生容量
である。
【００２０】次に、図２（ａ）〜（ｅ）に用いて詳細な
動作を説明する。アナログ入力信号が入力端子３に入力
される（ｂ）。
動作を説明する。アナログ入力信号が入力端子３に入力
される（ｂ）。
【００２１】先ず、ロジック信号入力端子５へ入力され
るロジック信号がＬｏレベル（ａ）、即ち、図４におけ
るスイッチ回路１２がオフ状態であり、これをホールド
状態にあるとする。この時、インバータ６によってロジ
ック信号の反転信号によるＮＭＯＳトランジスタＭ３と
ＰＭＯＳトランジスタＭ４は導通しており、ダイヤモン
ドプッシュプル出力段兼スイッチ部９の出力段は非動作
状態にあり、Ｑ１０，Ｑ１１はそのベースがＧＮＤ２、
電源１の電位であり遮断領域にある。この為、出力端子
４の出力はハイ・インピーダンス状態となり、ホールド
コンデンサＣHに蓄積された電荷によってある電位ＶCH
となっている。又、この時、オペアンプを構成するサン
プル・ホールド回路は帰還系が構成されておらず、図１
のＡ点を出力とする差動入力部７とカスコード・カレン
トミラー部８２はコンパレータとして動作する（ｃ）。
従って、 ＶCH ＞ Ｖin と仮定すると、Ａ点電位は、差動入力部７とカスコード
・カレントミラー部８によって構成されるコンパレータ
の出力として、Ｌ0 レベルである。
るロジック信号がＬｏレベル（ａ）、即ち、図４におけ
るスイッチ回路１２がオフ状態であり、これをホールド
状態にあるとする。この時、インバータ６によってロジ
ック信号の反転信号によるＮＭＯＳトランジスタＭ３と
ＰＭＯＳトランジスタＭ４は導通しており、ダイヤモン
ドプッシュプル出力段兼スイッチ部９の出力段は非動作
状態にあり、Ｑ１０，Ｑ１１はそのベースがＧＮＤ２、
電源１の電位であり遮断領域にある。この為、出力端子
４の出力はハイ・インピーダンス状態となり、ホールド
コンデンサＣHに蓄積された電荷によってある電位ＶCH
となっている。又、この時、オペアンプを構成するサン
プル・ホールド回路は帰還系が構成されておらず、図１
のＡ点を出力とする差動入力部７とカスコード・カレン
トミラー部８２はコンパレータとして動作する（ｃ）。
従って、 ＶCH ＞ Ｖin と仮定すると、Ａ点電位は、差動入力部７とカスコード
・カレントミラー部８によって構成されるコンパレータ
の出力として、Ｌ0 レベルである。
【００２２】次に、入力端子５のロジック信号がＬｏレ
ベルからＨｉレベルへ遷移する時を考える。この時、Ｎ
ＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４は
導通（ＯＮ）状態から非導通（ＯＦＦ）状態となり、Ｂ
点及びＣ点電位は電流源Ｉ３，Ｉ４によってＡ点電位か
ら、プッシュプルトランジスタＱ８，Ｑ９によってレベ
ルシフトされた電位となる（ｃ）（ｄ）。更に、ＮＭＯ
ＳトランジスタＭ３とＰＭＯＳトランジスタＭ４がＯＦ
Ｆする事によって、出力段兼スイッチ部９は動作状態と
なる為、出力インピーダンスが低下し、再び負帰還系が
構成され、図１のサンプル・ホールド回路はオペアンプ
として動作する。従って、出力端子４の出力は差動入力
段７のマイナス入力を、信号入力端子３と同電位にする
様、サンプル・ホールド回路であるオペアンプのもつス
ルーレートによって変化する（ｅ）。
ベルからＨｉレベルへ遷移する時を考える。この時、Ｎ
ＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４は
導通（ＯＮ）状態から非導通（ＯＦＦ）状態となり、Ｂ
点及びＣ点電位は電流源Ｉ３，Ｉ４によってＡ点電位か
ら、プッシュプルトランジスタＱ８，Ｑ９によってレベ
ルシフトされた電位となる（ｃ）（ｄ）。更に、ＮＭＯ
ＳトランジスタＭ３とＰＭＯＳトランジスタＭ４がＯＦ
Ｆする事によって、出力段兼スイッチ部９は動作状態と
なる為、出力インピーダンスが低下し、再び負帰還系が
構成され、図１のサンプル・ホールド回路はオペアンプ
として動作する。従って、出力端子４の出力は差動入力
段７のマイナス入力を、信号入力端子３と同電位にする
様、サンプル・ホールド回路であるオペアンプのもつス
ルーレートによって変化する（ｅ）。
【００２３】又、ＮＭＯＳトランジスタＭ３とＰＭＯＳ
トランジスタＭ４がＯＦＦした時、Ｑ１０，Ｑ１１のベ
ース・エミッタ間のベース寄生容量ＣP1，ＣP2によっ
て、Ｂ点及びＣ点電位はパルス状に変化するため、出力
端子４の出力には図２（ｅ）の出力波形に示す点線の様
なパルスを微分した波形が発生するが、Ｑ１０，Ｑ１１
の寄生容量値を等しくする事で微分波形は打ち消され
る。この結果、出力波形は入力アナログ信号（ｂ）と同
一波形となり、スイッチング時のインパルス除去期間の
必要がなくなり、アクイジョン時間を短縮でき、高速サ
ンプリングが可能となる。
トランジスタＭ４がＯＦＦした時、Ｑ１０，Ｑ１１のベ
ース・エミッタ間のベース寄生容量ＣP1，ＣP2によっ
て、Ｂ点及びＣ点電位はパルス状に変化するため、出力
端子４の出力には図２（ｅ）の出力波形に示す点線の様
なパルスを微分した波形が発生するが、Ｑ１０，Ｑ１１
の寄生容量値を等しくする事で微分波形は打ち消され
る。この結果、出力波形は入力アナログ信号（ｂ）と同
一波形となり、スイッチング時のインパルス除去期間の
必要がなくなり、アクイジョン時間を短縮でき、高速サ
ンプリングが可能となる。
【００２４】次に、サンプル・モードからホールド・モ
ードへの遷移に関し、各部の動作を説明する。この時、
ＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４
はＯＦＦ状態からＯＮ状態へ遷移する。Ｂ点はＰＭＯＳ
トランジスタＭ４によりＧＮＤ電位となり、Ｃ点はＮＭ
ＯＳトランジスタＭ３により電源電位となり、図２
（ｄ）に示す様に急速に変化する為、ホールド・モード
からサンプル・モードへの時と同様に、出力端子４の出
力には微分波形が表れるが、打ち消される（ｅ）。又、
Ｍ３はＮＭＯＳ、Ｍ４はＰＭＯＳである為、Ｍ３，Ｍ４
は夫々、Ｃ点，Ｂ点からゲート電位が閾値電圧分だけ変
化すればＯＮすることになり、出力端子４はハイ・イン
ピーダンスとなり、負帰還系を構成しなくなる。出力端
子４にはホールドコンデンサＣH が接続され、低インピ
ーダンス出力のサンプル・ホールド時に入力アナログ電
圧と同電位をトレースするとともに、ロジック信号がＬ
ｏに変化すると共にそのスイッチング変化のその瞬間時
の入力アナログ電圧を維持することができる。この結
果、短いアパーチャ時間、少いホールド・ステップを実
現できる。
ードへの遷移に関し、各部の動作を説明する。この時、
ＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４
はＯＦＦ状態からＯＮ状態へ遷移する。Ｂ点はＰＭＯＳ
トランジスタＭ４によりＧＮＤ電位となり、Ｃ点はＮＭ
ＯＳトランジスタＭ３により電源電位となり、図２
（ｄ）に示す様に急速に変化する為、ホールド・モード
からサンプル・モードへの時と同様に、出力端子４の出
力には微分波形が表れるが、打ち消される（ｅ）。又、
Ｍ３はＮＭＯＳ、Ｍ４はＰＭＯＳである為、Ｍ３，Ｍ４
は夫々、Ｃ点，Ｂ点からゲート電位が閾値電圧分だけ変
化すればＯＮすることになり、出力端子４はハイ・イン
ピーダンスとなり、負帰還系を構成しなくなる。出力端
子４にはホールドコンデンサＣH が接続され、低インピ
ーダンス出力のサンプル・ホールド時に入力アナログ電
圧と同電位をトレースするとともに、ロジック信号がＬ
ｏに変化すると共にそのスイッチング変化のその瞬間時
の入力アナログ電圧を維持することができる。この結
果、短いアパーチャ時間、少いホールド・ステップを実
現できる。
【００２５】ここで、カスコード・カレントミラー回路
８２を用いるのは、以下の理由による。即ち、差動段Ｍ
１，Ｍ２での出力は、電流出力であり、ＭＯＳトランジ
スタＭ１，Ｍ２で入力電圧が電流信号に変換され、その
後トランジスタＱ１〜Ｑ６のミラー回路まで電流で信号
が伝達される。電流はＡ点で電圧に変換される。このた
め、位相廻りを生ずる電流から電圧への変換が１回のみ
であり、位相補償を基本的に必要としない。このために
広帯域化が図れる。但し、このままでは、負荷駆動能力
が低いため、この後にバッファであるダイヤモンド回路
を入れて、高駆動能力としている。また、ダイヤモンド
回路は、出力トランジスタが相補型のため、そのベース
を同時に制御することで、容易にハイインピーダンス状
態を得ることができる。また、動作がエミッタホロワ動
作とカットオフ動作であるため、トランジスタとして最
も高速に動作することができる。
８２を用いるのは、以下の理由による。即ち、差動段Ｍ
１，Ｍ２での出力は、電流出力であり、ＭＯＳトランジ
スタＭ１，Ｍ２で入力電圧が電流信号に変換され、その
後トランジスタＱ１〜Ｑ６のミラー回路まで電流で信号
が伝達される。電流はＡ点で電圧に変換される。このた
め、位相廻りを生ずる電流から電圧への変換が１回のみ
であり、位相補償を基本的に必要としない。このために
広帯域化が図れる。但し、このままでは、負荷駆動能力
が低いため、この後にバッファであるダイヤモンド回路
を入れて、高駆動能力としている。また、ダイヤモンド
回路は、出力トランジスタが相補型のため、そのベース
を同時に制御することで、容易にハイインピーダンス状
態を得ることができる。また、動作がエミッタホロワ動
作とカットオフ動作であるため、トランジスタとして最
も高速に動作することができる。
【００２６】（第２の実施形態）図３は、本発明の第２
の実施形態で、オペアンプ出力プッシュプル段９の入
力、即ち、オペアンプ２段目を構成するカスコード・カ
レントミラーの出力からオペアンプ反転入力へ負帰還を
かけるタイプである。即ち、図１では出力端子４から差
動入力段７の他方の入力端子に負帰還を行っていたが、
本実施形態では、Ａ点から差動入力段７の他方の入力端
子に負帰還を行っている。この場合、スイッチング部９
が帰還回路内に無い為、精度的には第１の実施形態に劣
るものの、差動入力段７と２段目のカスコード回路８に
よって入力信号は常に負帰還処理を行った後にスイッチ
ング部９の入力へ入力されている。この為、速度は出力
段兼スイッチ部９の、Ｑ８〜Ｑ１１の各トランジスタが
遮断状態から動作状態へ移る時間で律束され、基本的に
第１の実施形態より高速化が可能となる。又、ホールド
・ステップに関しては第１の実施形態と同様である。ま
た、図２で説明した各部の波形も、本実施形態において
も同様である。
の実施形態で、オペアンプ出力プッシュプル段９の入
力、即ち、オペアンプ２段目を構成するカスコード・カ
レントミラーの出力からオペアンプ反転入力へ負帰還を
かけるタイプである。即ち、図１では出力端子４から差
動入力段７の他方の入力端子に負帰還を行っていたが、
本実施形態では、Ａ点から差動入力段７の他方の入力端
子に負帰還を行っている。この場合、スイッチング部９
が帰還回路内に無い為、精度的には第１の実施形態に劣
るものの、差動入力段７と２段目のカスコード回路８に
よって入力信号は常に負帰還処理を行った後にスイッチ
ング部９の入力へ入力されている。この為、速度は出力
段兼スイッチ部９の、Ｑ８〜Ｑ１１の各トランジスタが
遮断状態から動作状態へ移る時間で律束され、基本的に
第１の実施形態より高速化が可能となる。又、ホールド
・ステップに関しては第１の実施形態と同様である。ま
た、図２で説明した各部の波形も、本実施形態において
も同様である。
【００２７】上記実施形態では、ホールドコンデンサＣ
Hに入力アナログ信号に応じたホールド電位が保持され
る例を示したが、この後段に、ハイインピーダンスの入
力段を有するバッファ回路を設けて、出力電圧がホール
ドされた後の電圧変化、即ちホールド・ドループを小さ
くし、このホールド電位を量子化することでデジタル値
に変換して、精度の高い高速なＡ／Ｄ変換回路とするこ
とができる。
Hに入力アナログ信号に応じたホールド電位が保持され
る例を示したが、この後段に、ハイインピーダンスの入
力段を有するバッファ回路を設けて、出力電圧がホール
ドされた後の電圧変化、即ちホールド・ドループを小さ
くし、このホールド電位を量子化することでデジタル値
に変換して、精度の高い高速なＡ／Ｄ変換回路とするこ
とができる。
【００２８】また、上記実施形態では、バイポーラトラ
ンジスタとＭＯＳトランジスタとの混在したハイブリッ
ト半導体の例を示したが、アナログ動作領域のＭＯＳト
ランジスタを用いて、全てＭＯＳトランジスタで構成す
ることで、ローコスト化も可能である。
ンジスタとＭＯＳトランジスタとの混在したハイブリッ
ト半導体の例を示したが、アナログ動作領域のＭＯＳト
ランジスタを用いて、全てＭＯＳトランジスタで構成す
ることで、ローコスト化も可能である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
プッシュプル出力段を持つオペアンプのプッシュプル出
力段を、サンプル・ホールド回路を構成するスイッチン
グ部とすることで、最少限の素子数で、高速、高精度の
サンプル・ホールド回路を構成する事が出来る。
プッシュプル出力段を持つオペアンプのプッシュプル出
力段を、サンプル・ホールド回路を構成するスイッチン
グ部とすることで、最少限の素子数で、高速、高精度の
サンプル・ホールド回路を構成する事が出来る。
【図１】本発明による第１の実施形態の回路図である。
【図２】本発明による第１の実施形態の動作説明図であ
る。
る。
【図３】本発明による第２の実施形態の回路図である。
【図４】従来用いられているサンプル・ホールド回路の
ブロック図である。
ブロック図である。
【図５】従来例用いられているサンプル・ホールド回路
のブロック図である。。
のブロック図である。。
【図６】従来例用いられているサンプル・ホールド回路
のブロック図である。。
のブロック図である。。
【図７】従来のサンプル・ホールド回路に用いられる高
速スイッチ回路のブロック図である。
速スイッチ回路のブロック図である。
【図８】従来のサンプル・ホールド回路に用いられる出
力バッファの回路図である。
力バッファの回路図である。
【図９】従来のサンプル・ホールド回路に用いられる高
速・精度向上のブロック図である。
速・精度向上のブロック図である。
１ 電源ライン ２ ＧＮＤライン ３ アナログ信号入力端子 ４，１４ サンプル・ホールド出力 ５ サンプル・ホールド命令入力 ６ インバータ ７ オペアンプ差動入力段 ９ オペアンプ出力段 １１ 入力バッファ １２ スイッチ １３ 出力バッファ １５ 入力バッファ（オペアンプ） １６ 出力バッファ（オペアンプ） １７ サンプル・ホールド命令 １８ ダイオード １９ ダイオード・ブリッジ ２０ 出力バッファ入力端子 ２１ ＦＥＴ入力オペアンプ ８１ カスコードミラー回路用バイアス回路 ８２ カスコードミラー回路 Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６ 定電流源 ＣH ホールド・コンデンサ Ｍ１，Ｍ２，Ｍ３，Ｍ５ ＮＭＯＳ Ｍ４，Ｍ６ ＰＭＯＳ Ｑ１，Ｑ２，Ｑ７，Ｑ９，Ｑ１１ ＰＮＰ Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ１０ ＮＰＮ ＲIN，ＲF 抵抗
Claims (6)
- 【請求項１】 ソース共通接続された差動入力段と、前
記差動入力段の差動出力を受けるカスコード・カレント
ミラー回路と、前記カスコード・カレントミラー回路に
接続されたダイヤモンド回路を用いたプッシュプル出力
段を持つオペアンプを具備し、前記オペアンプの出力に
ホールドコンデンサを接続するとともに、前記プッシュ
プル出力段をロジック信号によってバッファ動作と、ハ
イ・インピーダンス出力動作とを切替える切替手段を備
えたことを特徴とするサンプル・ホールド回路。 - 【請求項２】 主電極を共通接続された差動入力段と、
前記差動入力段の差動出力を受けるカスコード・カレン
トミラー回路と、前記カスコード・カレントミラー回路
に接続されたダイヤモンド回路を用いたプッシュプル出
力段とを有するオペアンプを具備し、前記プッシュプル
出力段にホールドコンデンサを接続し、前記プッシュプ
ル出力段をロジック信号によって、バッファ動作と、ハ
イ・インピーダンス出力動作とを切替える切替手段を備
えたことを特徴とするサンプル・ホールド回路。 - 【請求項３】 請求項１又は２に記載のサンプル・ホー
ルド回路において、前記プッシュプル出力段を構成する
ＮＰＮトランジスタ、ＰＮＰトランジスタの入力容量を
等しくしたことを特徴とするサンプル・ホールド回路。 - 【請求項４】 請求項１又は２に記載のサンプル・ホー
ルド回路において、前記オペアンプを構成する２段目カ
スコード・カレントミラー出力を該差動入力段の反転入
力へ接続したことを特徴とするサンプル・ホールド回
路。 - 【請求項５】 請求項１又は２に記載のサンプル・ホー
ルド回路において、前記オペアンプの出力を前記差動入
力段の一入力端子に負帰還することを特徴とするサンプ
ル・ホールド回路。 - 【請求項６】 請求項１又は２に記載のサンプル・ホー
ルド回路において、前記カスコード・カレントミラー出
力を前記差動入力段の一入力端子に負帰還することを特
徴とするサンプル・ホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347636A JPH10188589A (ja) | 1996-12-26 | 1996-12-26 | サンプル・ホールド回路 |
| US08/994,999 US6144234A (en) | 1996-12-26 | 1997-12-19 | Sample hold circuit and semiconductor device having the same |
| EP97310433A EP0851434B1 (en) | 1996-12-26 | 1997-12-22 | Sample hold circuit and semiconductor device having the same |
| DE69725273T DE69725273D1 (de) | 1996-12-26 | 1997-12-22 | Abtast- und Halteschaltung und Halbleiteranordnung damit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347636A JPH10188589A (ja) | 1996-12-26 | 1996-12-26 | サンプル・ホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10188589A true JPH10188589A (ja) | 1998-07-21 |
Family
ID=18391566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8347636A Pending JPH10188589A (ja) | 1996-12-26 | 1996-12-26 | サンプル・ホールド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6144234A (ja) |
| EP (1) | EP0851434B1 (ja) |
| JP (1) | JPH10188589A (ja) |
| DE (1) | DE69725273D1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504419B1 (en) | 2001-03-28 | 2003-01-07 | Texas Instruments Incorporated | High-speed closed loop switch and method for video and communications signals |
| KR100444179B1 (ko) * | 2002-01-16 | 2004-08-09 | 한국전자통신연구원 | 반전 회로를 이용한 국부 발진기 발룬 |
| JP2005017294A (ja) * | 2003-06-27 | 2005-01-20 | Agilent Technol Inc | サンプリング能動負荷回路 |
| JP2009055266A (ja) * | 2007-08-27 | 2009-03-12 | Sanyo Electric Co Ltd | 低コンダクタアンプ |
| JP2017011667A (ja) * | 2015-06-22 | 2017-01-12 | エルセンＥｌｓｓｅｎ | センサ装置及びセンシング方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791168B1 (fr) * | 1999-03-16 | 2001-06-15 | Thomson Csf | Echantillonneur bloqueur en technologie bipolaire complementaire |
| EP1385174B1 (en) * | 2002-07-26 | 2006-07-05 | Alcatel | A fast sample-and-hold peak detector circuit |
| US7088148B2 (en) * | 2003-08-14 | 2006-08-08 | Telasic Communications, Inc. | Sample and hold circuit and bootstrapping circuits therefor |
| US7116163B2 (en) * | 2004-08-02 | 2006-10-03 | Broadcom Corporation | Buffer circuit |
| US7496865B2 (en) * | 2005-05-20 | 2009-02-24 | Chung Yuan Christian University | OTA-based high-order filters |
| KR100833630B1 (ko) * | 2007-02-28 | 2008-05-30 | 삼성전자주식회사 | 기생 커패시턴스의 영향을 제거할 수 있는 인터 페이스 및그 방법 |
| US8575970B2 (en) * | 2010-01-28 | 2013-11-05 | Mediatek Inc. | Track and hold circuit and related receiving device with track and hold circuit employed therein |
| WO2016015030A1 (en) * | 2014-07-25 | 2016-01-28 | Air Motion Systems, Inc. | Design and methods to package and interconnect high intensity led devices |
| US9614530B2 (en) * | 2014-12-12 | 2017-04-04 | Samsung Display Co., Ltd. | Fast fall and rise time current mode logic buffer |
| US10860045B1 (en) * | 2019-03-07 | 2020-12-08 | Apple Inc. | High voltage compatible push-pull buffer circuit |
| US11159135B2 (en) | 2019-04-30 | 2021-10-26 | Texas Instruments Incorporated | Lower-skew receiver circuit with RF immunity for controller area network (CAN) |
| CN115933802B (zh) * | 2023-01-06 | 2023-05-12 | 芯天下技术股份有限公司 | 采样保持电路、采样保持方法、装置及电流检测电路 |
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|---|---|---|---|---|
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| GB2253960B (en) * | 1991-02-21 | 1995-02-15 | Gen Electric Co Ltd | A duo-binary and/or binary data slicer |
| US5378938A (en) * | 1993-02-05 | 1995-01-03 | Hughes Aircraft Company | Sample-and-hold circuit including push-pull transconductance amplifier and current mirrors for parallel feed-forward slew enhancement and error correction |
| US5539339A (en) * | 1994-06-15 | 1996-07-23 | U.S. Philips Corporation | Differential load stage with stepwise variable impedance, and clocked comparator comprising such a load stage |
| US5473273A (en) * | 1993-10-15 | 1995-12-05 | Xerox Corporation | Maximum/minimum hold circuit |
| JPH09306193A (ja) * | 1996-05-17 | 1997-11-28 | Nec Corp | サンプルホールド回路 |
-
1996
- 1996-12-26 JP JP8347636A patent/JPH10188589A/ja active Pending
-
1997
- 1997-12-19 US US08/994,999 patent/US6144234A/en not_active Expired - Lifetime
- 1997-12-22 DE DE69725273T patent/DE69725273D1/de not_active Expired - Lifetime
- 1997-12-22 EP EP97310433A patent/EP0851434B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0851434A2 (en) | 1998-07-01 |
| EP0851434A3 (en) | 1999-05-26 |
| DE69725273D1 (de) | 2003-11-06 |
| EP0851434B1 (en) | 2003-10-01 |
| US6144234A (en) | 2000-11-07 |
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