JPH0226815B2 - - Google Patents
Info
- Publication number
- JPH0226815B2 JPH0226815B2 JP57111216A JP11121682A JPH0226815B2 JP H0226815 B2 JPH0226815 B2 JP H0226815B2 JP 57111216 A JP57111216 A JP 57111216A JP 11121682 A JP11121682 A JP 11121682A JP H0226815 B2 JPH0226815 B2 JP H0226815B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- differential amplifier
- terminal
- whose
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 22
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、集積回路化に適するサンプル回路
に関する。
に関する。
サンプル回路は、入力信号を外部制御信号に従
つてある一定期間出力側に導き出す回路であり、
多くはサンプルホールド回路の一部として使用さ
れる。
つてある一定期間出力側に導き出す回路であり、
多くはサンプルホールド回路の一部として使用さ
れる。
第１図は従来のサンプル回路を用いたサンプル
ホールド回路の構成を示すもので、１は入力端
子、２は出力端子、３は制御信号入力端子、４，
５は利得決定用抵抗、６はバツフア増幅器、７は
MOS型トランジスタ、８はホールド用コンデン
サ、９は演算増幅器である。ここで、バツフア増
幅器６とMOS型トランジスタ７でサンプル回路
を構成している。
ホールド回路の構成を示すもので、１は入力端
子、２は出力端子、３は制御信号入力端子、４，
５は利得決定用抵抗、６はバツフア増幅器、７は
MOS型トランジスタ、８はホールド用コンデン
サ、９は演算増幅器である。ここで、バツフア増
幅器６とMOS型トランジスタ７でサンプル回路
を構成している。
第２図ａ〜ｃは制御信号、入力信号および出力
信号の波形例を示している。サンプル時には制御
信号ａが高電位となつてトランジスタ７が導通す
るため、入力信号ｂが出力端子２に反転された形
で伝達される。このときコンデンサ８には出力信
号電圧に等しい電圧が加わる。次に、非サンプル
時（ホールド時）に制御信号ａが低レベルとなつ
てトランジスタ７が非導通となると、演算増幅器
９の入力側はサンプル回路と切離されるため、出
力端子２にはコンデンサ８の電圧が出力され、そ
の状態が次のサンプル時まで保持される。
信号の波形例を示している。サンプル時には制御
信号ａが高電位となつてトランジスタ７が導通す
るため、入力信号ｂが出力端子２に反転された形
で伝達される。このときコンデンサ８には出力信
号電圧に等しい電圧が加わる。次に、非サンプル
時（ホールド時）に制御信号ａが低レベルとなつ
てトランジスタ７が非導通となると、演算増幅器
９の入力側はサンプル回路と切離されるため、出
力端子２にはコンデンサ８の電圧が出力され、そ
の状態が次のサンプル時まで保持される。
このようにMOS型トランジスタ７をアナログ
スイツチとして用いれば、簡単にサンプル回路を
実現できる。しかしながら、この従来のサンプル
回路では次のような大きな欠点がある。
スイツチとして用いれば、簡単にサンプル回路を
実現できる。しかしながら、この従来のサンプル
回路では次のような大きな欠点がある。
第１に、このサンプル回路ではMOS型トラン
ジスタ７を含んでいるため、集積回路化に不利で
ある。即ち、同一集積回路内にバイポーラトラン
ジスタとMOS型トランジスタを実現することは
極めて困難であり、仮に実現できたとしても極め
て複雑な製造工程を必要とし、高価なものとなつ
てしまう。
ジスタ７を含んでいるため、集積回路化に不利で
ある。即ち、同一集積回路内にバイポーラトラン
ジスタとMOS型トランジスタを実現することは
極めて困難であり、仮に実現できたとしても極め
て複雑な製造工程を必要とし、高価なものとなつ
てしまう。
第２に、MOS型トランジスタは非導通状態を
極めて容易に実現できる反面、導通状態での電流
−電圧特性の直線性が悪いため、サンプル回路と
しての直線性も悪くなる。第３図にMOS型トラ
ンジスタのゲート・ソース間電圧を一定としたと
きのドレイン電流IDS対ドレイン電圧VDS特性の例
を示す。このような非直線性のため、サンプル時
に出力側に不要な歪が発生する。この歪は入力信
号の周波数が高くなるに従つて増大し、サンプル
回路として大きな欠点となる。
極めて容易に実現できる反面、導通状態での電流
−電圧特性の直線性が悪いため、サンプル回路と
しての直線性も悪くなる。第３図にMOS型トラ
ンジスタのゲート・ソース間電圧を一定としたと
きのドレイン電流IDS対ドレイン電圧VDS特性の例
を示す。このような非直線性のため、サンプル時
に出力側に不要な歪が発生する。この歪は入力信
号の周波数が高くなるに従つて増大し、サンプル
回路として大きな欠点となる。
〔発明の目的〕
この発明の目的は、集積回路化が容易で、しか
も直線性にすぐれたサンプル回路を提供すること
である。
も直線性にすぐれたサンプル回路を提供すること
である。
この発明は、出力段トランジスタにバイポーラ
トランジスタを使用し、サンプル時にはこの出力
段トランジスタを介して入力信号を出力端子へ伝
達するとともに、第１の差動増幅器によつて出力
端子から入力側へ負帰還ループを形成し、一方、
非サンプル時には第２の差動増幅器を含む他の負
帰還ループによつて出力段トランジスタのベース
電位を定電位または出力電位と等しく保つととも
に、出力段トランジスタの動作電流をオフとする
ことにより、入力端子と出力端子間を完全に切離
すように構成したことを特徴としている。
トランジスタを使用し、サンプル時にはこの出力
段トランジスタを介して入力信号を出力端子へ伝
達するとともに、第１の差動増幅器によつて出力
端子から入力側へ負帰還ループを形成し、一方、
非サンプル時には第２の差動増幅器を含む他の負
帰還ループによつて出力段トランジスタのベース
電位を定電位または出力電位と等しく保つととも
に、出力段トランジスタの動作電流をオフとする
ことにより、入力端子と出力端子間を完全に切離
すように構成したことを特徴としている。
この発明によるサンプル回路は、MOS型トラ
ンジスタを用いることなくバイポーラ型トランジ
スタのみで構成されるため、集積回路化に適して
いる。また、サンプル状態では出力端子から入力
側に負帰還がかかることによつて出力インピーダ
ンスが極めて小さくなるので、出力段トランジス
タの電流−電圧特性の非直線性による歪の発生が
少なくなり、サンプル回路としての直線性が向上
する。一方、出力段トランジスタにバイポーラ型
トランジスタを使用しつつも、非サンプル時には
MOS型トランジスタを用いた場合と同様に入力
端子と出力端子間が良好に分離され、また出力端
子への制御信号の漏洩もないので、サンプルホー
ルド回路に応用した場合、後段のホールド回路の
ホールド作用を損なうことはない。
ンジスタを用いることなくバイポーラ型トランジ
スタのみで構成されるため、集積回路化に適して
いる。また、サンプル状態では出力端子から入力
側に負帰還がかかることによつて出力インピーダ
ンスが極めて小さくなるので、出力段トランジス
タの電流−電圧特性の非直線性による歪の発生が
少なくなり、サンプル回路としての直線性が向上
する。一方、出力段トランジスタにバイポーラ型
トランジスタを使用しつつも、非サンプル時には
MOS型トランジスタを用いた場合と同様に入力
端子と出力端子間が良好に分離され、また出力端
子への制御信号の漏洩もないので、サンプルホー
ルド回路に応用した場合、後段のホールド回路の
ホールド作用を損なうことはない。
第４図はこの発明の基本的な実施例を示すもの
である。図において、１１は入力端子、１２は出
力端子、１３は第１の差動増幅器であり、第１の
差動増幅器１３の非反転および反転の各出力端は
それぞれ入力端子１１および出力端子１２に接続
される。第１の差動増幅器１３の出力は加算回路
１４の一方の入力となる。この加算回路１４の出
力端は第２の差動増幅器１５の反転入力端に接続
される。第２の差動増幅器１５の非反転入力端は
定電位点（この例では接地点）に接続され、また
その出力は加算回路１４の他方の入力となる。
である。図において、１１は入力端子、１２は出
力端子、１３は第１の差動増幅器であり、第１の
差動増幅器１３の非反転および反転の各出力端は
それぞれ入力端子１１および出力端子１２に接続
される。第１の差動増幅器１３の出力は加算回路
１４の一方の入力となる。この加算回路１４の出
力端は第２の差動増幅器１５の反転入力端に接続
される。第２の差動増幅器１５の非反転入力端は
定電位点（この例では接地点）に接続され、また
その出力は加算回路１４の他方の入力となる。
第２の差動増幅器１５の出力端にはさらにバイ
ポーラ型の出力段トランジスタ１６のベースが接
続される。この出力段トランジスタ１６のコレク
タは第１の電源端VCCに接続され、エミツタは出
力端子１２に接続される。
ポーラ型の出力段トランジスタ１６のベースが接
続される。この出力段トランジスタ１６のコレク
タは第１の電源端VCCに接続され、エミツタは出
力端子１２に接続される。
第１、第２の差動増幅器１３，１５は、第１の
電流スイツチ１７により選択的に電流源１９に接
続されて動作電流が供給されるようになつてい
る。また出力段トランジスタ１６のエミツタは第
２のスイツチ１８を介して電流源２０に接続さ
れ、第２のスイツチ１８によつて動作電流がオ
ン、オフされるようになつている。VeeはVCCよ
り低電位の第２の電源端である。
電流スイツチ１７により選択的に電流源１９に接
続されて動作電流が供給されるようになつてい
る。また出力段トランジスタ１６のエミツタは第
２のスイツチ１８を介して電流源２０に接続さ
れ、第２のスイツチ１８によつて動作電流がオ
ン、オフされるようになつている。VeeはVCCよ
り低電位の第２の電源端である。
このサンプル回路の動作を説明する。まず、サ
ンプル時には第１の電流スイツチ１７が第１の差
動増幅器１３側に接続されることによつて、第１
の差動増幅器１３の動作電流がオン、第２の差動
増幅器１５の動作電流がオフとなるとともに、第
２の電流スイツチ１８が閉じることによつて、出
力段トランジスタ１６の動作電流がオンとなる。
このとき第２の差動増幅器１５は非動作状態とな
るとともに、第１の差動増幅器１３と加算回路１
４および出力段トランジスタ１６によつて負帰還
ループが形成される。従つて第１の差動増幅器１
３の非反転入力端と反転入力端の各電圧、つまり
入力端子１１と出力端子１２の各電圧は等しくな
る。そして第２の電流スイツチ１８が閉じている
ことにより、出力段トランジスタ１６および電流
源２０によつて出力端子１２から後段のホールド
回路等に対し、入力端子１１への入力信号変化に
対応した正負の電流を供給することができる。即
ち入力信号変化が出力端子１２へ伝達され、ここ
にサンプル動作が実現されることになる。
ンプル時には第１の電流スイツチ１７が第１の差
動増幅器１３側に接続されることによつて、第１
の差動増幅器１３の動作電流がオン、第２の差動
増幅器１５の動作電流がオフとなるとともに、第
２の電流スイツチ１８が閉じることによつて、出
力段トランジスタ１６の動作電流がオンとなる。
このとき第２の差動増幅器１５は非動作状態とな
るとともに、第１の差動増幅器１３と加算回路１
４および出力段トランジスタ１６によつて負帰還
ループが形成される。従つて第１の差動増幅器１
３の非反転入力端と反転入力端の各電圧、つまり
入力端子１１と出力端子１２の各電圧は等しくな
る。そして第２の電流スイツチ１８が閉じている
ことにより、出力段トランジスタ１６および電流
源２０によつて出力端子１２から後段のホールド
回路等に対し、入力端子１１への入力信号変化に
対応した正負の電流を供給することができる。即
ち入力信号変化が出力端子１２へ伝達され、ここ
にサンプル動作が実現されることになる。
このサンプル状態では、負帰還によつて出力端
子１２での出力インピーダンスが極めて小くなる
ため、従来のサンプル回路におけるMOS型トラ
ンジスタの電流−電圧特性の非直線性に類するよ
うな影響を受けることがなく、良好な直線性が得
られる。即ち、第４図においては出力段トランジ
スタ１６のベース・エミツタ間電圧VBEは出力端
子１２からの出力電流によらず一定のため、電流
−電圧特性の非直性による歪の発生はない。
子１２での出力インピーダンスが極めて小くなる
ため、従来のサンプル回路におけるMOS型トラ
ンジスタの電流−電圧特性の非直線性に類するよ
うな影響を受けることがなく、良好な直線性が得
られる。即ち、第４図においては出力段トランジ
スタ１６のベース・エミツタ間電圧VBEは出力端
子１２からの出力電流によらず一定のため、電流
−電圧特性の非直性による歪の発生はない。
次に、非サンプル時には第１の電流スイツチ１
７が第２の差動増幅器１５側に接続されることに
よつて、第１の差動増幅器１３がオフ、第２の差
動増幅器１５の動作電流がオンとなるとともに、
第２の電流スイツチ１８が開き、出力段トランジ
スタ１６の動作電流がオフとなる。この場合、第
２の差動増幅器１５と加算回路１４により負帰還
ループが形成されるので、加算回路１４の出力電
圧、つり第２の差動増幅器１５の反転入力端の電
圧は、この差動増幅器１５の非反転入力端の電圧
と同等、即ち0Vとなる。従つて出力段トランジ
スタ１６のベース電圧が0Vとなるので、トラン
ジスタ１６のVBEも0Vとなる。一方、第２の電流
スイツチ１８が開いており、出力端子１２は電流
源２０と切離されている。このため、出力端子１
２には出力段トランジスタ１６、電流源２０のい
ずれによつても電流は流れない。なお、この場合
第１の差動増幅器１３は動作電流が供給されてお
らず非動作状態となつているため、その入力電流
は零である。従つて出力端子１２が第１の差動増
幅器１３の反転入力端に接続されていても、なん
ら問題ない。
７が第２の差動増幅器１５側に接続されることに
よつて、第１の差動増幅器１３がオフ、第２の差
動増幅器１５の動作電流がオンとなるとともに、
第２の電流スイツチ１８が開き、出力段トランジ
スタ１６の動作電流がオフとなる。この場合、第
２の差動増幅器１５と加算回路１４により負帰還
ループが形成されるので、加算回路１４の出力電
圧、つり第２の差動増幅器１５の反転入力端の電
圧は、この差動増幅器１５の非反転入力端の電圧
と同等、即ち0Vとなる。従つて出力段トランジ
スタ１６のベース電圧が0Vとなるので、トラン
ジスタ１６のVBEも0Vとなる。一方、第２の電流
スイツチ１８が開いており、出力端子１２は電流
源２０と切離されている。このため、出力端子１
２には出力段トランジスタ１６、電流源２０のい
ずれによつても電流は流れない。なお、この場合
第１の差動増幅器１３は動作電流が供給されてお
らず非動作状態となつているため、その入力電流
は零である。従つて出力端子１２が第１の差動増
幅器１３の反転入力端に接続されていても、なん
ら問題ない。
このように非サンプル状態では出力端子１２に
は一切電流が流れず、入力端子１１と出力端子１
２間は完全にしや断される。
は一切電流が流れず、入力端子１１と出力端子１
２間は完全にしや断される。
第５はこの発明のより具体的な実施例を示すも
ので、サンプルホールド回路に応用した場合の構
成を示している。図において、１，２はサンプル
ホールド回路の入力および出力端子、３ａ，３ｂ
は制御信号入力端子、４，５は利得決定用抵抗、
９は演算増幅器、８はホールド用コンデンサであ
る。２１，２２は第１の差動増幅器１３を構成す
るエミツタ結合トランジスタ対、２３，２４は第
２の差動増幅器１５を構成するエミツタ結合トラ
ンジスタ対、２５，２６はこれらのエミツク結合
トランジスタ対の共通の負荷としてのカレントミ
ラー回路を構成するトランジスタである。このカ
レントミラー回路の出力側トランジスタ２６のコ
レクタには両エミツク結合トランジスタ対の負荷
電流（トランジスタ２２，２４のコレクタ電流）
の和が流れるので、結局このカレントミラー回路
は加算器１４としても動作することになる。２
７，２８は第１の電流スイツチ１７を構成するト
ランジスタ、２９，３０は第２の電流スイツチ１
８を成するトランジスタであり、制御信号入力端
子３ａ，３ｂを介して制御信号が供給されること
によりスイツチ動作をする。３１，３２は電流源
１９，２０をそれぞれ構成するトランジスタであ
り、電源VBに接続されたダイオード接続のトラ
ンジスタ３３の電圧がバイアスとして与えられる
ことにより、定電流源として動作する。
ので、サンプルホールド回路に応用した場合の構
成を示している。図において、１，２はサンプル
ホールド回路の入力および出力端子、３ａ，３ｂ
は制御信号入力端子、４，５は利得決定用抵抗、
９は演算増幅器、８はホールド用コンデンサであ
る。２１，２２は第１の差動増幅器１３を構成す
るエミツタ結合トランジスタ対、２３，２４は第
２の差動増幅器１５を構成するエミツタ結合トラ
ンジスタ対、２５，２６はこれらのエミツク結合
トランジスタ対の共通の負荷としてのカレントミ
ラー回路を構成するトランジスタである。このカ
レントミラー回路の出力側トランジスタ２６のコ
レクタには両エミツク結合トランジスタ対の負荷
電流（トランジスタ２２，２４のコレクタ電流）
の和が流れるので、結局このカレントミラー回路
は加算器１４としても動作することになる。２
７，２８は第１の電流スイツチ１７を構成するト
ランジスタ、２９，３０は第２の電流スイツチ１
８を成するトランジスタであり、制御信号入力端
子３ａ，３ｂを介して制御信号が供給されること
によりスイツチ動作をする。３１，３２は電流源
１９，２０をそれぞれ構成するトランジスタであ
り、電源VBに接続されたダイオード接続のトラ
ンジスタ３３の電圧がバイアスとして与えられる
ことにより、定電流源として動作する。
このサンプルホールド回路の動作は次の通りで
ある。まず、サンプル時には端子３ａ，３ｂ間に
３ｂの電位より３ａの電位の方が高くなるような
制御信号が加えられる。このときトランジスタ２
７，２９は導通状態、トランジスタ２８，３０は
非導通状態となるため、第１の差動増幅器１３お
よび出力段トランジスタ１６は動作状態、第２の
差動増幅器１５は非動作状態となる。従つて端子
１１の信号変化は第１の差動増幅器１３、加算回
路１４および出力段トランジスタ１６を経て端子
１２に伝達され、サンプルホールド回路としては
端子１の信号変化が位相反転されて端子２に現れ
ることになる。なお、このときトランジスタ２
１，２２，２５，２６，１６によつてサンプル回
路内での部分負帰還ループが形成され、これによ
つて端子１２からみた出力インピーダンスが十分
低く維持されている。
ある。まず、サンプル時には端子３ａ，３ｂ間に
３ｂの電位より３ａの電位の方が高くなるような
制御信号が加えられる。このときトランジスタ２
７，２９は導通状態、トランジスタ２８，３０は
非導通状態となるため、第１の差動増幅器１３お
よび出力段トランジスタ１６は動作状態、第２の
差動増幅器１５は非動作状態となる。従つて端子
１１の信号変化は第１の差動増幅器１３、加算回
路１４および出力段トランジスタ１６を経て端子
１２に伝達され、サンプルホールド回路としては
端子１の信号変化が位相反転されて端子２に現れ
ることになる。なお、このときトランジスタ２
１，２２，２５，２６，１６によつてサンプル回
路内での部分負帰還ループが形成され、これによ
つて端子１２からみた出力インピーダンスが十分
低く維持されている。
次に、ホールド時つまりサンプル回路の非サン
プル時には、端子３ａ，３ｂ間にサンプル時と逆
の電位関係の制御信号が印加されて、トランジス
タ２７，２９は非導通状態、トランジスタ２８，
３０が導通状態となるため、第１の差動増幅器１
３は非動作状態、第２の差動増幅器１５が動作状
態となる。従つて出力段トランジスタ１６のベー
ス電圧は0Vに制御され、トランジスタ１６は非
導通状態となる。また、トランジスタ２２のベー
ス電流は零、トランジスタ２９も非導通状態であ
るから、結局端子１２から見た場合、サンプル回
路は等価的に開放状態となる。従つてサンプルホ
ールド回路の出力電圧はサンプル時の最終値に保
持される。
プル時には、端子３ａ，３ｂ間にサンプル時と逆
の電位関係の制御信号が印加されて、トランジス
タ２７，２９は非導通状態、トランジスタ２８，
３０が導通状態となるため、第１の差動増幅器１
３は非動作状態、第２の差動増幅器１５が動作状
態となる。従つて出力段トランジスタ１６のベー
ス電圧は0Vに制御され、トランジスタ１６は非
導通状態となる。また、トランジスタ２２のベー
ス電流は零、トランジスタ２９も非導通状態であ
るから、結局端子１２から見た場合、サンプル回
路は等価的に開放状態となる。従つてサンプルホ
ールド回路の出力電圧はサンプル時の最終値に保
持される。
この実施例によれば、回路素子のほとんどを
NPSトランジスタで構成でき、より高速で動作
させることが可能である。これは集積回路におい
ては、PNPトランジスタよりNPNトランジスタ
の方が周波数特性その他の特性を良好にすること
ができるからである。
NPSトランジスタで構成でき、より高速で動作
させることが可能である。これは集積回路におい
ては、PNPトランジスタよりNPNトランジスタ
の方が周波数特性その他の特性を良好にすること
ができるからである。
第６図〜第８図にこの発明に係るサンプル回路
の他の実施例を示す。第６図の実施例は、加算回
路１４の出力部にトランジスタ３４と抵抗３５か
らなるエミツタフオロワを付加することにより、
加算回路１４の負荷効果を小さくして、より安定
な動作が得られるようにしたものである。
の他の実施例を示す。第６図の実施例は、加算回
路１４の出力部にトランジスタ３４と抵抗３５か
らなるエミツタフオロワを付加することにより、
加算回路１４の負荷効果を小さくして、より安定
な動作が得られるようにしたものである。
第７図の実施例は、出力段トランジスタとし
て、NPNトランジスタ１６およびこれと相補特
性のPNPトランジスタ１６′からなる相補型トラ
ンジスタ対を用いて、直線性をより一層向上させ
たものである。この場合、出力段トランジスタ１
６，１６′の制御のために、電流スイツチ１８お
よび電流源２０のほか、電流源３６とダイオード
３７〜３９が新たに追加されている。即ち、サン
プル時にトランジスタ２９が導通すると、出力段
トランジスタ１６，１６′のベース・ベース間電
圧はダイオード３７，３８の順方向電圧の和とな
り、両トランジスタ１６，１６′は共に動作状態
となる。このとき出力端子１２に流れる電流は、
正方向成分はトランジスタ１６、負方向成分はト
ランジスタ１６′をそれぞれ流れることになるの
で、両方向成分の電流の対称性が良好となる。
て、NPNトランジスタ１６およびこれと相補特
性のPNPトランジスタ１６′からなる相補型トラ
ンジスタ対を用いて、直線性をより一層向上させ
たものである。この場合、出力段トランジスタ１
６，１６′の制御のために、電流スイツチ１８お
よび電流源２０のほか、電流源３６とダイオード
３７〜３９が新たに追加されている。即ち、サン
プル時にトランジスタ２９が導通すると、出力段
トランジスタ１６，１６′のベース・ベース間電
圧はダイオード３７，３８の順方向電圧の和とな
り、両トランジスタ１６，１６′は共に動作状態
となる。このとき出力端子１２に流れる電流は、
正方向成分はトランジスタ１６、負方向成分はト
ランジスタ１６′をそれぞれ流れることになるの
で、両方向成分の電流の対称性が良好となる。
一方、非サンプル時にトランジスタ３０が導通
状態となると、電流源３６よりダイオード３９に
電流が流れるため、出力段トランジスタ１６，１
６′のベース・ベース間電圧は約0Vとなる。この
ときトランジスタ１６のベース電圧は前述と同様
0Vとなつているから、結局トランジスタ１６，
１６′はベース電圧がいずれも0Vとなり、非導通
状態となる。従つて、出力端子１２は等価的に開
放となる。
状態となると、電流源３６よりダイオード３９に
電流が流れるため、出力段トランジスタ１６，１
６′のベース・ベース間電圧は約0Vとなる。この
ときトランジスタ１６のベース電圧は前述と同様
0Vとなつているから、結局トランジスタ１６，
１６′はベース電圧がいずれも0Vとなり、非導通
状態となる。従つて、出力端子１２は等価的に開
放となる。
第８図の実施例は第４図〜第７図の実施例と異
なり、第２の差動増幅器１５の非反転入力端子、
つまりトランジスタ２３のベースを接地せず、出
力端子１２に接続したものである。このようにす
ると、出力端子１２の電位が0V以外のときでも
出力段トランジスタ１６，１６′のベース・エミ
ツタ間電位を0Vに制御することができる。即ち、
出力電位によらずサンプル、非サンプルの両状態
の切換えを行なうことができるので、サンプル回
路の負荷が第５図で説明したようなホールド回路
以外の場合でも問題なく動作し、負荷を自由に選
択することが可能となる。
なり、第２の差動増幅器１５の非反転入力端子、
つまりトランジスタ２３のベースを接地せず、出
力端子１２に接続したものである。このようにす
ると、出力端子１２の電位が0V以外のときでも
出力段トランジスタ１６，１６′のベース・エミ
ツタ間電位を0Vに制御することができる。即ち、
出力電位によらずサンプル、非サンプルの両状態
の切換えを行なうことができるので、サンプル回
路の負荷が第５図で説明したようなホールド回路
以外の場合でも問題なく動作し、負荷を自由に選
択することが可能となる。
第１図は従来のサンプルホールド回路の回路
図、第２図はその動作を示す波形図、第３図は
MOS型トランジスタのドレイン電流−ドレイン
電圧特性を示す図、第４図はこの発明の基本的な
実施例を示す図、第５図〜第７図は第４図をより
具体化した実施例を示す回路図、第８図はこの発
明の他の実施例を示す回路図である。 １１……入力端子、１２……出力端子、１３…
…第１の差動増幅器、１４……加算回路、１５…
…第２の差動増幅器、１６，１６′……出力段ト
ランジスタ、１７，１８……電流スイツチ、１
９，２０……電流源。
図、第２図はその動作を示す波形図、第３図は
MOS型トランジスタのドレイン電流−ドレイン
電圧特性を示す図、第４図はこの発明の基本的な
実施例を示す図、第５図〜第７図は第４図をより
具体化した実施例を示す回路図、第８図はこの発
明の他の実施例を示す回路図である。 １１……入力端子、１２……出力端子、１３…
…第１の差動増幅器、１４……加算回路、１５…
…第２の差動増幅器、１６，１６′……出力段ト
ランジスタ、１７，１８……電流スイツチ、１
９，２０……電流源。
Claims (1)
- 【特許請求の範囲】 １ 非反転入力端がサンプル回路の入力端子に接
続され、反転入力端がサンプル回路の出力端子に
接続された第１の差動増幅器と、この第１の差動
増幅器の出力を一方の入力とする加算回路と、こ
の加算回路の出力端に反転入力端が接続され、非
反転入力端が定電位点に接続され、この出力が前
記加算回路の他方の入力となる第２の差動増幅器
と、前記加算回路の出力端にベースが接続され、
コレクタが電源端に接続され、エミツタが前記出
力端子に接続されたバイポーラ型の出力段トラン
ジスタと、サンプル時に第１の差動増幅器および
出力段トランジスタの動作電流をオンにするとと
もに第２の差動増幅器の動作電流をオフにし、非
サンプル時に第１の差動増幅器および出力段トラ
ンジスタの動作電流をオフにするとともに第２の
差動増幅器の動作電流をオンにする電流スイツチ
手段とを備えたことを特徴とするサンプル回路。 ２ 加算回路は出力部にエミツタフオロワを含む
ものであることを特徴とすると特許請求の範囲第
１項記載のサンプル回路。 ３ 出力段トランジスタとして相補型トランジス
タ対を用いることを特徴とする特許請求の範囲第
１項記載のサンプル回路。 ４ 非反転入力端がサンプル回路の入力端子に接
続され、反転入力端がサンプル回路の出力端子に
接続された第１の差動増幅器と、この第１の差動
増幅器の出力を一方の入力とする加算回路と、こ
の加算回路の出力端に反転入力端が接続され、非
反転入力端が前記出力端子に接続され、その出力
が前記加算回路の他方の入力となる第２の差動増
幅器と、前記加算回路の出力端にベースが接続さ
れ、コレクタが電源端に接続され、エミツタが前
記出力端子に接続されたバイポーラ型の出力段ト
ランジスタと、サンプル時に第１の差動増幅器お
よび出力段トランジスタの動作電流をオンにする
とともに第２の差動増幅器の動作電流をオフに
し、非サンプル時に第１の差動増幅器および出力
段トランジスタの動作電流をオフにするとともに
第２の差動増幅器の動作電流をオンにする電流ス
イツチ手段とを備えたことを特徴とするサンプル
回路。 ５ 加算回路は出力部にエミツタフオロワを含む
ものであることを特徴とすると特許請求の範囲第
１項記載のサンプル回路。 ６ 出力段トランジスタとして相補型トランジス
タ対を用いることを特徴とする特許請求の範囲第
１項記載のサンプル回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111216A JPS592433A (ja) | 1982-06-28 | 1982-06-28 | サンプル回路 |
| KR1019830001577A KR860000906B1 (ko) | 1982-06-28 | 1983-04-14 | 샘플회로 |
| US06/504,311 US4559457A (en) | 1982-06-28 | 1983-06-14 | Sampling circuit |
| EP83106012A EP0097902B1 (en) | 1982-06-28 | 1983-06-20 | Sampling circuit |
| DE8383106012T DE3379813D1 (en) | 1982-06-28 | 1983-06-20 | Sampling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111216A JPS592433A (ja) | 1982-06-28 | 1982-06-28 | サンプル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592433A JPS592433A (ja) | 1984-01-09 |
| JPH0226815B2 true JPH0226815B2 (ja) | 1990-06-13 |
Family
ID=14555464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111216A Granted JPS592433A (ja) | 1982-06-28 | 1982-06-28 | サンプル回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4559457A (ja) |
| EP (1) | EP0097902B1 (ja) |
| JP (1) | JPS592433A (ja) |
| KR (1) | KR860000906B1 (ja) |
| DE (1) | DE3379813D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8403819A (nl) * | 1984-12-17 | 1986-07-16 | Philips Nv | Schakelinrichting voor het onderdrukken van een signaal. |
| US4806790A (en) * | 1987-02-16 | 1989-02-21 | Nec Corporation | Sample-and-hold circuit |
| US5111072A (en) * | 1990-08-29 | 1992-05-05 | Ncr Corporation | Sample-and-hold switch with low on resistance and reduced charge injection |
| EP1198798B1 (en) * | 2000-03-28 | 2009-11-25 | Nxp B.V. | Track and hold amplifier with controllable feedback between hold capacitor and input buffer |
| US7659731B2 (en) * | 2007-02-15 | 2010-02-09 | Delphi Technologies, Inc. | Liquid properties sensor circuit |
| KR101293116B1 (ko) * | 2012-04-24 | 2013-08-02 | 주식회사 오토산업 | 전류센서의 비대칭 반전 출력 특성 구현 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3526786A (en) * | 1967-09-19 | 1970-09-01 | Honeywell Inc | Control apparatus |
| US3694668A (en) * | 1970-01-02 | 1972-09-26 | Bunker Ramo | Track and hold system |
| US3643110A (en) * | 1970-11-30 | 1972-02-15 | Motorola Inc | Sample and hold circuit |
| JPS56137598A (en) * | 1980-03-27 | 1981-10-27 | Victor Co Of Japan Ltd | Sample hold circuit |
-
1982
- 1982-06-28 JP JP57111216A patent/JPS592433A/ja active Granted
-
1983
- 1983-04-14 KR KR1019830001577A patent/KR860000906B1/ko not_active IP Right Cessation
- 1983-06-14 US US06/504,311 patent/US4559457A/en not_active Expired - Lifetime
- 1983-06-20 EP EP83106012A patent/EP0097902B1/en not_active Expired
- 1983-06-20 DE DE8383106012T patent/DE3379813D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR840005288A (ko) | 1984-11-05 |
| JPS592433A (ja) | 1984-01-09 |
| EP0097902B1 (en) | 1989-05-03 |
| KR860000906B1 (ko) | 1986-07-16 |
| DE3379813D1 (en) | 1989-06-08 |
| US4559457A (en) | 1985-12-17 |
| EP0097902A2 (en) | 1984-01-11 |
| EP0097902A3 (en) | 1987-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2543872B2 (ja) | 増幅回路 | |
| JPH0560686B2 (ja) | ||
| US5939944A (en) | NPN push-pull output stage with folded cascode JFETs | |
| US6788143B1 (en) | Cascode stage for an operational amplifier | |
| US3914704A (en) | Feedback amplifier | |
| US4004245A (en) | Wide common mode range differential amplifier | |
| JPH0226815B2 (ja) | ||
| US4757275A (en) | Wideband closed loop amplifier | |
| JP3113024B2 (ja) | 演算増幅器 | |
| JP3116884B2 (ja) | 光受信器用トランスインピーダンスアンプ | |
| JPH1197774A (ja) | 出力回路装置 | |
| JPH10190375A (ja) | 演算増幅回路 | |
| JPH0590851A (ja) | 差動増幅器付き集積回路装置 | |
| US4920321A (en) | Amplifier circuit arrangement | |
| JPH0578205B2 (ja) | ||
| JP2896029B2 (ja) | 電圧電流変換回路 | |
| US5021744A (en) | Differential amplifier with differential or single-ended output | |
| JP2782350B2 (ja) | 低歪電流源 | |
| JPS6031130B2 (ja) | サンプル・ホ−ルド回路 | |
| JP2706813B2 (ja) | トラックホールドアンプ | |
| Costa et al. | High-performance BiCMOS output buffer design strategies | |
| US4349786A (en) | Complementary differential amplifier circuit having source-follower driving circuits | |
| JPH0433162B2 (ja) | ||
| JPH07154166A (ja) | 演算増幅回路 | |
| JPH0342741Y2 (ja) |