JPH0560686B2

JPH0560686B2 -

Info

Publication number: JPH0560686B2
Application number: JP61195134A
Authority: JP
Inventors: Jei Kooen Mairon
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1985-08-23
Filing date: 1986-08-20
Publication date: 1993-09-02
Also published as: FR2586515B1; FR2586515A1; GB2179814A; US4634993A; GB8620107D0; JPS6248114A; GB2179814B; DE3628533A1

Description

【発明の詳細な説明】発明の背景本発明は、高速サンプル・ホールド回路におい
て特に使用される電界効果トランジスタ入力段を
有する高利得、低ドリフトの演算増幅器に関す
る。

サブレンジング・アナログ−デジタル変換器
は、代表的にはサンプル・ホールド又はトラツ
ク・ホールドの回路を用い、この回路の発生する
サンプル電圧は、MSB（最上位ビツト）フラツシ
ユ・エンコーダによりエンコードされてMSBワ
ードを発生する。

サブレンジング・アナログ−デジタル変換器に
必要なサンプル・ホールド回路は、非常に正確で
なければならない。代表的には、このようなサン
プル・ホールド（又はトラツク・ホールド）回路
は、スイツチング・ダイオード・サンプリング・
ブリツジを備えており、これは、高速で高度に正
確な開ループ入力バツフアによりアナログ入力信
号から絶縁されている。サンプリング・キヤパシ
タは、「サンプル指令」に応答して作動されるダ
イオード・サンプリング・ブリツジの出力に接続
されており、これは第２高速バツフアへ入力とし
て供給される。代表的には、サブレンジング・ア
ナログ−デジタル変換器に使用されるタイプのサ
ンプル・ホールド回路、例えばアナログ・デバイ
シズ社製造のHTS0010トラツク・ホールド回路
の出力インピーダンスは、約５オームである。こ
のトラツク・ホールド回路の利得は、外部ポテン
シヨメータにより調節される。

高入力インピーダンス及び低出力インピーダン
スを得るためにフイードパツク増幅器を使用する
ことは一般的な手段であるが、これまで演算増幅
器の中で、非常に低い入力オフセツト電圧、高度
の温度安定性、高入力インピーダンス、及び12ビ
ツト10メガヘルツのサブレンジング・アナログ−
デジタル変換器に適するようなサンプル・ホール
ド（トラツク・ホールド）回路のため閉ループ出
力段の使用を可能にするのに必要となる高帯域
幅、を持つているものは知られていない。

発明の要約本発明の目的は、改善した高速で極めて高い精
度のサンプル・ホールド又はトラツク・ホールド
回路を提供することである。

本発明の他の目的は、10メガヘルツ12ビツトの
サブレンジング・アナログ−デジタル変換器のサ
ンプル・ホールド回路での使用に適当な程十分高
い帯域幅、低入力オフセツト、及び高DC安定性
を有する改善した閉ループ増幅器を提供すること
である。

要約すると、本発明の１実施例によれば、本発
明が提供する高精度サンプル・ホールド回路は、
サンプリング・キヤパシタとスイツチング・ダイ
オード・ブリツジの出力との間の高入力インピー
ダンス・バツフアとして機能する閉ループ出力増
幅器を用い、そのスイツチング・ダイオード・ブ
リツジの入力は高速バツフア回路によつてサンプ
ルされるべきアナログ入力信号からバツフアされ
る。高速、高精度、低オフセツト、低ドリフトの
演算増幅器は、閉ループ増幅器としての使用には
満足なものである。記述したサンプル・ホールド
回路の閉ループ増幅器は、サンプル・ホールド回
路の出力に夫々結合されたゲート電極を有する１
対のＮ−チヤンネルJFETソース・フオロワ回
路、及びその増幅器の出力に接続されたフイード
バツク抵抗器、を含んでいる。平衡型電流バイア
ス及び入力電圧レベル・シフト及び増幅の回路
は、第１及び第２のソース・フオロワ回路を含
み、これらの夫々は、Ｎ−チヤンネルJFETの
夫々のソース電極と直列に、PNPトランジスタ
のエミツタに結合された抵抗器を含んでおり、そ
のPNPトランジスタのコレクタは定電流源に結
合されている。それら２つのPNPトランジスタ
のコレクタは、夫々差動増幅器のNPN差動入力
トランジスタ対のベース電極に結合されており、
その差動増幅器の出力は、フイードバツク抵抗器
によつてＮ−チヤンネルJFETの１つのゲートに
結合されており、もう一方のJFETのゲートは閉
ループ演算増幅器の非反転入力として機能する。
Ｎ−チヤンネルJFETの夫々のソース電極は、バ
ツフア回路によつて反対側のソース・フオロワ回
路のPNPトランジスタのベース電極に結合され
ている。本発明の記述実施例においては、各バツ
フア回路は、Ｎ−チヤンネルJFETの１つのソー
ス電極に接続されかつダイオード接続のPNPト
ランジスタのエミツタにも接続された抵抗器を含
み、そのダイオード接続PNPトランジスタのベ
ースは、対向のソース・フオロワ回路のPNPト
ランジスタのベースに接続されかつ又定電流源に
接続されている。２つのJFETのゲート電極の電
圧の差は、それらソース・フオロワ回路のPNP
トランジスタにおける増大に変換され、そして従
つてNPN差動増幅器へ与えられる差動入力電圧
における増大に変換される。バツフアされた交差
結合を有するデユアル・ソース・フオロワ入力回
路の相互コンダクタンスは、増大した相互コンダ
クタンスをもたらし、そして従つてこの演算増幅
器の増大した利得をもたらす。この対称構造は、
結果として非常に低い入力オフセツト電圧及び非
常に低い温度ドリフトをもたらす。

発明の説明次に図を参照すると、サンプル・ホールド回路
３は、高利得、高帯域幅、高安定性を持つ演算増
幅器２を備えており、この実装は、サンプル・ホ
ールド回路３のサンプリング・キヤパシタ６をバ
ツフアするために前述の大いに望ましい閉ループ
演算増幅器の使用を可能にする。

入力バツフア４は、ハリス・セミコンダクタ社
製造のHA5033が可能である。入力バツフア４の
出力は、導体６によつてダイオード・スイツチン
グ・ブリツジ５の１つのノードに接続されてお
り、このブリツジ含むホツト・キヤリア・ダイオ
ード５Ａ及び５Ｂは、それらのカソード及びアノ
ードが夫々導体６に接続されている。ブリツジ５
が含む導体１１は、ホツト・キヤリア・ダイオー
ド５Ａのアノードとホツト・キヤリア・ダイオー
ド５Ｃのアノードとに接続されている。ダイオー
ド・スイツチング・ブリツジ５の出力は、導体７
に発生され、この導体７はサンプリング・キヤパ
シタ６と、ダイオード５Ｃのカソードと、ホツ
ト・キヤリア・ダイオード５Ｄのアノードとに接
続されている。導体９は、ダイオード５Ｂ及び５
Ｄのカソードに接続されている。

サンプル・ホールド指令１６はバツフア回路８
に与えられ、これは反転出力を導体９Ａにそして
非反転出力を導体１１Ａに発生する。導体１１Ａ
の出力は、ツエナー・ダイオード２１０及び抵抗
器２１１及び２１２を含み回路網によつてPNP
トランジスタ２１７のベースにシフトアツプされ
る。導体９Ａの信号は、同様にツエナー・ダイオ
ード２１３及び抵抗器２１４及び２１５によつて
PNPトランジスタ２１６のベースにシフトアツ
プされ、このトランジスタはトランジスタ２１７
とのコモン・エミツタ構成で電流源トランジスタ
２２３と接続されている。トランジスタ２１６及
び２１７のコレクタは、スイツチング・ダイオー
ド・ブリツジ５の導体９及び１１と夫々接続され
ている。導体１１は又ダイオード２１８及び抵抗
器２１９によつてサンプル・ホールド出力導体１
５に接続されている。導体９は、ダイオード２２
１及び抵抗器２２０によつてサンプル・ホールド
出力導体１５に接続されている。

導体１１Ａの信号は、ツエナー・ダイオード２
０４及び抵抗器２０５及び２０６によつてNPN
トランジスタ２０１のベースにシフトダウンさ
れ、このトランジスタのエミツタはNPNトラン
ジスタ２０２のエミツタと定電流源２０３とに接
続されている。同様に、導体９Ａの信号は、ツエ
ナー・ダイオード２０７及び抵抗器２０８及び２
０９によつてPNPトランジスタ２０２のベース
にレベル・シフトダウンされる。

サンプル・ホールド指令１６に応答したダイオ
ード・スイツチング・ダイオード５及びその上記
の関連回路の基本動作は、当業者には容易に明ら
かであり、従つて詳述しない。

次に演算増幅器２について参照すると、本発明
の更に重要な観点によれば、演算増幅器２はＮ−
チヤンネル・ジヤンクシヨン電界効果トランジス
タ（JFET）２２５を備えており、これのドレイ
ンは＋15ボルト導体２７７に接続され、そのゲー
トは導体７に接続され、この導体７にはスイツチ
ング・ダイオード・ブリツジ５の出力が発生され
る。JFET２２５のソースは、導体２２８により
抵抗器２２９及び２３１に接続される。同様に、
Ｎ−チヤンネル・ジヤンクシヨンJFET２２６の
ドレインは、＋15ボルト導体２７７に接続され、
そのソースは導体２２７によつて抵抗器２３０及
び２３２に接続される。

抵抗器２２９，２３０，２３１及び２３２の他
の端子は、夫々PNPトランジスタ２３３，２３
４，２３５、及び２３６のエミツタに接続されて
いる。PNPトランジスタ２３３及び２３４のベ
ースは、両方ともPNPトランジスタ２３４のコ
レクタに接続されている。PNPトランジスタ２
３３のコレクタは、導体２５１によつてNPNト
ランジスタ２３７のコレクタと及び差動増幅器
NPNトランジスタ２５９のベースとに接続され
ている。PNPトランジスタ２３４のコレクタは、
NPNトランジスタ２３８のコレクタに接続され
ている。

PNPトランジスタ２３５及び２３６のベース
は、両方ともPNPトランジスタ２３５のコレク
タとNPNトランジスタ２４０のコレクタとに接
続されている。PNPトランジスタ２３６のコレ
クタは、NPNトランジスタ２４１のコレクタに
接続されている。NPNトランジスタ２３７及び
２４１のベースは、NPNトランジスタ２４２の
コレクタと及び導体２６１及び導体２７９によつ
て差動増幅器NPNトランジスタ２５９及び２６
０のエミツタとに接続されている。

NPNトランジスタ２３８，２４０及び２４２
のベースは、導体２３９によつて、NPNトラン
ジスタ２５７のコレクタ及びベースと抵抗器２５
３の一方の端子に接続されている。抵抗器２５３
の他方の端子は、導体２５４によつてツエナー・
ダイオード２５６のカソードと抵抗器２５２の一
方の端子とに接続され、この抵抗器２５２の他方
の端子は＋５ボルト導体２７５に接続されてい
る。ツエナー・ダイオード２５６のアノードは−
５ボルト導体２７６に接続されている。NPNト
ランジスタ２５７，２３７，２３８，２４０，２
４１、及び２４２のエミツタは、抵抗器２５８，
２４３，２４４，２４５，２４６、及び２４７の
夫々によつて−５ボルト導体２７６に結合されて
いる。

差動増幅器トランジスタ２５９のコレクタは、
PNPトランジスタ２６２のコレクタとPNPトラ
ンジスタ２６２及び２６３のベースとに接続され
ている。PNPトランジスタ２６２及び２６３の
エミツタは、抵抗器２６４及び２６５によつて＋
５ボルト導体２７８に接続されている。差動増幅
器トランジスタ２６０のコレクタは、導体２６７
によつて、NPNトランジスタ２６６のエミツタ
とPNPトランジスタ２７３のベースとに接続さ
れ、このトランジスタ２７３のコレクタは−５ボ
ルト導体２７６に接続されている。NPNトラン
ジスタ２６６のベースは抵抗器２６８及び２６９
の間の接合に接続されている。抵抗器２６８の他
方の端子は導体２６７に接続されている。抵抗器
２６９の他方の端子は、NPNトランジスタ２６
６のコレクタとNPNトランジスタ２７０のベー
スとに接続されている。NPNトランジスタ２６
６のコレクタは又PNPトランジスタ２６３のコ
レクタに接続されている。NPNトランジスタ２
７０のコレクタは＋５ボルト導体２７８に接続さ
れている。NPNトランジスタ２７０のエミツタ
は、抵抗器２７１によつて、サンプル・ホールド
出力導体１５に接続されている。PNPトランジ
スタ２７３のエミツタは、抵抗器２７２によつ
て、サンプル・ホールド出力導体１５に接続され
ている。

演算増幅器２の抵抗器の値の例示を表１に示
す。

表１抵抗器番号抵抗（オーム） 13 2000 14 10 229 16 230 16 231 16 232 16 243 195 244 195 245 195 246 195 247 50 252 600 253 600 258 100 264 100 265 100 268 330 269 330 次に、増幅器２の動作について説明する。初期
には、ツエナー・ダイオード２５６、トランジス
タ２５７、及び抵抗器２５２，２５３及び２５８
を含むバイアス回路は、バイアス電圧をNPNト
ランジスタ２３８，２４０及び２４２に発生し
て、それらを強制して電流Ｉ１，Ｉ２及びＩ３を
発生させる。これらトランジスタとエミツタ抵抗
器とはマツチしていて、Ｉ１とＩ２とは等しい。
Ｉ３は、Ｉ１及びＩ２に対して適当にスケールさ
れて、NPNトランジスタ２５９及び２６０を含
む差動増幅器を適切にバイアスする。当業者は理
解するであろうが、トランジスタ２３８，２４０
及び２４２を含む上記の回路はNPNトランジス
タ２５７を流れる電流を「鏡映」する。

NPNトランジスタ２３８の電流Ｉ１は、ダイ
オード接続されたPNPトランジスタ２３４を流
れる。Ｎ−チヤンネルJFET２２５及び２２６が
マツチしていると仮定し、サンプル・ホールド出
力導体７の電圧がフイードバツク導体２７４の電
圧と同じであると仮定し、かつNPNトランジス
タ２３３及び２３４及び抵抗器２２９及び２３０
がマツチしていると仮定すると、PNPトランジ
スタ２３３及び２３４とそれらの各エミツタ抵抗
器とはPNP電流鏡映回路を構成し、それによつ
てＩ４がＩ１に応答して発生されそしてＩ１と等
しい。同様に、Ｉ２がPNPトランジスタ２３５
及び２３６によつて鏡映されてＩ５を発生し、こ
れはＩ２と等しい。次の組み合わせ、即ち差動増
幅器２５９及び２６０に発生されているＩ３と、
導体２６１からNPNトランジスタ２３７及び２
４１のベースへのコモン・モード・フイードバツ
クと、及びJFET２２６のゲート電極へのサンプ
ル・ホールド出力導体１５のフイードバツクと、
の組み合わせの結果、「動作点」が確立されて、
導体２６１及び２７９は、JFET２２５及び２２
６のゲート電極に与えられる入力信号７及び抵抗
器１４を介するフイードバツク信号を夫々NPN
トランジスタ２５９及び２６０のベース電極に移
す。

上述の演算増幅器２は、スイツチング・ダイオ
ード・ブリツジ５及びサンプリング・キヤパシタ
６をサンプル・ホールド出力１５からバツフアす
るためサンプル・ホールド回路３内の閉ループ増
幅器に必要な高性能特性の組み合わせを提供する
ことが判つた。当業者は容易に理解できるであろ
うが、極めて高い精度はサンプル・ホールド回路
に使用されるべき閉ループ演算増幅器に対し要求
されることであり、このサンプル・ホールド回路
の出力は12ビツト精度を有するアナログ−デジタ
ル変換器に対し入力を与えなければならない。高
入力インピーダンスは、JFET２２５及び２２６
を入力デバイスとして使用することにより達成さ
れる。交差結合、即ちソース・フオロワとして
夫々作用するJFET２２５及び２２６の各ソース
から対向JFETソース・フオロワ回路内のバイア
ス電流を確立するPNP電流鏡映回路に対し抵抗
器２３１及び２３０を介して交差結合する結果、
演算増幅器２の利得を交差結合抵抗器２３０及び
２３１が省かれた場合と比べ実効上２倍にする。

容易に理解できるように、JFETソース・フオ
ロワとNPN差動増幅器入力トランジスタ２５９
及び２６０のベースとの間に接続されたバイアス
及びレベル・シフト回路は完全に対称的であり、
その結果非常に低いDCオフセツトが広い温度範
囲に渡つて得られる。Ｎ−チヤンネルJFET２２
５及び２２６とNPN差動増幅器トランジスタ２
５９及び２６０のベースとの間の有効なレベル・
シフトが得られる。非常に高い利得と高帯域幅と
が差動増幅器段においてNPNトランジスタ２５
９及び２６０を使用することにより達成される。
十分な利得を得るためにたつた１つのNPN差動
増幅器段しか要求されない事は、JFET入力段の
利得と組み合わさるとき、必要な高帯域幅を低コ
ストでもたらす。

動作及び利点に関する上記の概略説明をもつと
判りやすくするためには、この増幅器の動作につ
いてより詳細な記述は行わない。

演算増幅器２の動作を理解するための直感的な
方法は、JFET２２５、抵抗器２２９、PNPトラ
ンジスタ２３３、及び定電流源トランジスタ２３
７から成る回路を第１ソース・フオロワ回路と考
え、そしてJFET２２６、抵抗器２３２、PNPト
ランジスタ２３６、及び定電流源トランジスタ２
４１を第２ソース・フオロワ回路を構成するもの
と考えることである。尚、小電圧振動に関して
は、JFET２２５のゲートとPNPトランジスタ２
３３のエミツタとの間の電圧降下は一定となり、
又JFET２２６のゲートとPNPトランジスタ２３
３のベースとの間の電圧降下は一定となる。何故
なら、電流Ｉ４及びＩ５とが一定であるからであ
る。同様に、JFET２２６のゲートとPNPトラン
ジスタ２３６のエミツタとの間の電圧降下も、
JFET２２５のゲートとPNPトランジスタ２３６
のベースとの間の電圧降下と同じように一定とな
る。

次に、注意すべきことは、演算増幅器２の「目
的」が、JFET２２６のゲートへ抵抗器１４によ
つてフイードバツクされる導体１５の出力電圧を
JFET２２５のゲートの電圧と等しくすることで
ある。しかしながら、もしJFET２２５のゲート
の電圧がJFET２２６のゲートのそれよりも僅か
に大きい場合、その電圧差はPNPトランジスタ
２３３のエミツタ−ベース間電圧の上昇として現
れ、これは、Ｉ４を増加させる傾向にありそれに
よつて導体２６１の電圧を増加させる。これは
NPNトランジスタ２５９のベース電圧及びそれ
を流れる電流を増加させ、NPNトランジスタ２
６０を流れる電流及びそのコレクタの電圧差を減
少させ、導体１５及びJFET２２６のゲートの電
圧を低減し、上記の電圧を減少させる。

同時にしかも全く同じ態様で、JFET２２５及
び２２６のゲート間の上記と同じ電圧差が、
PNPトランジスタ２３６のエミツタ−ベース電
圧において増大ではなく減少として現れる。これ
はＩ５を減少させる傾向にあり、同時にＩ４は増
大し、従つて導体２７９及びNPNトランジスタ
２６０のベースの電圧を減少させ、これと同時に
NPNトランジスタ２５９のベースは増大させら
れる。

判るように、上述の交差結合ソース・フオロワ
配置により得られるJFET２２５及び２２６のソ
ース間の絶縁の結果、実効相互コンダクタンス
gm従つて利得は、JFET２２５及び２２６のゲ
ート電圧をNPNトランジスタ２５９及び２６０
のベースに移すより在来のコモン・ソース差動増
幅器回路によつて達成されるものと比べ約２倍と
なる。この完全にバランスされた構造は、非常に
低い入力オフセツト電圧及び非常に低い温度ドリ
フトを与えるという別の利点も持つている。

以上に本発明を特定の実施例を参照して説明し
たが、当業者であれば本発明の精神及びその範囲
から逸脱することなく本発明の実施例に種々の変
更を行うことができる。本発明の記述実施例と等
価のデバイスであつて、実質上同一の結果を達成
するため実質上同一の機能を実質上同一の態様で
実効する要素を含んでいるものは、本発明の範囲
内にあると考えるべきである。

【図面の簡単な説明】

第１図は、本発明のサンプル・ホールド回路の
詳細な回路図である。符号説明、２……演算増幅器、３……サンプ
ル・ホールド回路、５Ａ，５Ｂ，５Ｃ，５Ｄ……
ダイオード・ブリツジ・スイツチング回路、６…
…サンプリング・キヤパシタ、２２５，２２６…
…JFET。

Claims

【特許請求の範囲】１一方が反転入力で他方が非反転入力である第
１と第２の入力と、出力と、前記出力と前記反転
入力との間に結合されたフイードバツク手段と、
を有する高利得、低オフセツトの演算増幅器であ
つて、該演算増幅器が、 (a) 第１ソース・フオロワ回路であつて、 (1) 前記第１入力に結合されたゲート電極を有
する第1N−チヤンネルJFET、 (2) 第1NPN定電流源トランジスタのコレクタ
に結合されたコレクタを有する第1PNPトラ
ンジスタのエミツタと、前記第1JFETのソ
ースとの間に結合された第１抵抗器を含む第
１ソース負荷回路、を含む第１ソース・フオロワ回路、 (b) 第２ソース・フオロワ回路であつて、 (1) 前記第２入力に結合されたゲート電極を有
する第2N−チヤンネルJFET、 (2) 第2NPN定電流源トランジスタのコレクタ
に結合されたコレクタを有する第2PNPトラ
ンジスタのエミツタと、前記第2JFETのソ
ースとの間に結合された第２抵抗器を含む第
２ソース負荷回路、を含む第２ソース・フオロワ回路、 (c) 前記第1JFETのソースを前記第2PNPトラン
ジスタのベースに結合する第１交差結合手段で
あつて、これによつて前記第１入力の電圧に対
し比例関係で前記第2PNPトランジスタのベー
スの電圧を変化させ、そしてそれによつて前記
第１と第２の入力の間の差に対し増幅された関
係で前記第2PNPトランジスタのコレクタ電圧
を変化させること、 (d) 前記第2JFETのソースを前記第1PNPトラン
ジスタのベースに結合する第２交差結合手段で
あつて、それによつて前記第２入力の電圧に対
して比例関係で前記第1PNPトランジスタのベ
ースの電圧を変化させ、そしてそれによつて前
記第１と第２の入力の間の電圧差に対し増幅さ
れた関係で前記第1PNPトランジスタのコレク
タ電圧を変化させること、 (e) 差動増幅器段であつて、該差動増幅器段は、
第１定電流源に共通に結合されたエミツタと前
記第１及び第２のPNPトランジスタのコレク
タに夫々結合されたベースとを有する第１及び
第２のNPNトランジスタと、及び前記第１及
び第２のNPNトランジスタの１つのコレクタ
を前記演算増幅器の前記出力に結合する出力ド
ライバと、を含むこと、 (f) 前記第１及び第２のNPNトランジスタのエ
ミツタと前記第１及び第２のNPN定電流源ト
ランジスタのベースとの間に結合されており、
前記第１及び第２のNPN定電流源トランジス
タをバイアスしてそれによりそれらのコレクタ
電圧がそれらのベース電圧に対し夫々所定の動
作点を持つようにする第１バイアス手段、から成る演算増幅器。２特許請求の範囲第１項記載の高利得低オフセ
ツト演算増幅器において、前記第１交差結合手段
は、前記第2PNPトランジスタのベースと第２定
電流源とに結合されたベース及びコレクタを有し
かつ前記第1JFETのソースに第３抵抗器によつ
て結合されたエミツタを有する第3PNPトランジ
スタを含み、又前記第２交差結合手段は、前記第
1PNPトランジスタのベースと第３定電流源とに
結合されたベース及びコレクタを有しかつ前記第
2JFETのソースに第４抵抗器によつて結合され
たエミツタを有する第4PNPトランジスタを含む
こと、を特徴とする演算増幅器。３特許請求の範囲第２項記載の高利得低オフセ
ツト演算増幅器において、前記第１、第２及び第
３の定電流源の夫々は、共通の電流鏡映バイアス
回路によつてバイアスされた各NPN電流鏡映ト
ランジスタを含むこと、を特徴とする演算増幅
器。４特許請求の範囲第３項記載の高利得低オフセ
ツト演算増幅器において、前記第１及び第２の
NPN定電流源トランジスタと前記第２及び第３
の定電流源とにより発生される定電流が等しいこ
と、を特徴とする演算増幅器。５高利得で安定かつ低入力オフセツト電圧を得
るよう演算増幅器を動作させる方法において、該
方法が、 (a) 第１入力電圧を第１電界効果トランジスタの
ゲートに与え、かつ前記演算増幅器の出力から
第２の電界効果トランジスタのゲートにフイー
ドバツクされる第２入力電圧を与える段階、 (b) 第２入力及び高インピーダンス出力を有する
第１バツフア回路の第１入力に対し前記第１電
界効果トランジスタのソース電圧のレベルをシ
フトし、かつ前記第１バツフア回路の前記第２
入力に対し前記第２電界効果トランジスタのソ
ース電圧のレベルをシフトし、それによつて前
記第１バツフア回路の出力が、前記第１及び第
２の入力電圧のソースの電圧間の差に対し所定
の関係を有する第１電圧変化を受けるようにす
る段階、 (c) 第２入力及び高インピーダンス出力を有する
第２バツフア回路の第１入力に対し前記第２電
界効果トランジスタのソース電圧のレベルをシ
フトし、かつ前記第２バツフア回路の前記第２
入力に対し前記第１電界効果トランジスタのソ
ース電圧のレベルをシフトし、それによつて前
記第２バツフア回路の前記出力が、前記第１及
び第２の入力電圧のソースの電圧間の差に対し
所定の関係を有する第２電圧変化を受けるよう
にさせる段階、 (d) 前記第１バツフア回路の前記高インピーダン
ス出力に結合されたコレクタを有する第1NPN
定電流源トランジスタと、前記第２バツフア回
路の前記第１高インピーダンス出力に結合され
たコレクタを有する第2NPN定電流源トランジ
スタとを設ける段階、 (e) 差動増幅器段内の第１及び第２のエミツタ結
合トランジスタのベースに対し前記第１及び第
２の電圧変化を与える段階であつて、その差動
増幅器の出力は前記演算増幅器の前記出力に結
合されること、及び (f) 前記第１及び第２のエミツタ結合トランジス
タの共通エミツタの電圧を前記第１及び第２の
NPN定電流源トランジスタのベースに結合す
ることによつて前記第１及び第２のNPN定電
流源トランジスタのベースをバイアスし、それ
によつてそれらのコレクタ電圧が夫々それらの
ベース電圧に対して所定の動作点を有するよう
にする段階、から成る方法。６特許請求の範囲第５項記載の方法において、
前記第１及び第２の電界効果トランジスタはＮ−
チヤンネル・ジヤンクシヨン電界効果トランジス
タであり、前記第１及び第２のエミツタ結合トラ
ンジスタはNPNトランジスタであること、を特
徴とする方法。７特許請求の範囲第６項記載の方法において、
前記段階(b)は、前記第１電界効果トランジスタの
ソースに結合された一方の端子と前記第１バツフ
ア回路の前記第１入力に結合された他方の端子を
有する第１抵抗器を通して第１定電流を流すこと
により前記第１電界効果トランジスタの前記ソー
ス電圧のレベルをシフトすることを含み、又前記
段階(b)は、前記第２電界効果トランジスタのソー
スに接続された一方の端子と前記第１バツフア回
路の前記第２入力に接続された他方の端子とを有
する第２抵抗器を通して第２定電流を流すことに
より前記第２電界効果トランジスタのソース電圧
のレベルをシフトすることを含み、又前記段階(c)
は、前記段階(b)と全く同様にかつ本質上同時に行
われること、を特徴とする方法。８特許請求の範囲第７項記載の方法において、
前記第１バツフア回路は第１及び第2PNPトラン
ジスタを含み、前記第1PNPトランジスタのエミ
ツタは前記第１バツフア回路の前記第１入力に接
続され、前記第1PNPトランジスタのコレクタは
前記第１バツフア回路の前記出力に接続され、前
記第2PNPトランジスタのエミツタは前記第２抵
抗器に接続され、前記第2PNPトランジスタのベ
ース及びコレクタは前記第1PNPトランジスタの
ベースに接続されていること、を特徴とする方
法。