KR0129473B1 - 차동 입력 회로 - Google Patents

차동 입력 회로

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Abstract

차동으로 얻어지는 출력 전류의 합이 동상 입력 동작점에 의존하지 않고, 입력의 동상 전위의 동작 범위가 넓은 차동 입력 회로를 제공하는 것을 목적으로 한다.
차동 입력 신호를 받는 제1 차동쌍과, 제1 차동쌍과 동일한 도전형의 출력이 제1 차동쌍의 출력과 공통으로 접속된 제2 차동쌍과, 제1과 제2 차동쌍에 공통으로 전류를 공급하는 전류원 수단과, 제1차동쌍과 동일한 차동 입력 신호를 받는 차동 증폭 회로로 구성되고, 차동 증폭 회로의 입력부는 제2 차동쌍과 다른 도전형의 트랜지스터로 구성되고, 또한 차동 증폭 회로의 출력이 제2 차동쌍의 입력에 접속되어 있으며 동시에 출력 동작점의 전위가 상기 제1 및 제2 트랜지스터의 임계 전압을 초과하도록 설정된다.

Description

차동 입력 회로
제1도는 본 발명의 제1실시예를 도시한 도면.
제2도는 본 발명의 제2실시예를 도시한 도면.
제3도는 본 발명의 제3실시예를 도시한 도면.
제4도는 본 발명의 제4실시예를 도시한 도면.
제5도는 본 발명의 제5실시예를 도시한 도면.
제6도는 본 발명의 제6실시예를 도시한 도면.
제7도는 본 발명의 제7실시예를 도시한 도면.
제8도는 본 발명의 제8실시예를 도시한 도면.
제9도는 본 발명의 제9실시예를 도시한 도면.
제10도는 본 발명의 제10실시예를 도시한 도면.
제11도는 본 발명의 제11실시예를 도시한 도면.
제12도는 본 발명의 제12실시예를 도시한 도면.
제13도는 본 발명의 제13실시예를 도시한 도면.
＊ 도면의 주요부분에 대한 부호의 설명
T1~T30 : 트랜지스터 I1~I5,I1a,I1b,I2 : 전류원
AMP1 : 차동 증폭 회로 RL1~RL5,R1~R13 : 저항
LS1 : 레벨 시프트 수단 CF1~CF3 : 용량
본 발명은 차동 입력 회로에 관한 것으로, 특히 차동 입력 신호의 커먼 모드 동작 범위를 넓게하는 기술에 관한 것이다.
차동 신호를 입력으로 하는 차동 입력 회로는 종래보다 전계 효과 트랜지스터(FET)나 바이폴라 트랜지스터를 이용한 차동쌍에 의해 실현되어 왔지만, 차동쌍을 구성하는 FET의 게이트·소오스 전압 Vgs나 바이폴라·트랜지스터의 베이스·에미터 전압 Vbe 때문에 차동 입력 신호의 동상(커먼 모드) 동작 범위에 제한이 있었다.
그래서, 이를 개선하기 위하여 Pardoen, A Rail-to-Rail Input/Output CMOS Power Amplifier, IEEE JSSC Vol.25 No.2 pp.501~504(제1도 참조)에 기술되어 있는 바와 같이 2세트의 각각 다른 도전형의 차동쌍의 출력을 전류 가산함으로써, 입력 차동 신호의 동상 전위의 동작 범위를 넓히는 방법이 고안되었다.
그러나, 이와 같은 방법은 입력의 동상 전위의 크기에 따라 2세트의 다른 차동쌍 중 한쪽의 차동쌍이 지배적으로 동작하여 다른쪽 차동쌍이 거의 동작하지 않는 경우나, 양쪽의 차동쌍이 동작하는 경우가 존재하기 때문에 각 차동쌍의 전류원 매칭 오차에 의해, 차동으로 얻어지는 출력 전류의 합이 입력의 동상 전위의 동작점에 의존하여 불균일해져버리는 결점이 있었다. 이 때문에, 저항 부하를 갖는 차동 증폭 회로에 적용한 경우에는 출력 동작점이 불규칙하게 되어 있었다.
상술한 바와 같이, 종래 이용되어 온 차동 입력 회로에 있어서는 차동 신호가 얻어지는 출력 전류의 합이 동상 입력 동작점에 의존하여 불균일해져버려서 안정된 출력이 얻어지지 않는다는 문제점이 있었다.
본 발명은 이와 같은 종래의 과제를 해결하기 위하여 이루어진 것으로, 그 목적하는 바는 차동으로 얻어지는 출력 전류의 합이 동상 입력 동작점에 의존하지 않고, 또한 입력의 동상 전위의 동작 범위가 넓은 차동 입력 회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 제1, 제2 트린지스터로 구성된 제1 차동쌍과, 상기 제1 차동쌍을 구성하는 트랜지스터와 동일한 도전형의 제3, 제4 트랜지스터로 구성된 제2 차동쌍과, 제1, 제2 차동쌍에 대하여 차동 신호를 공급하기 위한 입력 수단과, 상기 제1, 제2 차동쌍으로부터의 차동 신호를 가산하여 출력하기 위한 출력 수단과, 상기 제1, 제2 차동쌍에 바이어스 전류를 공급하는 바이어스 수단으로 이루어지는 차동 입력 회로에 있어서, 상기 제1 차동쌍에 입력되는 차동 신호를 받아들여 상기 제2 차동쌍에 입력하는 차동 신호를 발생시키기 위하여 상기 제 1차동쌍을 구성하는 트랜지스터와 다른 도전형의 제5, 제6 트랜지스터로 구성된 제3 차동쌍을 포함하는 차동 회로를 구비한 것을 특징으로 한다.
또한 본 발명의 다른 측면에 있어서는 차동 신호를 받는 제1 및 제2 트랜지스터로 구성된 제1 차동쌍과, 제1 차동쌍과 같은 도전형의 제3 및 제4 트랜지스터로 구성되어 출력이 제1 차동쌍의 출력과 공통으로 접속된 제2 차동쌍과, 제1과 제2 차동쌍에 공통으로 전류를 공급하는 제1 전류원 수단과, 제1 차동쌍과 같은 차동 입력 신호를 받는 제1 차동 증폭 회로로 구성되고, 제1 차동 증폭 회로의 입력부는 제2 차동쌍을 구성하는 트랜지스터와 다른 도전형의 제5 및 제6 트랜지스터로 구성되고, 또한 제1 차동 증폭 회로의 출력이 제2 차동쌍의 입력에 접속되어 있으며 동시에 출력 동작점의 전위가 상기 제1 및 제2 트랜지스터가 동작하도록 설정되는 것을 특징으로 한다.
상술한 바와 같이 구성하면, 예를 들면 제1 및 제2 차동쌍을 구성하는 트랜지스터가 N채널일 때, 차동 입력 신호의 동상 전위 Vc가 N채널 트랜지스터의 임계 전압보다 높은 제5 및 제6 트랜지스터가 OFF할 때에는 제1 및 제2 트랜지스터로 구성되는 제1 차동쌍이 차동 회로로서 동작한다.
또한, 차동 입력 신호의 동상 전위 Vc가 N채널 트랜지스터의 임계 전압보다 높고 또한 제5 및 제6 트랜지스터도 동작하는 전위일 때 제1 차동 증폭 회로의 출력의 동작점이 제1 및 제2 트랜지스터가 동작하도록 임계 전압을 초과하게 보내지고 있기 때문에, 제1 및 제2 차동쌍 중 적어도 한쪽의 차동쌍이 차동 회로로서 작동한다.
또한 차동 입력 신호의 동상 전위 Vc가 N채널인 트랜지스터의 임계 전압보다 낮을 때에는 제1 및 제2 트랜지스터는 OFF되어 있지만, 입력 신호를 받는 제1 차동 증폭 회로의 입력은 P 채널 트랜지스터로 구성되어 있으므로 OFF되지 않고 동작하고, 제1 차동 증폭 회로의 출력의 동작점이 제3 및 제4 트랜지스터가 동작하도록 임계전압을 초과하게 선정되어 있기 때문에 제3 및 제4 트랜지스터로 구성되는 제2의 차동쌍이 차동 회로로서 동작하고 있다.
이와 같이, 차동 입력 신호의 동상 전위 Vc에 의하지 않고 제1 혹은 제2 차동쌍의 적어도 한쪽의 차동쌍이 차동 회로로서 동작하고 있고, 또한 제1 및 제2 차동쌍의 전류 공급되는 소오스 혹은 에미터가 공통으로 접속되고, 또한 차동 출력은 각각 공통 접속되어 있기 때문에 본 발명의 차동 회로의 차동 출력 전류의 합이 차동 입력 신호의 동상 전위 Vc에 의하지 않고서 일정하므로 불규칙해지지는 않는다.
이하, 본 발명의 실시예를 도면을 기초로 설명한다. 제1도는 본 발명이 적용된 차동 입력 회로의 제1 실시예를 도시한 도면이다.
도시한 바와 같이, 전원 Vss에는 전류원 I1이 접속되고, 전류원 I1의 출력단은 N채널 트랜지스터(T1과 T2)로 구성되는 제1 차동쌍의 공통 소오스와 N채널 트랜지스터(T3과 T4)로 구성되는 제2 차동쌍의 공통 소오스에 접속되어 있다. 제1과 제2 차동쌍의 차동 출력은 각각 접속되어 있다. 즉, N채널 트랜지스터(T1과 T3)의 드레인이 공통으로 접속되고, N채널 트랜지스터(T2과 T4)의 드레인이 공통으로 접속되어 있다. 차동 입력 신호는 제1 차동쌍의 입력인 N채널 트랜지스터(T1과 T2)의 게이트에 인가됨과 동시에 차동 증폭 회로 AMP1의 입력을 구성하고 있는 P 채널 트랜지스터(T5와 T6)의 게이트에도 인가된다. 차동 증폭 회로 AMP1의 차동 출력은 제2 차동쌍을 구성하는 N채널 트랜지스터(T3 와 T4)의 게이트에 접속되어 있다. 여기에서 차동 증폭 회로 AMP1의 차동 출력의 동작점의 전위는 N채널 트랜지스터(T3과 T4)의 임계 전압을 초과하도록 선정되어 있다.
이와 같이 구성함으로써, 차동 입력 신호의 커먼 모드 전위 Vc가 N 채널 트랜지스터의 임계 전압보다 높고, 차동 증폭 회로 AMP1의 입력을 구성하고 있는 P 채널 트랜지스터가 OFF될 때에는 N 채널 트랜지스터(T1 및 T2)로 구성되는 제1 차동쌍이 차동 회로로서 동작한다. 또한, 차동 입력 신호의 커먼 모드 전위 Vc가 N채널 트랜지스터의 임계 전압보다 높은 한편 P채널 트랜지스터(T5 및 T6)가 동작하는 전위일 때는 차동 증폭 회로 AMP1의 출력 동작점이 N채널 트랜지스터(T3 및 T4)의 임계 전압을 초과하도록 선정되어 있기 때문에, 제1 및 제2 차동쌍 중 적어도 한쪽의 차동쌍이 차동 회로로서 동작한다. 또한, 차동 입력 신호의 커먼 모드 전위 Vc가 N채널 트랜지스터의 임계 전압보다 낮을 때에는 N채널 트랜지스터(T1 및 T2)는 OFF되어 있지만, 입력 신호를 받는 차동 증폭 회로 AMP1의 입력은 P채널 트랜지스터로 구성되어 있기 때문에 OFF하지 않고 동작하고, 차동 증폭 회로 AMP1의 출력 동작점이 N채널 트랜지스터(T3과 T4)의 임계 전압을 초과하도록 선정되어 있기 때문에 N채널 트랜지스터(T3 및 T4)로 구성되는 제2 차동쌍이 차동 회로로서 동작한다.
상술한 바와 같이, 차동 입력 신호의 커먼 모드 전위에 의하지 않고 제1 혹은 제2 차동쌍의 적어도 한쪽의 차동 회로로서 동작하고 있고, 또한 제1 및 제2 차동쌍에 전류 공급되는 소오스 단자가 공통으로 접속되고, 또한 제1 및 제2 차동쌍의 차동 출력은 각각 공통 접속되어 있기 때문에 본 발명의 제1 실시예의 차동 회로의 차동 전류의 합은 차동 입력 신호의 커먼 모드 전위 Vc에 의하지 않고 일정하므로 불규칙하지는 않다.
또한, 제2도의 제2 실시예에 도시된 바와 같이, 회로를 구성하는 트랜지스터는 바이폴라 트랜지스터라도 좋고, 선형 입력 범위를 넓히기 위하여 에미터 디제너레이션용 저항(RL1~RL4)를 제1 및 제2 차동쌍의 에미터에 넣어도 좋다. 선형 범위를 넓히기 위한 에미터 디제너레이션용 저항은 제3도의 제3 실시예에 도시한 바와 같이 제1 및 제2 차동쌍에 전류를 공급하는 전류원을 I1a와 I1b의 2개로 분할하고, 그 사이에 저항(RL5)를 제1 및 제2 차동쌍에 공통의 에미터 디제너레이션용 저항으로 하여도 좋다. 이 저항에 의해 T1, T2의 차동쌍과 T3, T4의 차동쌍과의 동작의 전환이 급격하게는 이루어지지 않기 때문에 동작 모드의 상위에 의해 발생하는 입력 환산 오프셋의 동상 전위에 의한 변화가 완만해지고, 동상 신호 제거비(CMRR: Common Mode Rejection Ratio)를 향상할 수 있다.
제4도에 차동 증폭 회로 AMP1을 구체적으로 도시한 제4 실시예를 도시하였다.
전원 Vee에는 전류원 I1이 접속되고, 전류원 I1의 출력단은 npn 트랜지스터(T1 과 T2)로 구성되는 제1 차동쌍의 공통 에미터와 npn 트랜지스터(T3 과 T4)로 구성되는 제2 차동쌍의 공통 에미터에 접속되어 있다. 제1과 제2 차동쌍의 차동 출력은 각각 접속되어 있다. 즉, npn 트랜지스터(T1 과 T3)의 컬렉터가 공통으로 접속되고, npn 트랜지스터(T2 와 T4)의 컬렉터가 공통으로 접속되어 있다. 차동 입력 신호는 제1 차동쌍의 입력인 npn 트랜지스터(T1 와 T2)의 베이스에 인가됨과 동시에, 차동 증폭 회로 AMP1의 입력을 구성하고 있는 pnp 트랜지스터(T5 와 T6)의 베이스에도 인가된다. 차동 증폭 회로 AMP1의 차동 출력인 트랜지스터(T5 및 T6)의 컬렉터는 제2 차동쌍을 구성하는 npn 트랜지스터(T3 와 T4)의 베이스에 접속되어 있다. 여기에서, 차동 증폭 회로 AMP1은 트랜지스터(T5 및 T6)와 저항(10~13)과 전류원(I2)에 의해 구성되어 있다. 전류원(I2)에서 공급되는 전류(i2)와 저항(R10~R11)은 i2·R10/2 = i2·R11/2 ≥(바이폴라 트랜지스터의 순방향 베이스·에미터 전압 : 약 0.7V)이 되도록 선정되어 있다.
이와 같이 구성함으로써, 차동 입력 신호의 커먼 모드 전위 Vc가 npn 트랜지스터의 순방향 베이스·에미터 전압보다 높고, 차동 증폭 회로 AMP1의 입력을 구성하고 있는 pnp 트랜지스터(T5 및 T6)가 OFF될 때에는 전류원(I2)로부터의 전류는 저항(R10 및 R11)로 흐르지 않고, 차동 증폭 회로 AMP1의 자동 출력인 pnp 트랜지스터(T5 및 T6)의 컬렉터 전위는 Vee가 되고, 제2 차동쌍을 구성하는 npn 트랜지스터(T3 및 T4)도 OFF가 되고, npn 트랜지스터(T3 및 T4)로 구성되는 제2 차동쌍이 차동 회로로서 동작한다.
또한, 차동 입력 신호의 커먼 모드 전위 Vc는 npn 트랜지스터의 순방향 베이스·에미터 전압보다 높고 또한 pnp 트랜지스터(T5 및 T6)가 동작하는 전위일 때는 차동 증폭 회로 AMP1의 출력 동작점이 npn 트랜지스터(T3 및 T4)의 순방향 베이스·에미터 전압을 초과하도록 선정되어 있기 때문에, 제1 및 제2 차동쌍 중 적어도 한쪽의 차동쌍이 차동 회로로서 동작한다.
또한 차동 입력 신호의 커먼 모드 전위 Vc가 npn 트랜지스터의 순방향의 베이스·에미티 전압보다 낮을 때에는 npn 트랜지스터(T1 및 T2)는 OFF되어 있지만, 입력 신호를 받는 차동 증폭 회로 AMP1의 입력은 pnp 트랜지스터로 구성되어 있기 때문에 OFF되지 않고 동작하고, 차동 증폭 회로 AMP1의 출력 동작점이 npn 트랜지스터(T3 및 T4)의 순방향 베이스·에미터 전압을 초과하도록 선정되어 있기 때문에, npn 트랜지스터(T1와 T2)로 구성되는 제1 차동쌍이 차동 회로로서 동작한다.
상술한 바와 같이, 차동 입력 신호의 커먼 모드 전위에 의하지 않고 제1 혹은 제2 차동쌍의 적어도 한쪽의 차동쌍이 차동 회로로서 동작하고 있고, 또한 제1 및 제2 차동쌍에 전류 공급되는 에미터 단자가 공통으로 접속되고, 또한 제1 및 제2 차동쌍의 차동 출력은 각각 공통 접속되어 있기 때문에, 본 발명의 제4 실시예의 차동 회로의 차동 전류의 합은 차동 입력 신호의 커먼 모드 전위 Vc에 의하지 않고 불규칙해지지는 않는다.
차동 증폭 회로 AMP1의 부하는 저항은 없고, 제5 실시예에 도시된 바와 같이, 차동 증폭 회로 AMP1의 입력부를 구성하는 트랜지스터(T5 및 T6)와 같은 도전형 트랜지스터로 다이오드 접속된 트랜지스터(T7 및 T8)을 이용하여도 좋다.
또한, 제6도의 제6 실시예에 도시된 바와 같이, 차동 증폭 회로 AMP1의 입력부를 구성하는 트랜지스터(T5 및 T6)와 다른 도전형 트랜지스터로 다이오드 접속한 트랜지스터(T7 및 T8)을 이용하여도 좋다.
차동 증폭 회로 AMP1의 출력 동작점을 높이기 위하여 트랜지스터(T7 및 T8)의 채널의 W/L을 작게하면 트랜지스터(T7 및 T8)의 gm이 작아지고, 차동 증폭 회로 AMP1의 이득이 커져서 차동 입력 회로의 gm이 동상 입력 전압에 따라 크게 어긋나 버린다. 이것을 방지하기 위하여, 제7도의 제7 실시예에 도시한 바와 같이, 다이오드 접속된 트랜지스터(T7 및 T8)와 전원 Vss와의 사이에 레벨 시프트 수단을 삽입하여 트랜지스터(T7 및 T8)의 채널의 W/L을 크게 설정할 수도 있다.
제8도에 레벨 시프트 수단을 구체화한 제8 실시예를 도시하였다. 제8도에서 레벨 시프트 수단 LSI는 저항(R1)으로 구성되고 그 레벨 시프트 전압은 i2·R1으로 나타낸다. 또한, 제8도에서 점선으로 도시되어 있는 바와 같이 전류원(I2)를 저항(R1)에 접속하여 레벨 시프트 전압을 조정하여도 좋다.
또한, 이 저항(R1)은 제9도에 도시한 바와 같이 트랜지스터(T9)을 ON 저항으로서 이용하는 것도 실현 가능하다. 이 때, 저항치는 트랜지스터(T9)의 게이트에 인가하는 바이어스 전압(Vb)로 결정된다. 가장 간단한 Vb의 선택 방법으로서, 제9도 중에 점선으로 도시된 바와 같이 전원 Vdd가 있다.
또한, 제10도 및 제11도에 도시된 바와 같이 차동 증폭 회로 AMP1 각각의 차동 출력 전위에 따라 저항치가 결정되는 ON 저항으로서의 트랜지스터(T10 및 T11)를 병렬 접속하여 이용하여도 좋다.
제12도는 제11도에 도시된 제11 실시예의 차동 입력 회로를 2단 구성의 연산 증폭기에 적용한 예이다.
제11도에 도시된 차동 입력 회로와 트랜지스터(T20 및 T21)로 구성되는 커런트·미러 회로 형식의 능동 부하로 연산 증폭기의 초단(初段)을 구성하고 있고, 트랜지스터(T30)과 전류원(I3)으로 반전 앰프 형식의 출력단을 구성하고 있다. 용량(CF1 및 CF2)는 위상 보상용이다. 상술한 바와 같이 차동 입력으로는 차동 입력 신호의 동상 전위에 의하지 않고 동작하기 때문에 연산 증폭기의 초단도 차동 입력 신호의 동상 전위에 의하지 않고 동작한다. 또한, 출력단의 입력을 구성하는 트랜지스터(T30)의 동작점은 차동 입력 신호의 동상 전위에 의하지 않고 거의 Vdd-(P채널 트랜지스터의 임계 전압)로 출력단도 항상 동작한다. 이와 같이, 본 발명의 차동 입력 회로를 연산 증폭기에 적용함으로써 차동 입력 신호의 동상 전위에 의하지 않고 동작하는 연산 증폭기를 얻을 수 있다.
제13도는 제11도에 도시된 제11 실시예의 차동 입력 회로를 초단의 출력부가 폴디드·캐스코드 회로로 구성되는 2단 구성의 연산 증폭기에 적용된 예이고, 제12도의 연산 증폭기와 마찬가지로 차동 입력 신호의 동상 전위에 의하지 않고 동작하는 연산 증폭기를 얻을 수 있다.
이상 설명한 바와 같이, 차동 입력 신호의 동상 전위에 의하지 않고 제1 또는 제2 차동쌍의 적어도 한쪽의 차동쌍이 차동 회로로서 동작하고 있고 또한, 제1 및 제2 차동쌍에 전류 공급되는 에미터 혹은 소오스 단자가 공통으로 접속되고 또한 제1 또는 제2 차동쌍의 차동 출력은 각각 공통 접속되어 있기 때문에, 본 발명의 차동 회로의 차동 전류의 합은 차동 입력 신호의 동상 전위 Vc에 의하지 않고 일정하므로 불규칙하지는 않다.

Claims (8)

  1. 제1, 제2 트랜지스터로 구성된 제1 차동쌍과, 상기 제1 차동쌍을 구성하는 트랜지스터와 동일한 도전형의 제3, 제4 트랜지스터로 구성된 제2 차동쌍과, 상기 제1, 제2 차동쌍에 대하여 차동 신호를 공급하기 위한 입력 수단과, 상기 제1, 제2 차동쌍으로부터의 차동 신호를 가산하여 출력하기 위한 출력 수단과, 상기 제1, 제2 차동쌍에 바이어스 전류를 공급하는 바이어스 수단으로 이루어지는 차동 입력 회로에 있어서, 상기 제1 차동쌍에 입력되는 차동 신호를 수신하여, 상기 제2 차동쌍에 입력하는 차동 신호를 발생시키기 위하여, 상기 제 1차동쌍을 구성하는 트랜지스터와 다른 도전형의 제5, 제6 트랜지스터로 구성된 제3 차동쌍을 포함하는 차동 회로를 구비한 것을 특징으로 하는 차동 입력 회로.
  2. 차동 입력 신호를 받는 제1 및 제2 트랜지스터로 구성된 제1 차동쌍과, 상기 제1 차동쌍과 동일한 도전형의 제3 및 제4 트랜지스터로 구성되어 출력이 제1 차동쌍의 출력과 공통으로 접속된 제2 차동쌍과, 상기 제1과 제2 차동쌍에 공통으로 전류를 공급하는 제1 전류원 수단과, 상기 제1 차동쌍과 동일한 차동 입력 신호를 받는 제1 차동 증폭 회로로 구성되고, 제1 차동 증폭 회로의 입력부는 상기 제2 차동쌍을 구성하는 트랜지스터와 다른 도전형의 제5 및 제6 트랜지스터로 구성되고, 또한 상기 제1 차동 증폭 회로의 출력이 제2 차동쌍의 입력에 접속되어 있음과 동시에 출력 동작점의 전위가 상기 제3 및 제4 트랜지스터가 동작하도록 설정되는 것을 특징으로 하는 차동 입력 회로.
  3. 제2항에 있어서, 상기 제1 차동 증폭 회로는 상기 제2 차동쌍을 구성하는 트랜지스터와 다른 도전형의 제5 및 제6 트랜지스터로 구성된 제3 차동쌍과, 제3 차동쌍에 전류를 공급하는 제2 전류원 수단과, 제3 차동쌍의 출력에 접속된 다이오드를 접속한 제7 및 제8 트랜지스터에 의해 구성되는 것을 특징으로 하는 차동 입력 회로.
  4. 제3항에 있어서, 상기 제3 차동쌍에 접속된 상기 다이오드를 접속한 제7 및 제8 트랜지스터의 다른쪽 단이 공통 접속되고, 또한 상기 공통 접속점과 제1 전원과의 사이에 레벨 시프트 수단이 접속되어 있는 것을 특징으로 하는 차동 입력 회로.
  5. 제4항에 있어서, 상기 레벨 시프트 수단의 레벨 시프트 전압은 제1 및 제2 트랜지스터의 순 바이어스 시의 게이트·소오스 전압 또는 베이스·에미터 전압보다 작은 것을 특징으로 하는 차동 입력 회로.
  6. 제4항에 있어서, 상기 레벨 시프트 수단은 저항으로 구성되는 것을 특징으로 하는 차동 입력 회로.
  7. 제6항에 있어서, 상기 레벨 시프트 수단은 FET의 ON 저항에 의해 구성되어 있는 것을 특징으로 하는 차동 입력 회로.
  8. 제7항에 있어서, 상기 ON 저항은 소오스 및 드레인이 각각 공통으로 접속된 제10 및 제11 트랜지스터에 의해 구성되고, 각각의 게이트는 상기 제3 차동쌍의 출력에 접속되어 있는 것을 특징으로 하는 차동 입력 회로.
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