KR20020028783A - 선형 가변 이득 증폭기 - Google Patents

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Abstract

선형 가변 이득 증폭기의 동작을 제어하는 시스템 및 방법으로서, 이러한 선형 가변 이득 증폭기가 높은 전류 레벨에서의 보다 넓은 동작 범위, 선택가능한 이득을 위한 제어 입력 및 개선된 저전압 동작을 구비하게 한다. 제1 모드에서, 증폭기는 증강된 동작 범위를 허용하기 위한 추가적인 전류원을 포함한다. 제2 모드에서, 증폭기는 복수의 선택적인 저항성 레벨, 및 본 발명의 증폭기 시스템의 이득 범위를 제어하는 저항성 레벨 중 하나의 선택을 가능하게 하는 선택 시스템을 포함한다. 본 발명의 제3 실시예는 증폭을 제공하는 두 트랜지스터의 베이스 대 에미터의 변동에 의해 야기된 에러를 감소시키기 위한 저전압 입력 신호에 대해 유용한 증폭기 시스템의 사용을 도시한다. 또한, 증폭기 출력에 추가된 에러 감소 성분을 제공하기 위한 추가적인 단을 제공하여 증폭기 출력에서 에러를 감소시키기 위한 실시예도 개시된다.

Description

선형 가변 이득 증폭기{LINEAR VARIABLE GAIN AMPLIFIERS}
본 발명은 선형 가변 이득 증폭기의 개선에 관한 것으로서, 보다 구체적으로는 이러한 증폭기의 동작 범위 이득 제어의 개선에 관한 것이다.
선형 가변 이득 증폭기는 한 쌍의 입력 신호를 수신하고 후속 사용을 위한 출력 신호에서 두 신호의 차이를 증폭하는 증폭기이다. 이러한 증폭기는 최근에 범용으로 다양한 응용예에서 사용되고 있다. 예를 들면, 이러한 디바이스는 디스크 드라이브 리드 채널을 위해 사용되는 것과 같은 서보 시스템에서는 물론 고성능 사운드 송수신 시스템에서 사용된다.
증폭기 이득의 넓은 범위에 선형 dB 이득 제어를 달성하면서 선형 가변 증폭기의 이득을 제어하는 것이 바람직하다. 증폭기의 이득을 제어하는 것은 증폭기의 차동단의 전압 이득이 바이어스 전류에 직접 상관있으므로 전형적으로 바이어스 전류를 조정하여 달성된다.
다양한 시스템이 선형 가변 이득 증폭기의 이득을 증가시키기 위해 제안되어 있으나, 최대 바이어스 전류는 트랜지스터가 포화 영역으로 들어가지 않게 하는 최저 공통 모드 전압에 의해 제한된다. 그러나, 공급 전압이 증가하면, 사용가능한바이어스 레벨도 작아진다. 그러므로 종래 기술의 선형 가변 이득 증폭기 시스템은 동작 범위가 제한되었는데, 이는 증폭기의 유용성을 제한하므로 바람직하지 않다.
종래 기술의 선형 가변 이득 증폭기의 다른 제한 사항은 이득이 트랜지스터를 통과하는 전류의 변화에 의존하므로 이득을 빨리 제어하고 변화시키기가 종종 어렵다는 것이다. 증폭기를 이산 이득 범위 제어되는 것이 바람직하겠지만, 이러한 선형 가변 이득 증폭기는 종래 기술에서 제안된 바가 없다.
선형 가변 이득 증폭기의 세번째 제한 사항은 저전압 응용예는 저전압에서 동작할 때 고정밀 차동 증폭기를 구비하는 것을 어렵게 하는 에미터 디제너레이티드 차동단을 종종 갖는다는 것이다. 서버 제어 시스템과 같은 저전압에서 동작하는 응용예에 대해서, 입력 전압이 낮을 때에도 고정밀의 가변 이득 선형 증폭기를 구비하는 것이 바람직하다.
종래 기술 선형 가변 이득 증폭기 시스템은 다른 제한 사향 및 불리함을 본 발명의 이하 설명에 비추어서 이 기술 분야의 당업자에게는 자명할 것이다.
본 발명은 가변 이득 증폭기의 동작 범위를 제어하기 위한 종래 기술의 시스템의 불리함 및 제한 사항을 해결한다.
본 발명은 일실시예에 있어서 선형 가변 이득 증폭기 시스템이 입력 트랜지스터를 포화상태로 구동하지 않고, 대응 고바이어스 전류로써 고이득을 달성할 수 있다는 유리함이 있다. 이러한 선형 가변 이득 증폭기 시스템은 바이어스 전류가높아질 때 트랜지스터가 포화 레벨로 구동하지 않고 입력 트랜지스터가 액티브 또는 선형 영역에 남도록 한다. 이러한 시스템은 본 발명의 선형 가변 이득 증폭기 시스템에서 바이어스 전류 레벨의 보다 큰 사용가능 범위를 가능하게 한다.
본 발명의 증폭기 회로의 두번째 유리함은 증폭기의 보다 큰 이득 범위 및 고속으로 동작하는 제어 또는 선택된 이득을 제공한다는 것이다. 이 방식에서 동일한 선형 가변 이득 증폭기는 하나의 이득에서 동작할 수도 있고 선형 범위에서 동작하는 트랜지스터를 통하는 전류의 램핑을 통한 중간 이득을 통하지 않고서 다른 이득에서 동작하도록 신속하게 스위칭될 수 있다. 본 발명의 일실시예에서, 이산 이득 범위 선택을 갖는 증폭기는 선택가능한 (이진 또는 디지털) 제어 입력의 사용을 통해 제공된다. 즉, 특정 이득 범위는 몇가지 선택 사양중에서 선택되고, 유효 저항을 선택하고 그 저항을 켜진 하나 이상의 트랜지스터를 사용하여 증폭기 회로에 스위칭하여 선형 가변 이득 증폭기에 적용될 수 있다. 다른 임피던스를 야기함으로써 본 발명의 선형 가변 이득 증폭기 시스템이 보이는 다른 이득을 야기하면서, 동일한 시스템이 다른 제어 입력을 선택하여 다른 시간에 다른 이득 범위에서 동작할 수 있다. 이 이득 범위는 증폭기에 의해 보이는 유효 저항을 조정하여 증폭기의 이득을 조정하기 위해서 개별적으로 또는 선택적으로 조합하여 트랜지스터의 에미터에 걸쳐 선택된 저항을 적용하여 선택될 수 있다.
본 발명의 일실시예의 증폭기 시스템의 세번째 유리함은 저전압 응용예에 적절한 선형 가변 이득 증폭기 시스템이다. 이 시스템은 에미터 디제너레이티드 차동단에 특히 유용한 고정밀 차동 선형 증폭기 시스템으로서, 고정밀 차동 증폭기를저전압 응용예(서보 디스크 드라이버 또는 입력 전기 신호가 매우 작고 후속 사용을 위해 실질적인 증폭이 요구되는 무선 수신기를 위한 중간 주파수 또는 기저대역 증폭기와 같은)에서 사용가능하게 한다.
본 발명은 성능이 개선되고 동작 범위가 증강된 선형 가변 이득 증폭기이다. 증강된 동작 범위는 일실시예에서 보다 넓은 동작 전류를 구비하는 데서 비롯되고 다른 실시예에서 성능을 저하시키지 않고 저전압 동작을 허용한다. 제3 변경예에서, 본 발명의 증폭기는 단독으로 또는 조합하여 유효 저향의 2진(또는 스위치) 선택으로 증폭기에 대한 이득 범위를 선택할 수 있게 한다.
본 발명의 동작 특징은 선형 가변 이득 증폭기 시스템을 다양하게 개선하고 임의의 응용예에 대해 적절하게 선택되고 결합될 수 있다. 그러므로, 하나의 응용예는 저입력 및 넓은 동작 범위 모두를 요구할 수 있고, 다른 응용예는 넓은 동작 범위 또는 저전압 입력 중의 하나를 갖춘 선택가능한 이득 제어를 요구할 수 있다.
본 발명의 몇몇 증폭기 실시예의 다른 목적 및 유리함은 첨부된 도면 및 첨부된 특허청구의 범위와 함께 이하 양호한 실시예에 비추어서 이 기술분야의 당업자에게는 자명할 것이다.
도 1은 종래 기술의 선형 가변 이득 차동 증폭기를 도시하는 회로 개략도.
도 2는 바이어스 전류의 함수로서 전압 출력을 도시하는 도 1의 증폭기의 전형적인 응답 그래프.
도 3은 본 발명의 일실시예의 회로 개략도.
도 4는 바이어스 전류의 함수로서 전압 출력을 도시하는 도 3의 회로의 전형적인 응답 그래프.
도 5는 도 3에 도시된 것의 대안적 설계인 본 발명의 제2 실시예의 회로 개략도.
도 6은 본 발명의 증폭기의 일실시예의 회로 개략도.
도 7은 본 발명의 다른 대안적 실시예의 회로 개략도.
도 8은 도 7의 증폭기 회로의 확장의 회로 개략도.
도 9는 도 8의 변형의 회로 개략도.
도 10은 도 8 및 9의 실시예의 변경의 회로 개략도.
<도면의 주요부분에 대한 부호의 설명>
Q1-Q16 : 트랜지스터
M1, M2, M3, M4, M5 : 전계 효과 트랜지스터
INP : 양의 입력
INM : 음의 입력
Ibias : 바이어스 전류
양호한 실시예의 이하 설명에서, 발명자에게 알려진 본 발명을 실행하는 최량의 구현예가 특정되는 점을 포함하여 설명될 것이다. 그러나, 이는 몇몇 특정 실시예를 사용하여 본 발명의 광의의 일반적 교시로서 의도된 것이고, 이 모든 실시예로서 도시된 구현예에 본 발명을 한정하는 의도는 아니며, 특히 관련 기술분야의 당업자는 특정 구조 및 도시되고 이 형태에 대해 설명된 동작에 대한 다양한 변경예 또는 변화예를 알 수 있을 것이다.
도 1은 종래 기술의 선형 가변 이득 증폭기를 도시한다. 플러스 (또는 양의) 입력 INP는 제1 트랜지스터 Q1의 베이스에 인가되고 마이너스 (또는 음의) 입력 INM은 제2 트랜지스터 Q2의 베이스에 인가된다. 증폭된 출력은 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2의 콜렉터에서 플러스 (또는 양의) 출력 Voutp 및 마이너스 (또는 음의) 출력 Voutn사이에서 취해진다. 제3 트랜지스터 Q3는 도 1에 도시된 것과 같이 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2의 에미터에 그의 에미터 저항 R3을 지니고 결합되고, 주테일 전류(main tail current) (또는 바이어스 전류) I1이 통과하는 공통 레그(common leg)를 생성한다. 저항 R1 및 R2는 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2에 각각 부속되어 있다. 전류 I0는 바이어스 전류원 Ibias로부터 저항 R1, R2를 통과한다.
증폭기의 이득은 Av=gm·RC=I1/VTRC 공식으로 트랜지스터 Q3를 통과하는 바이어스 전류 I1의 함수이고, 여기에서 gm는 트랜지스터의 트랜스컨덕턴스(transconductance)이고, 이극성 트랜지스터에서 I1/VT로 유도되는데, I1는 바이어스 전류이고 VT는 kT/q로 정의되는 열적 전압이며, k는 볼쯔만 상수이고, T는 절대온도이며, q는 전자의 전하이다. 증폭기의 이득 Av을 증가시키기 위해서, 바이어스 전류 I1가 증가되어야 한다. 그러나, 바이어스 전류 I1의 증가는Voutp및 Voutn의 전압을 감소시키므로, 최대 바이어스 전류 I1는 공급전압 및 Q1 및 Q2가 포화 영역에서 동작하지 않게하는 Q1 및 Q2의 최소 콜렉터 전압에 의해 제한된다. 결과적으로, 자신을 통과하는 바이어스 전류에 기초하여 트랜지스터 Q1 및 Q2가 포화 영역에 들어갈 때까지 바이어스 전류가 증가하면 저항에 걸리는 전압 강하가 증가하므로, 공급 전압이 낮아지면 최대 바이어스 전류도 감소한다. 최대 바이어스 전류 I1는 약 3.3 볼트의 최대 입력 전압에 대해 약 2.7 볼트인 트랜지스터 Q1 및 Q2를 포화영역으로 들어가지 않게 하는 Voutp 및 Voutn의 최저 출력 전압에 의해 제한된다.
도 2는 도 1에 도시된 증폭기 회로에 대한 전형적인 출력을 도시하는 그래프이다. 이 그래프 도시는 공급 전압 VS이 3.3 볼트라고 가정하고 트랜지스터 Q1 및 Q2를 통해 흐르는 전류가 매우 작을 때 (0에 근접), 이득이 낮다 (영에 근접하는 I1근처에 작은 신호가 보이고 VS는 약 3.3 볼트이다). 바이어스 전류 I1이 증가하면, 출력 전압 Vout이 약 2.7 볼트일 때, 바이어스 전류가 도 2에 도시된 예에서 약 1 밀리암페어(mA)가 될 때까지 신호 증폭은 선형 영역에서 증가한다. 출력 전압 Vout이 약 2.7 볼트인 점에서, 트랜지스터 Q1 및 Q2의 각각을 통하는 전류 I0는 포화 영역의 가장자리에 있고, 바이어스 전류 I1의 더이상의 증가는 트랜지스터의 포화 상태에 의해 제한되어 최소 Vout은 절대로 약 2.7 볼트의 포화값 아래로 되지 않는다. 이는 종종 클램핑된 출력이라 지칭되고 도 2에 바이어스 전류 I1의 1과 2mA 사이의 수평선으로 도시되어 있다. 본 발명의 목적은 출력의 한쪽은 제한되고 다른 쪽은 제한되지 않는 클랭핑된 출력이 아닌 대칭적 형태를 가지도록 공통 모드 출력 전압이 감소되지 않게 하는 것이다.
한쪽이 클랭핑되어 형태가 대칭적이 아닐 때, 출력은 왜곡되고 증폭기의 유용한 범위는 제한된다. 그러므로, 출력이 클랭핑되는 것을 방지하고, 도 3 및 5의 실시예와 결부하여 언급될 증가된 동작 범위와 도 4의 출력을 갖는 증폭기를 제공하는 것이 바람직하다.
도 3은 본 발명의 개선된 증폭기 회로에 대한 개략적인 회로도이다. 이는 트랜지스터 Q3를 통과하는 증가된 바이어스 전류 I1을 선택적으로 제공하기 위해 부가된 몇몇 전계 효과 트랜지스터 M1, M2, M3, M4, M5를 갖는 도 1의 가변 이득 회로를 포함하는데, 트랜지스터 Q1, Q2를 포화시키지 않고서도 증폭기의 이득을 증가시킨다. 베이스 증폭기는 부속 저항 R1, R2를 갖고, 입력 INP, INM를 갖고 단자 Voutn과 Voutp에 걸쳐 얻은 출력을 갖는 트랜지스터 Q1, Q2를 포함한다. 도 1의 베이스 증폭기 회로에 추가하여, 제1 전계 효과 트랜지스터 M1이 부가적인 전류 IM1을 트랜지스터 Q1에 제공하도록 접속되고 제2 전계 효과 트랜지스터 M2가 부가적인 전류 IM2을 트랜지스터 Q2에 제공하도록 접속된다. 제1 전계 효과 트랜지스터 M1 및 제2 전계 효과 트랜지스터 M2의 게이트는 전계 효과 트랜지스터 M3의 게이트에 각각 접속된다. 제4 전계 효과 트랜지스터 M4 및 제5 전계 효과 트랜지스터 M5는 도 3에 도시된 것처럼 제3 전계 효과 트랜지스터 M3에 접속되어 있다.제1 전계 효과 트랜지스터 M1과 제2 전계 효과 트랜지스터 M2는 제3 전계 효과 트랜지스터 M3의 크기의 반이므로, 제1 및 제2 전계 효과 트랜지스터 M1 및 M2 각각을 통해 흐르는 전류는 제3 전계 효과 트랜지스터 M3를 통해 흐르는 전류의 반이다. 두 트랜지스터 Q1 및 Q3가 동일한 베이스 드라이브를 갖으므로 추가적인 트랜지스터 Q4는 트랜지스터 Q3를 통과하는 전류 I1을 복제하는 통과 전류 I2를 갖는 제3 및 제4 전계 효과 트랜지스터 M3 및 M4에 접속된다.
도 3에서, 전류 I1은 도 1과 결합하여 설명된 것처럼 증폭기의 이득을 결정하는 전류이다. Iref는 전압 스윙이 도 4에 도시된 것처럼 동작 범위의 중간에 놓이도록 설정되어야 한다. 트랜지스터 M5의 전류 Iref는 저항 R1 및 R2에 의해 요구되는 최적 전류 레벨로서, 출력 스윙의 공통 모드는 공급 전압 VCC와 Q1과 Q2의 콜렉터 노드의 최소 허용 전압 사이에 놓일 수 있다. 전류 I2가 Iref에 도달할 때까지, M4가 I2인 요구되는 전류를 Q4에 공급할 수 있으므로, 트랜지스터 M3는 꺼진 채로 있고 트랜지스터 M1 및 M2를 꺼지지 않게 한다. 최대 전류 I4가 M4와 M5사이에 전류 미러링에 의해 Iref에 의해 제한되므로, 전류 I2가 Iref를 지나 증가한 후, 전류상의 차이 (I2- Iref)는 M3로부터 I3로서 공급되어야 한다. M3가 켜진 후, M3에서 미러링되고 M1과 M2의 W/L비가 M3에서의 비의 반으로 설계되면, I3의 반이 트랜지스터 M1과 M2의 각각을 통해 흐른다.
I3은 수학식 1로 표현된다.
그러므로, R1 또는 R2를 통한 바이어스 전류 I0는
I0= I1/2 - IM1 = (I1- I3)/2 로 계산된다.
또한, 설계에 의해 I1= I2이다.
수학식 1에서 I3를 대입하면
이점에서, 필요한 바이어스 전류 I0만이 콜렉터 저항 R1과 R2 각각을 통해 흐르고, 테일 전류 I1가 저항 R1 또는 R2를 통해 흐르는 바이어스 전류 I0의 2배보다 크게 되게 한다. 상기 수학식 2는 I1이 Iref에 도달할 때까지 I1이 증가하면 R1 및 R2를 통하는 바이어스 전류가 증가하는 것을 보이는데, 이는 R1과 R2에 최적의 바이어스 조건을 설정하기 위한 설계값이다. I1이 Iref를 지나 증가한 후, I0는 상수로 유지되고 R1과 R2에 바이어스 레벨을 변화시키지 않을 것이다.
도 4는 도 3의 회로의 전형적인 출력을 그래프로 도시하는 도면이다. 출력 공통 모드 전압은 영의 바이어스 전류 I1(출력 전압 Vout이 3.3 볼트의 공급 전압에있을 때)로부터, 바이어스 전류가 증가할 때 전압이 편평하게 되는 Iref로 표시된 점까지 동일한 하향 경로를 따른다. Vout의 전압이 편평하게 되는 점은 기준 전류 Iref·Rc와 이론적으로 동일하고 바이어스 전류 I1에 도시되어 있는데, 이는 도 3의 전계 효과 트랜지스터 M3이 트랜지스터 Q1, Q2를 통과하는 전류 I0를 부가하도록 전계 효과 트랜지스터 M1 및 M2를 통해 부가적인 전류를 제공하도록 켜지는 지점이다.
도 1의 가변 이득 증폭기에 도 3의 전계 효과 트랜지스터 M1 및 M2을 추가하는 것은 출력 Voutp, Voutn에서 보이는 기생 용량을 증가시키는 좋지 않은 부수 효과를 갖는다. 증폭기 출력에서 응답 시간이 증폭기 시스템의 시상수의 함수이므로, 용량의 증가는 응답 시간을 증가시키고 응답 시간 동안 증폭을 감소시키는 바람직하지 않은 효과가 있다. 출력에서 보이는 유효 용량을 감소시키고 증폭기 응답 시간을 개선하기 위해, 도 5에서 트랜지스터 Q5 및 Q6으로 구성되는 캐스코드단이 도 3의 증폭기 회로에 부가된다. 트랜지스터 Q5 및 Q6의 사용은 M1 및 M2로부터 출력 Voutp, Voutn을 분리시켜 도 3의 회로에서 전계 효과 트랜지스터 M1, M2의 기생 용량 효과를 감소시킨다.
도 6은 복수의 이득 중의 하나에서 동작할 수 있는 증폭기 시스템의 대안적 실시예로서, 다른 단(601, 602, 603)이 증폭기 회로에 제공되고 신호 입력이 소망 이득 범위를 선택하기 위해 제공된다. 콜렉터 부하 저항 RC1 및 RC2는 단에 걸쳐 공통이고 공유되어 있으며, 양의 입력 INP는 트랜지스터 Q1, Q3 및 Q5의 베이스에접속되어 있고 음의 입력 INM은 트랜지스터 Q2, Q4 및 Q6의 베이스에 접속되어 있다.
이 설계의 증폭기의 이득 Av는 에미터 저항 RE1a에 의해 분할된 콜렉터 저항 RC1의 비율로 근사화될 수 있다. 그러므로, 콜렉터 저항 RC1이 10K옴이면, 에미터 저항 RE1a은 1K옴이고, 증폭기의 이득은 근사적으로 10이다. 증폭기의 이득을 증가시키기 위해서, 콜렉터 저항 RC를 증가시키거나 에미터 저항 RE를 감소시켜야 하며, 이는 제1 디지털 입력을 스위칭 오프하거나 하지 않으면서 다른 디지털 입력을 스위칭 온하여 본 발명에서 달성된다. 보다 낮은 저항이 미리 스위칭 온된 에미터 저항을 대체하면, 보다 낮은 에미터 저항으로 인해 이득은 증가한다.
그러므로, 공통 콜렉터 저항 RC 및 공통 출력 vop, von은 복수의 증폭기 단(601, 602, 603)에 접속되고, 이들 각각은 MOSFET M61, M62, M63 각각의 게이트에 접속된 입력 신호 von1, von2, von3 각각에 의해 제어되고, 입력 전류 iin1, iin2 및 iin3 각각에 의해 구동된다. 그러므로, 단(601)은 MOSFET M61의 게이트에 접속된 입력 신호 von1을 포함한다. 전압이 입력 von1에서 높을 때, MOSFET M61이 켜져서 트랜지스터 Q7 및 Q9의 베이스를 낮게하므로, 입력 신호 von1은 단이 꺼져야 할 때 높고 단이 켜져야 할 때 낮다.
단(602)은 단(602) 및 그의 에미터 저항을 켜거나 끄기 위해 사용된 입력 von2를 갖는 MOSFET M62를 포함한다. 마찬가지로, 단(603)은 단 및 그 입력 저항을 켜거나 끄기 위해 MOSFET M63 및 입력 von3을 포함한다. 전형적으로, 단이 개별적으로 켜질 때 다른 이득을 제공하도록 각 단의 에미터 저항은 서로 다를 것이다. 그러므로, 저항 RE1a는 100옴일 수 있고, 저항 RE2a는 200옴일 수 있고, 저항 RE3a는 400옴일 수 있다.
두 단이 동시에 켜지면, 그 효과는 두 에미터 저항을 병렬로 갖는 것과 동등한 저항을 갖는 것이고, 병렬인 저항 RA 및 RB의 결과가 각 저항보다 작은 저항인 (RA·RB)/(RA+RB)인 저항이므로, 결과적으로 저항을 감소시키고 증폭기의 이득을 증가시킨다. 또한, 부가적인 단이 켜져서, 유효 에미터 저항을 더 감소시키고 증폭기의 이득을 더 증가시킬 수도 있다.
도 7은 본 발명의 증폭기의 다른 대안적 실시예로서, 광역의 입력 신호에 걸쳐 충분히 선형적이지 않은 출력 신호를 에미터 디제너레이티드 차동단이 제공하는 경우를 도시한다. 도 1의 증폭기가 쌍곡선 탄젠트 함수 형태(Av - tanh Vin)의 이득을 갖는다. Tanh x 함수는 x가 매우 작을 때만 x로 근사화될 수 있고, 이는 이득이 입력 차이가 매우 작을 때만 선형적임을 의미한다. 도 1의 차동 증폭기의 선형성을 개선하기 위해서, 에미터 디제너레이션 저항 RE가 도 7의 회로(701)에 도시된 것처럼 삽입된다. 이 증폭기의 선형성은 개선되지만, 보다 높은 선형성이 요구되는 응용예도 있다. 이 비선형성은 트랜지스터의 차이로부터 야기되고, 특히 입력 신호가 변동하면 트랜지스터를 통하는 전류 차이로 인한 베이스 에미터 전압의 차이에서 야기된다. [보다 상세한 설명은 다음과 같다 : 두 개의 에미터 저항 RE에 걸린 전압은 입력 전압 차이 INP 및 INM에 비례해야 한다. 그렇지 않으면 증폭기가 선형이 아니다. 도 7의 회로(701)에서, INP는 INM보다 높은 경우, 트랜지스터 Q1을 통하는 전류는 트랜지스터 Q2의 전류보다 높다. 그러므로, Q1의 베이스 에미터 전압은 Q2의 베이스 에미터 전압보다 높고, 두 개의 RE 사이에 걸린 전압은 작아질 것이다. 입력 전압 차이가 훨씬 크다면, 두 개의 RE사이에 걸진 전압에서 손실은 더 커질 것이다. 이 효과 때문에, 입력 전압 차이가 크다면 이득이 감소된다.] IS가 트랜지스터의 포화 전류일 때 트랜지스터에 대한 베이스 에미터 전압 강하가 VT* ln(I1/IS)이므로, 두 트랜지스터의 베이스와 에미터 사이의 전압 강하의 차이는 각각의 트랜지스터를 통해 흐르는 전류의 비의 로그 함수이다. INP가 높게 되고 INN이 낮게 될 때 또는 그 반대일 때, 이 설계는 Q1과 Q2 사이의 VBE의 차이를 보상한다.
베이스와 에미터 사이의 전압 차이(종종 에러 전압으로 지칭됨)가 부가적인 단에서 복제되고 에러 전류로 변환된 후 주증폭기단의 전류로부터 차감된다.
그러므로, 도 7은 주요단(701) 및 조정단(702)을 갖는 선형 가변 이득 증폭기를 도시한다. 주요단(701)은 다른 도면에 도시된 것과 유사하고, 특히 각각이 그 베이스에서 입력 INP 및 INM중의 하나를 수신하는 제1 트랜지스터 Q1및 제2 트랜지스터 Q2를 갖는 점에서 도 1과 유사하다. 콜렉터 저항 RC는 각 트랜지스터와 결합되어 있고 출력 von 및 vop는 콜렉터 저항 RC와 각 트랜지스터의 콜렉더 사이에서 취해진다. 에미터 저항 RE는 각 트랜지스터와 결합되어 있고 전류원 I0는 단을 위한 전류를 제공한다.
단(702)은 양의 입력 INP에 접속된 트랜지스터 Q7과 음의 입력 INM에 접속된 트랜지스터 Q8을 포함하는 차동단이다. 트랜지스터 Q9 및 Q10는 트랜지스터 Q7 및Q8에 각각 접속되어 있고, 트랜지스터 Q5는 트랜지스터 Q9에 접속되어 있고 트랜지스터 Q6은 트랜지스터 Q10에 접속되어 있다.
Q1-Q2 차동단에서 전류 출력은 다음식과 같다.
상기 수학식 3에서,는 Q1과 Q2의 베이스 에미터 전압 차로 인한 에러항이다. Q1과 Q2의 베이스 에미터 전압은 다음과 같다.
VBE1= VT·ln(I1/IS)
VBE2= VT·ln(I2/IS) 이다.
그러므로,
Q7과 Q8의 차동단은 Q1-Q2 차동단의 복제이므로, Q7과 Q8의 출력 전류는 Q1 및 Q2를 흐르는 전류와 동일하다. Q9 및 Q10의 베이스 에미터 전압은
VBE9= VT·ln(I1/IS)
VBE10= VT·ln(I2/IS) 이다.
그러므로,
Vout9,10= VBE9- VBE10
= VT·ln(I1/I2)이다.
상기 수학식 4로부터 다음식이 얻어진다.
상기 수학식 5에서 전압은 Q3-Q6으로 구성된 트랜스컨덕턴스로 인가되고, 이는 수학식 4에 도시된 에러 전압을 소거하고[카프리오(Caprio) 참조], Q5-Q6 차동단으로부터의 출력 전류 Iout2는 다음식과 같다.
도 7에서, Iout2는 Iout1에 가산된다. 상기 수학식 3 및 6으로부터, 전체 회로의 출력 전류는 다음과 같다.
Iout= Iout1+ Iout2
= (Vin- ΔVBE1,2)/2RE+ ΔVBE1,2/2RE
= Vin/2RE
출력 전압은 다음식과 같다.
그러므로, 상기 수학식 3에서 에러항은 완전히 제거되고, 결과적인 출력은 입력 전압에 대해 선형적이다.
직관적으로, Q1-Q2쌍에 존재하는 에러 전압은 Q9 및 Q10의 에미터에서 복제되고, 이는 Q5-Q6쌍의 동등한 에러 전류로 변환된다. Q3 및 Q4의 교차 접속된 쌍은 Q5-Q6단에 존재하는 에러를 제거하고, 부하 저항 RC로부터 에러 전류를 차감한다. Q3-Q6으로 구성된 교차 접속된 차동단은 공지된 회로이다.
트랜지스터쌍 Q5-Q3 및 Q6-Q4의 스택은 공급 전압을 증가시킨다. 트랜지스터 Q3 및 Q4의 제거는 공급 전압을 감소시키고 저전압 동작을 가능하게 할 것이다. 그러나, 트랜지스터 Q3 및 Q4를 제거하는 것은 상술된 것처럼 차동단 Q5 및 Q6에 에러를 야기할 것이다. 에러 보상이 없는 모든 차동단은 상술된 것처럼 트랜지스터의 베이스 에미터에서 에러 전압을 갖는다.
도 8은 도 7의 증폭기의 변동을 도시한다. 도 8의 실시예에서, 증폭기는 중간단(803)과 함께 제1단(801) 및 도 7의 제2단(702)과 동일한 제2단(802)을 포함한다. 중간단(803)은 제2단(802)의 반복이고 에러 전압을 감소시킨다. 이 중간단(803)은 에러 전압이 허용가능하게 작아지고 출력의 선형성이 수용가능한 수준이 될 때까지 여러번 반복될 수 있다.
단(802)은 단(702)(도 7)에서 트랜지스터 Q3 및 Q4이 제거되었고중간단(803)을 통과하고 에러 전압을 감소시키는 제2단(802)의 출력을 갖는다는 점에서 단(702)과 다르다.
트랜지스터 Q3 및 Q4가 도 7 실시예에서 제거될 때, 트랜지스터 Q5 및 Q6만을 갖는 회로는 단(801)의 에러 전압보다 에러 전압을 감소시킨다. 도 7의 회로에서, Q3, Q4, Q5 및 Q6를 포함하는 차동단은 공급 전압을 높게 요구하고, Q3 및 Q4는 도8에서 제거된다. 그러나, Q5 및 Q6을 갖는 차동단은 에러 전압이 회로(801)의 에러 전압보다 낮게 만든다. 동일한 에러 전압 보상 회로(802)를 사용하여, 단(802)의 에러를 더 감소시킬 수 있다. Q5-Q6 차동단으로부터의 출력 전류 Iout2는 다음식과 같다.
에러 전압을 감소시키는 제2단(802)의 회로는 제2단(802)에서 에러 전압을 감소시키기 위해 회로(803)처럼 반복된다. Q11-Q22 차동단으로부터의 출력 전류 Iout3는 다음식과 같다.
그러므로, 다음식이 얻어진다.
중간단(803)은 상기 수학식 10의항이 요구되는 선형성을 달성하도록 충분히 작아질 때까지 여러번 반복될 수 있다.
제2단(802)은 에러 전압을 감소시키고 허용가능한 값으로 에러 전압을 감소시키기 위해 필요한 횟수만큼 반복될 수 있다. 도 8에서, 단(803)은 단(802)의 반복이고 에러 전압을 더 보정하며, 에미터 저항 RE의 두 배에 의해 분할된 트랜지스터 Q11 및 Q12의 베이스 대 에미터 전압의 차이와 동일한 출력 전류를 생성한다. 이 단의 차동 전압은 베이스 증폭기(801)의 전압 차이보다 훨씬 작은 이전 단(802)의 전압 차이보다 훨씬 작다.
전류 출력은 세 단(801, 802, 803)의 각각에 의해 제공된 전류의 합과 동일하고, 이는 에미터 저항 RE의 두 배에 의해 분할된 제3단(803)(트랜지스터 Q11 및 Q12에 대한)의 베이스와 에미터 사이의 전압 차동보다 작은 입력 전압과 동일한데, 이는 제3단에 대한 전압 차이가 영에 근접할 때 이에 따라 왜곡이 감소된다는 것을 의미한다. 제3단(803)은 출력 증폭에서 요구되는 선형성을 달성하기 위해서 에러항이 충분하게 작아질 때까지 필요한 횟수만큼 반복될 수 있다. 상기 수학식 10에 기술된 것처럼, 출력 전류는 이제 3 전류 성분의 합이고, 이는 부하 저항 RC에서 더 큰 전압 강하를 야기할 것이고, 도 7과 비교하여 출력 vop 및 von의 공통 모드 전압을 감소시킨다. 출력 노드로 전류를 공급하여, 추가적인 전류 성분이 보상될수 있고, 출력에서의 공통 모드 전압은 도 9에 도시된 것처럼 재저장될 수 있다. 전류원은 도 10에 도시된 것처럼 pMOS 트랜지스터로 구현될 수 있지만, 이극성 pnp 트랜지스터 및 MesFET과 같은 전류원을 형성할 수 있는 모든 디바이스로 구현될 수도 있다.
도 9는 도 8의 증폭기의 대안적 실시예로서, 트랜지스터 Q11이 전류원 I3를 포함하고 트랜지스터 Q12이 전류원 I4를 포함한다. 이 전류원은 균일한 전류로 트랜지스터 Q11 및 Q12를 구동하고 에러 보정에서 단(803)의 영향을 감소시킨다.
도 10은 도 8 및 9의 증폭기의 대안적 실시예로서, pMOS 트랜지스터 M11이 트랜지스터 Q11과 결합되어 있고 pMOS 트랜지스터 M12가 트랜지스터 Q112와 결합되어 있으며, pMOS 트랜지스터 M11 및 M12 각각은 공급 전압 VGG에 의해 구동된다. 이는 중간단(803)의 트랜지스터 Q11 및 Q12를 위한 보다 균일한 전류 공급원을 제공한다.
물론, 본 발명의 다양한 변형예는 첨부된 도면 및 특허 청구의 범위와 함께 양호한 실시예의 전술한 설명을 고려하면 당업자에게 명할 것이다. 예를 들면, 도 3에 도시된 것처럼 개선된 이득을 사용하는 증폭기는 증강된 이득을 갖는 디지털적으로 선택가능한 선형 가변 이득 증폭기를 제공하기 위해서 도 6의 디지털 입력과 결합될 수 있다. 또한, 도 7 및 8에 도시된 것처럼 에미터 디제너레이티드 차동단을 구비한 증폭기는 도 6의 디지털 제어 입력 또는 도 3 및 도 5를 참조하여 설명된 개선된 이득 증폭기와 함께 사용될 수 있다. 또한, 본 발명의 일부 구성요소는다른 구성요소의 대응 사용없이 유리하게 사용될 수 있다. 예를 들면, 도 3의 전류원의 사용은 도 5에 도시된 것처럼 캐스코드 트랜지스터와 함께 또는 없이 사용될 수도 있다. 도 6 및 8에서 선택된 단의 수는 임의이고 설계 선택에 달려있으며, 구성 요소(특히 이득을 결정하는 저항)의 크기도 그러하다. 이상의 설명이 FET 및 MOSFET 트랜지스터와 같은 특정 종류의 회로 소자에 대해 되었지만, 당업자는 동일한 특징이 있고 동일한 결과를 내는 것으로 보이는 회로에서 대체될 수 있는 다른 디바이스를 알 수 있을 것이다. 따라서, 양호한 실시예의 전술된 설명은 본 발명의 원리를 도시하는 것이며 이를 한정하는 의도는 아닌 것으로 고려되어야 한다.
상기한 바와 같이, 본 발명은 선형 가변 이득 증폭기 시스템이 입력 트랜지스터를 포화상태로 구동하지 않고 대응 고바이어스 전류로써 고이득을 달성할 수 있다.

Claims (22)

  1. 제1 입력과 제2 입력 사이의 차이를 증폭하는 출력을 제공하기 위한 선형 가변 이득 증폭기 시스템에 있어서,
    상기 제1 입력에 접속되고 상기 제1 입력에 비례하는 전류를 제공하는 제1 트랜지스터와,
    상기 제2 입력에 접속되고 상기 제2 입력에 비례하는 전류를 제공하는 제2 트랜지스터와,
    상기 제1 및 제2 트랜지스터에 접속되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터로부터 전류를 수신하고, 상기 증폭기 시스템에 바이어스 전류에 비례하는 이득을 제공하는 공통 모드 트랜지스터 -상기 바이어스 전류는 상기 공통 모드 트랜지스터를 통해 흐름- 와,
    상기 제1 및 제2 트랜지스터에 선택적으로 접속되고, 상기 제1 트랜지스터 및 제2 트랜지스터가 포화되기 전에 보다 큰 범위의 전류 레벨을 제공하여 상기 증폭기 시스템의 이득을 개선하기 위해서 추가적인 전류를 제공하는 전류원
    을 포함하는 증폭기 시스템.
  2. 제1항에 있어서, 상기 제1 트랜지스터에 접속된 상기 전류원은 상기 제1 트랜지스터에 접속된 제1 전계 효과 트랜지스터인 증폭기 시스템.
  3. 제2항에 있어서, 상기 제2 트랜지스터에 접속된 상기 전류원은 상기 제2 트랜지스터에 접속된 제2 전계 효과 트랜지스터이고, 상기 제1 및 제2 전계 효과 트랜지스터의 각각은 상기 제1 및 제2 트랜지스터에 선택적으로 전류를 인가하도록 제3 전계 효과 트랜지스터로 구동되는 증폭기 시스템.
  4. 제3항에 있어서, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 상기 제1 및 제2 전계 효과 트랜지스터의 베이스에 접속된 전류원에 의해 각각 구동되는 증폭기 시스템.
  5. 제1항에 있어서, 상기 제1 및 제2 트랜지스터에 제공된 상기 전류원은 상기 입력 신호들에 대한 전류 임계치에 도달한 후에만 상기 전류원이 접속되도록 선택적으로 사용되는 증폭기 시스템.
  6. 제5항에 있어서, 상기 전류원을 접속시키기 위한 임계치는, 상기 바이어스 전류가 상기 출력을 클램핑하고 왜곡시키기 시작하는 때 접속되도록 설정되어, 상기 증폭기의 범위가 상기 출력이 클램핑되기 시작하기 전에 증가될 수 있는 증폭기 시스템.
  7. 제1항에 있어서, 상기 증폭기에 선택가능한 이득을 제공하기 위해서 복수의 다른 유효 에미터 저항 및 상기 복수의 유효 에미터 저항의 하나 이상을 접속시키기 위한 스위치를 더 포함하는 증폭기 시스템.
  8. 제7항에 있어서, 상기 복수의 유효 저항의 최소한 하나는 MOSFET을 통해 접속되고 상기 MOSFET은 상기 에미터 저항을 접속시키는 한 상태와 상기 에미터 저항을 분리시키는 다른 상태로 상기 MOSFET을 전환시킬 수 있는 전압 입력에 선택적으로 접속되는 증폭기 시스템.
  9. 제1항에 있어서, 상기 증폭기 시스템은 상기 제1 및 제2 트랜지스터의 베이스와 에미터간의 전압 차이에 대한 보정을 제공하는 상기 제1 및 제2 트랜지스터와 동일한 단을 제공하여 상기 제1 및 제2 트랜지스터의 차이의 효과를 감소시키기 위한 시스템을 더 포함하는 증폭기 시스템.
  10. 제1항에 있어서, 상기 증폭기 시스템은 용량성 부하를 감소시켜 상기 출력의 시상수를 감소시키기 위한 시스템을 더 포함하는 증폭기 시스템.
  11. 제10항에 있어서, 용량성 부하 및 상기 출력의 시상수를 감소시키기 위한 상기 시스템은 트랜지스터의 캐스코드 세트를 포함하는 증폭기 시스템.
  12. 각각이 입력 신호에 접속된 제1 트랜지스터 및 제2 트랜지스터에 접속된 공통 모드 트랜지스터를 포함하는 공통 모드 증폭기 시스템의 동작 범위를 제어하기위한 방법에 있어서,
    상기 증폭기 시스템의 이득을 결정하는 상기 공통 모드 트랜지스터를 통해 바이어스 전류를 제공하는 단계와,
    상기 제1 및 제2 입력 신호에 접속된 상기 제1 및 제2 트랜지스터를 통해 상기 공통 모드 트랜지스터를 통해 제1 전류원을 제공하는 단계와,
    상기 제1 및 제2 입력 트랜지스터를 포화시키기 않고서 상기 공통 모드 트랜지스터를 통하는 상기 바이어스 전류를 선택적으로 증가시키기 위해 상기 제1 및 제2 입력 신호에 독립적인 제2 전류원을 제공하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 증폭기 시스템의 출력에 나타내는 용량을 감소시키는 단계를 더 포함하고, 상기 용량을 감소시키는 단계는 상기 전류원으로부터 상기 출력을 분리시키는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 전류원을 상기 출력으로부터 분리시켜 상기 용량을 감소시키는 단계는 상기 출력과 상기 전류원과의 사이에 한 쌍의 캐스코드 트랜지스터를 제공하는 단계를 포함하는 방법.
  15. 제1 및 제2 트랜지스터를 포함하는 증폭기 시스템의 이득을 제어하기 위한 방법에 있어서,
    각각이 입력 신호에 접속되고, 콜렉터 저항 대 에미터 저항의 비의 함수인 상기 시스템의 이득에 관련된 출력 신호를 제공하는 상기 제1 및 제2 트랜지스터를 갖는 증폭기를 제공하는 단계와,
    각각이 상기 제1 및 제2 트랜지스터에 선택적으로 접속되고, 에미터 저항이 선택되는 것에 따라 선택가능한 이득을 제공하기 위해서 상이한 값을 갖는 선택가능한 에미터 저항을 제공하는 단계와,
    하나 이상의 에미터 저항을 선택하는 단계를 포함하며, 다른 에미터 저항을 선택하여 다른 이득이 얻어지는
    증폭기 시스템의 이득 제어 방법.
  16. 제15항에 있어서, 상기 선택 단계는 MOSFET 트랜지스터가 상기 MOSFET 트랜지스터가 도통하는 제1 상태와 상기 MOSFET 트랜지스터가 도통하지 않는 제2 상태 사이를 변경하기에 충분한 전압을 상기 MOSFET 트랜지스터에 인가하는 단계를 포함하는 증폭기 시스템의 이득 제어 방법.
  17. 제15항에 있어서, 동일한 시간동안 상기 에미터 저항 중의 하나 이상을 선택하는 단계를 더 포함하는 증폭기 시스템의 이득 제어 방법.
  18. 제17항에 있어서, 상기 복수의 에미터 저항을 효과적인 병렬 구성으로 배열하는 단계를 포함하고, 동일한 시간동안 하나 이상의 에미터 저항을 선택하는 것은상기 선택된 병렬 저항의 효과를 제공하고, 상기 선택된 저항의 어느 것보다 작은 유효 저항과 모든 선택된 저항에 대한 이득보다 큰 이득을 제공하는 증폭기 시스템
  19. 각각이 입력에 접속되고 증폭된 출력을 제공하는 제1 및 제2 트랜지스터를 포함하는 증폭기 시스템에서 에러를 감소시기 위한 방법에 있어서,
    상기 제1 및 제2 트랜지스터와 동일한 트랜지스터를 갖는 제2 단을 제공하는 단계와,
    상기 제1 및 제2 트랜지스터의 베이스 대 에미터 전압의 차이에 관한 상기 제1 및 제2 트랜지스터의 에러 신호와 관련된 보정 신호를 제공하기 위해서 상기 제2 단을 동작시키는 단계와,
    상기 출력 신호에서 에러를 감소시키기 위해 상기 출력에 상기 보정 신호를 인가하는 단계
    를 포함하는 증폭기 시스템에서 에러를 감소시키기 위한 방법.
  20. 제19항에 있어서, 상기 시스템은 상기 제2 단과 동일한 제3 단을 더 포함하고, 상기 방법은 상기 출력 신호에서 상기 에러를 더 감소시키기 위해 상기 제3단으로부터 부가 보정 신호를 인가하는 단계를 포함하는 증폭기 시스템에서 에러를 감소시키기 위한 방법.
  21. 제20항에 있어서, 상기 제3 단에서 최소한 하나의 트랜지스터를 구동하는 최소한 하나의 전류원을 포함하도록 상기 제3 단을 변형하는 단계를 포함하는 증폭기 시스템에서 에러를 감소시키기 위한 방법.
  22. 제21항에 있어서, 상기 제3 단에서 최소한 하나의 트랜지스터를 구동하는 최소한 하나의 pMOS 트랜지스터를 포함하도록 상기 제3 단을 변형하는 단계를 포함하는 증폭기 시스템에서 에러를 감소시키기 위한 방법.
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