JP2000004135A - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
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- JP2000004135A JP2000004135A JP10168729A JP16872998A JP2000004135A JP 2000004135 A JP2000004135 A JP 2000004135A JP 10168729 A JP10168729 A JP 10168729A JP 16872998 A JP16872998 A JP 16872998A JP 2000004135 A JP2000004135 A JP 2000004135A
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- variable gain
- collector
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Abstract
(57)【要約】
【課題】従来の可変利得回路においては、低信号入力時
及び高信号入力時とでそれぞれ出力電流が過渡領域に入
り直線性が悪くなり、これを避けるような出力電流の範
囲で動作をさせることにより、ダイナミックレンジが狭
くなるという問題があったので、本発明では、ダイナミ
ックレンジの広い可変利得回路を得ることを目的として
いる。 【解決手段】入力段のエミッタ直結の第１の差動トラン
ジスタ対の各コレクタに、エミッタ直結の第２、第３の
差動トランジスタ対のエミッタを接続し、第２、第３の
差動トランジスタ対の各一方を共通とするベースに第１
の定電圧源を加え、各他方を共通とするベースに第１の
制御電圧を加え、ベース共通の一方のトランジスタのコ
レクタに、エミッタ直結の第４、第５の差動トランジス
タ対のエミッタを各接続し、第４、第５の差動トランジ
スタ対の各一方を共通とするベースに第２の定電圧源を
加え、各他方を共通とするベースに第２の制御電圧を加
えた構成の可変利得回路とした。
及び高信号入力時とでそれぞれ出力電流が過渡領域に入
り直線性が悪くなり、これを避けるような出力電流の範
囲で動作をさせることにより、ダイナミックレンジが狭
くなるという問題があったので、本発明では、ダイナミ
ックレンジの広い可変利得回路を得ることを目的として
いる。 【解決手段】入力段のエミッタ直結の第１の差動トラン
ジスタ対の各コレクタに、エミッタ直結の第２、第３の
差動トランジスタ対のエミッタを接続し、第２、第３の
差動トランジスタ対の各一方を共通とするベースに第１
の定電圧源を加え、各他方を共通とするベースに第１の
制御電圧を加え、ベース共通の一方のトランジスタのコ
レクタに、エミッタ直結の第４、第５の差動トランジス
タ対のエミッタを各接続し、第４、第５の差動トランジ
スタ対の各一方を共通とするベースに第２の定電圧源を
加え、各他方を共通とするベースに第２の制御電圧を加
えた構成の可変利得回路とした。
Description
【０００１】
【発明の属する技術分野】本発明は可変利得回路に関す
る。
る。
【０００２】
【従来の技術】可変利得回路は、ダイナミックレンジが
広く、低信号レベル入力時および高信号レベル入力時に
おいて直線性の良いことが望ましい。
広く、低信号レベル入力時および高信号レベル入力時に
おいて直線性の良いことが望ましい。
【０００３】図５は従来の可変利得回路の例を示したも
のである。同図において、Ｑ1、Ｑ2、Ｑ3、Ｑ4、Ｑ5、
Ｑ6はトランジスタであり、Ｒ1、Ｒ2は抵抗、ＩＮ1、Ｉ
Ｎ2は入力端子、ＯＵＴ1、ＯＵＴ2は出力端子、Ｖccは
電源、Ｖrefは定電圧源、Ｖcntは制御電圧である。
のである。同図において、Ｑ1、Ｑ2、Ｑ3、Ｑ4、Ｑ5、
Ｑ6はトランジスタであり、Ｒ1、Ｒ2は抵抗、ＩＮ1、Ｉ
Ｎ2は入力端子、ＯＵＴ1、ＯＵＴ2は出力端子、Ｖccは
電源、Ｖrefは定電圧源、Ｖcntは制御電圧である。
【０００４】トランジスタＱ1、Ｑ2はエミッタが相互に
接続された第１の差動増幅回路を構成しており相互に接
続されたエミッタは定電流源に接続され、トランジスタ
Ｑ1、Ｑ2のそれぞれのベースはそれぞれ入力端子ＩＮ
1、ＩＮ2に接続され第１の差動増幅回路は入力段を構成
している。トランジスタＱ1のコレクタはトランジスタ
Ｑ3、Ｑ4からなるエミッタが相互に接続された第２の差
動増幅回路のエミッタに接続され、トランジスタＱ2の
コレクタはトランジスタＱ5、Ｑ6からなるエミッタが相
互に接続された第３の差動増幅回路のエミッタに接続さ
れている。トランジスタＱ4、Ｑ5のベースは互いに接続
されると共に定電圧源Ｖrefに接続されており、トラン
ジスタＱ3、Ｑ6のベースは互いに接続されると共に制御
電圧Ｖcntが印加されている。トランジスタＱ3、Ｑ6の
コレクタは電源Ｖccに接続され、トランジスタＱ4、Ｑ5
のコレクタは、それぞれ出力端子ＯＵＴ1、ＯＵＴ2に接
続されると共にそれぞれ抵抗Ｒ1、Ｒ2を介して電源に接
続されている。
接続された第１の差動増幅回路を構成しており相互に接
続されたエミッタは定電流源に接続され、トランジスタ
Ｑ1、Ｑ2のそれぞれのベースはそれぞれ入力端子ＩＮ
1、ＩＮ2に接続され第１の差動増幅回路は入力段を構成
している。トランジスタＱ1のコレクタはトランジスタ
Ｑ3、Ｑ4からなるエミッタが相互に接続された第２の差
動増幅回路のエミッタに接続され、トランジスタＱ2の
コレクタはトランジスタＱ5、Ｑ6からなるエミッタが相
互に接続された第３の差動増幅回路のエミッタに接続さ
れている。トランジスタＱ4、Ｑ5のベースは互いに接続
されると共に定電圧源Ｖrefに接続されており、トラン
ジスタＱ3、Ｑ6のベースは互いに接続されると共に制御
電圧Ｖcntが印加されている。トランジスタＱ3、Ｑ6の
コレクタは電源Ｖccに接続され、トランジスタＱ4、Ｑ5
のコレクタは、それぞれ出力端子ＯＵＴ1、ＯＵＴ2に接
続されると共にそれぞれ抵抗Ｒ1、Ｒ2を介して電源に接
続されている。
【０００５】次に回路動作を説明する。入力端子ＩＮ
1、ＩＮ2から入力された信号はトランジスタＱ1、Ｑ2で
構成される第１の差動増幅回路により差動増幅され、ト
ランジスタＱ1により増幅された信号はトランジスタＱ
3、Ｑ4からなる第２の差動増幅回路のエミッタに供給さ
れ、トランジスタＱ2により増幅された信号はトランジ
スタＱ5、Ｑ6からなる第３の差動増幅回路のエミッタに
供給される。
1、ＩＮ2から入力された信号はトランジスタＱ1、Ｑ2で
構成される第１の差動増幅回路により差動増幅され、ト
ランジスタＱ1により増幅された信号はトランジスタＱ
3、Ｑ4からなる第２の差動増幅回路のエミッタに供給さ
れ、トランジスタＱ2により増幅された信号はトランジ
スタＱ5、Ｑ6からなる第３の差動増幅回路のエミッタに
供給される。
【０００６】この場合、第１の差動増幅回路の接続され
たエミッタは定電流源に接続されているので、この定電
流源Ｉrefによって決まる電流が、入力端子ＩＮ1、ＩＮ
2に印加された入力信号の電圧差に応じてトランジスタ
Ｑ1とトランジスタＱ2のそれぞれのコレクタ電流となり
第２の差動増幅回路と第３の差動増幅回路のそれぞれ接
続されたエミッタに分割されて流れることになる。そし
て、このトランジスタＱ1のコレクタ電流が制御電圧Ｖc
ntと定電圧Ｖrefの電圧差に応じてトランジスタＱ3、Ｑ
4に流れ、また、トランジスタＱ2のコレクタ電流が制御
電圧Ｖcntと定電圧Ｖrefの電圧差に応じてトランジスタ
Ｑ5、Ｑ6に流れ、トランジスタＱ4のコレクタ電流Ｉc4
と抵抗Ｒ1による電圧降下及びトランジスタＱ5のコレク
タ電流Ｉc5と抵抗Ｒ2による電圧降下の電位が出力端子
ＯＵＴ1、ＯＵＴ2から取り出される。
たエミッタは定電流源に接続されているので、この定電
流源Ｉrefによって決まる電流が、入力端子ＩＮ1、ＩＮ
2に印加された入力信号の電圧差に応じてトランジスタ
Ｑ1とトランジスタＱ2のそれぞれのコレクタ電流となり
第２の差動増幅回路と第３の差動増幅回路のそれぞれ接
続されたエミッタに分割されて流れることになる。そし
て、このトランジスタＱ1のコレクタ電流が制御電圧Ｖc
ntと定電圧Ｖrefの電圧差に応じてトランジスタＱ3、Ｑ
4に流れ、また、トランジスタＱ2のコレクタ電流が制御
電圧Ｖcntと定電圧Ｖrefの電圧差に応じてトランジスタ
Ｑ5、Ｑ6に流れ、トランジスタＱ4のコレクタ電流Ｉc4
と抵抗Ｒ1による電圧降下及びトランジスタＱ5のコレク
タ電流Ｉc5と抵抗Ｒ2による電圧降下の電位が出力端子
ＯＵＴ1、ＯＵＴ2から取り出される。
【０００７】つまり、トランジスタＱ1、Ｑ2で入力信号
を増幅しており、トランジスタＱ3〜Ｑ6で利得制御を行
っていることになる。可変利得回路は、トランジスタＱ
4、Ｑ5に加わる定電圧Ｖrefに対し、トランジスタＱ3、
Ｑ6に加わる制御電圧Ｖcntを調整することにより利得制
御を行っている。
を増幅しており、トランジスタＱ3〜Ｑ6で利得制御を行
っていることになる。可変利得回路は、トランジスタＱ
4、Ｑ5に加わる定電圧Ｖrefに対し、トランジスタＱ3、
Ｑ6に加わる制御電圧Ｖcntを調整することにより利得制
御を行っている。
【０００８】図６は、以上において説明した回路におけ
る制御電圧Ｖcntを変化させた時の各トランジスタの電
流変化を示したものである。本図において、入力電圧端
子ＩＮ1、ＩＮ2に加えられる信号レベルが小さい場合は
図中のＶref―Ｖcntの低入力域となりトランジスタＱ
4、Ｑ5のコレクタ電流は低い電流領域で電流の直線性が
悪化し、トランジスタＱ3、Ｑ6のコレクタ電流は高い電
流領域で電流の直線性が悪化している。又、入力端子Ｉ
Ｎ1、ＩＮ2に加えられる信号レベルが大きい場合は図中
のＶref―Ｖcntの高入力域となりトランジスタＱ4、Ｑ5
のコレクタ電流は高い電流領域で電流の直線性が悪化
し、トランジスタＱ3、Ｑ6のコレクタ電流は低い電流領
域で電流の直線性が悪化している。従って、これら低入
力域と高入力域との間の領域を避けて、電流の直線性が
良い領域を使用することになり、ダイナミックレンジが
限定されることになる。
る制御電圧Ｖcntを変化させた時の各トランジスタの電
流変化を示したものである。本図において、入力電圧端
子ＩＮ1、ＩＮ2に加えられる信号レベルが小さい場合は
図中のＶref―Ｖcntの低入力域となりトランジスタＱ
4、Ｑ5のコレクタ電流は低い電流領域で電流の直線性が
悪化し、トランジスタＱ3、Ｑ6のコレクタ電流は高い電
流領域で電流の直線性が悪化している。又、入力端子Ｉ
Ｎ1、ＩＮ2に加えられる信号レベルが大きい場合は図中
のＶref―Ｖcntの高入力域となりトランジスタＱ4、Ｑ5
のコレクタ電流は高い電流領域で電流の直線性が悪化
し、トランジスタＱ3、Ｑ6のコレクタ電流は低い電流領
域で電流の直線性が悪化している。従って、これら低入
力域と高入力域との間の領域を避けて、電流の直線性が
良い領域を使用することになり、ダイナミックレンジが
限定されることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、前記し
たような従来の回路においては、図６によって説明した
ように、低信号入力時及び高信号入力時とでそれぞれ出
力電流が過渡領域に入り直線性が悪くなり、これを避け
るような出力電流の範囲で動作をさせることにより、ダ
イナミックレンジが狭くなるという問題があった。
たような従来の回路においては、図６によって説明した
ように、低信号入力時及び高信号入力時とでそれぞれ出
力電流が過渡領域に入り直線性が悪くなり、これを避け
るような出力電流の範囲で動作をさせることにより、ダ
イナミックレンジが狭くなるという問題があった。
【００１０】本発明は、ダイナミックレンジの広い可変
利得回路を得ることを目的としている。
利得回路を得ることを目的としている。
【００１１】
【課題を解決するための手段】前記した問題を解決する
ために、本発明に係る利得制御増幅回路は、以下のよう
に構成した。
ために、本発明に係る利得制御増幅回路は、以下のよう
に構成した。
【００１２】第１の発明においては、エミッタが相互に
接続されそれぞれのベースが第１の入力端子及び第２の
入力端子にそれぞれ接続された第１のトランジスタ及び
第２のトランジスタからなる第１の差動トランジスタ対
と、エミッタが相互に接続され該接続されたエミッタが
第１のトランジスタのコレクタに接続された第３のトラ
ンジスタ及び第４のトランジスタからなる第２の差動ト
ランジスタ対と、エミッタが相互に接続され該接続され
たエミッタが第２のトランジスタのコレクタに接続され
た第５のトランジスタ及び第６のトランジスタからなる
第３の差動トランジスタ対と、エミッタが相互に接続さ
れ該接続されたエミッタが第４のトランジスタのコレク
タに接続された第７のトランジスタ及び第８のトランジ
スタからなる第４の差動トランジスタ対と、エミッタが
相互に接続され該接続されたエミッタが第５のトランジ
スタのコレクタに接続された第９のトランジスタ及び第
１０のトランジスタからなる第５の差動トランジスタ対
と、からなり、第４のトランジスタ及び第５のトランジ
スタのそれぞれのベースは相互に接続されると共に第１
の定電圧源に接続され、第３のトランジスタ及び第６の
トランジスタのそれぞれのベースは相互に接続されると
共に第１の制御電圧が印加され、第８のトランジスタ及
び第９のトランジスタのそれぞれのベースは相互に接続
されると共に第２の定電圧源に接続され、第７のトラン
ジスタ及び第１０のトランジスタのそれぞれのベースは
相互に接続されると共に第２の制御電圧が印加され、第
３のトランジスタ及び第６のトランジスタ及び第７のト
ランジスタ及び第１０のトランジスタのそれぞれのコレ
クタは電源に接続され、第８のトランジスタのコレクタ
は第１の出力端子に接続されると共に第１の負荷インピ
ーダンスを介して電源に接続され、第９のトランジスタ
のコレクタは第２の出力端子に接続されると共に第２の
負荷インピーダンスを介して電源に接続されている可変
利得増幅回路とした。
接続されそれぞれのベースが第１の入力端子及び第２の
入力端子にそれぞれ接続された第１のトランジスタ及び
第２のトランジスタからなる第１の差動トランジスタ対
と、エミッタが相互に接続され該接続されたエミッタが
第１のトランジスタのコレクタに接続された第３のトラ
ンジスタ及び第４のトランジスタからなる第２の差動ト
ランジスタ対と、エミッタが相互に接続され該接続され
たエミッタが第２のトランジスタのコレクタに接続され
た第５のトランジスタ及び第６のトランジスタからなる
第３の差動トランジスタ対と、エミッタが相互に接続さ
れ該接続されたエミッタが第４のトランジスタのコレク
タに接続された第７のトランジスタ及び第８のトランジ
スタからなる第４の差動トランジスタ対と、エミッタが
相互に接続され該接続されたエミッタが第５のトランジ
スタのコレクタに接続された第９のトランジスタ及び第
１０のトランジスタからなる第５の差動トランジスタ対
と、からなり、第４のトランジスタ及び第５のトランジ
スタのそれぞれのベースは相互に接続されると共に第１
の定電圧源に接続され、第３のトランジスタ及び第６の
トランジスタのそれぞれのベースは相互に接続されると
共に第１の制御電圧が印加され、第８のトランジスタ及
び第９のトランジスタのそれぞれのベースは相互に接続
されると共に第２の定電圧源に接続され、第７のトラン
ジスタ及び第１０のトランジスタのそれぞれのベースは
相互に接続されると共に第２の制御電圧が印加され、第
３のトランジスタ及び第６のトランジスタ及び第７のト
ランジスタ及び第１０のトランジスタのそれぞれのコレ
クタは電源に接続され、第８のトランジスタのコレクタ
は第１の出力端子に接続されると共に第１の負荷インピ
ーダンスを介して電源に接続され、第９のトランジスタ
のコレクタは第２の出力端子に接続されると共に第２の
負荷インピーダンスを介して電源に接続されている可変
利得増幅回路とした。
【００１３】第２の発明においては、エミッタが相互に
接続された第１１のトランジスタ及び第１２のトランジ
スタからなる第６の差動トランジスタ対と、エミッタが
相互に接続された第１３のトランジスタ及び第１４のト
ランジスタからなる第７の差動トランジスタ対と、から
なり、第１２のトランジスタ及び第１３のトランジスタ
のそれぞれのベースは相互に接続されると共に第３の定
電圧源に接続され、第１１のトランジスタ及び第１４の
トランジスタのそれぞれのベースは相互に接続されると
共に第３の制御電圧が印加され、第８のトランジスタの
コレクタ及び第１の負荷インピーダンス及び第１の出力
端子との接続を切り離し、第９のトランジスタのコレク
タ及び第２の負荷インピーダンス及び第２の出力端子と
の接続を切り離し、第６の差動トランジスタ対の接続さ
れたエミッタを第８のトランジスタのコレクタと、第１
２のトランジスタのコレクタを第１の負荷インピーダン
ス及び第１の出力端子とそれぞれ接続し、第７の差動ト
ランジスタ対の接続されたエミッタを第９のトランジス
タのコレクタと、第１３のトランジスタのコレクタを第
２の負荷インピーダンス及び第２の出力端子とそれぞれ
接続し、第１１のトランジスタ及び第１４のトランジス
タのそれぞれのコレクタを電源に接続した請求項１記載
の可変利得増幅回路とした。
接続された第１１のトランジスタ及び第１２のトランジ
スタからなる第６の差動トランジスタ対と、エミッタが
相互に接続された第１３のトランジスタ及び第１４のト
ランジスタからなる第７の差動トランジスタ対と、から
なり、第１２のトランジスタ及び第１３のトランジスタ
のそれぞれのベースは相互に接続されると共に第３の定
電圧源に接続され、第１１のトランジスタ及び第１４の
トランジスタのそれぞれのベースは相互に接続されると
共に第３の制御電圧が印加され、第８のトランジスタの
コレクタ及び第１の負荷インピーダンス及び第１の出力
端子との接続を切り離し、第９のトランジスタのコレク
タ及び第２の負荷インピーダンス及び第２の出力端子と
の接続を切り離し、第６の差動トランジスタ対の接続さ
れたエミッタを第８のトランジスタのコレクタと、第１
２のトランジスタのコレクタを第１の負荷インピーダン
ス及び第１の出力端子とそれぞれ接続し、第７の差動ト
ランジスタ対の接続されたエミッタを第９のトランジス
タのコレクタと、第１３のトランジスタのコレクタを第
２の負荷インピーダンス及び第２の出力端子とそれぞれ
接続し、第１１のトランジスタ及び第１４のトランジス
タのそれぞれのコレクタを電源に接続した請求項１記載
の可変利得増幅回路とした。
【００１４】第３の発明においては、請求項２を複数回
繰り返した構成とした請求項２記載の可変利得増幅回路
とした。
繰り返した構成とした請求項２記載の可変利得増幅回路
とした。
【００１５】第４の発明においては、各段の可変利得増
幅回路の制御電圧を単一電圧源から供給する回路を付加
する請求項１乃至３記載の可変利得増幅回路とした。
幅回路の制御電圧を単一電圧源から供給する回路を付加
する請求項１乃至３記載の可変利得増幅回路とした。
【００１６】第５の発明においては、トランジスタがｎ
ｐｎトランジスタである請求項１乃至４記載の可変利得
増幅回路とした。
ｐｎトランジスタである請求項１乃至４記載の可変利得
増幅回路とした。
【００１７】第６の発明においては、トランジスタがｎ
チャネルＦＥＴである請求項１乃至４記載の可変利得増
幅回路とした。
チャネルＦＥＴである請求項１乃至４記載の可変利得増
幅回路とした。
【００１８】第７の発明においては、トランジスタがｐ
チャネルＦＥＴである請求項１乃至４記載の可変利得増
幅回路とした。
チャネルＦＥＴである請求項１乃至４記載の可変利得増
幅回路とした。
【００１９】
【作用】前記したように、可変利得回路毎に制御電圧を
調整することにより、ある一段が過渡領域となったとき
に他段の利得制御により出力段となるトランジスタのコ
レクタ電流が制御されることになる。そして、可変利得
回路を多段構成とする事により、ダイナミックレンジが
広がり低信号レベル入力時及び高信号レベル入力時でも
直線性の良い動作をすることになる。
調整することにより、ある一段が過渡領域となったとき
に他段の利得制御により出力段となるトランジスタのコ
レクタ電流が制御されることになる。そして、可変利得
回路を多段構成とする事により、ダイナミックレンジが
広がり低信号レベル入力時及び高信号レベル入力時でも
直線性の良い動作をすることになる。
【００２０】
【発明の実施の形態】以下、本発明の第１の実施例につ
いて図１を参照して説明する。
いて図１を参照して説明する。
【００２１】同図において、トランジスタＱ1及びＱ2は
入力段を構成しており、トランジスタＱ3〜Ｑ6で利得の
大きい第１の可変利得回路を構成しており、トランジス
タＱ7〜Ｑ10で利得の小さい第２の可変利得回路を構成
している。
入力段を構成しており、トランジスタＱ3〜Ｑ6で利得の
大きい第１の可変利得回路を構成しており、トランジス
タＱ7〜Ｑ10で利得の小さい第２の可変利得回路を構成
している。
【００２２】回路動作はトランジスタＱ1、Ｑ2で増幅さ
れた入力信号をトランジスタＱ3〜Ｑ10からなる可変利
得回路で出力レベルの制御が行われる。
れた入力信号をトランジスタＱ3〜Ｑ10からなる可変利
得回路で出力レベルの制御が行われる。
【００２３】第１の可変利得回路は、トランジスタＱ
4、Ｑ5のベースに加わる第１の定電圧Ｖref1に対しトラ
ンジスタＱ3、Ｑ6のベースに加える第１の制御電圧Ｖcn
t1を調整することにより利得の大きい制御が行われる。
4、Ｑ5のベースに加わる第１の定電圧Ｖref1に対しトラ
ンジスタＱ3、Ｑ6のベースに加える第１の制御電圧Ｖcn
t1を調整することにより利得の大きい制御が行われる。
【００２４】そして入力信号が低信号レベル入力及び高
低信号レベル入力のときには、トランジスタＱ3、Ｑ6か
らなる第１の可変利得回路は過渡領域となるため、トラ
ンジスタＱ7、Ｑ10からなる第２の可変利得回路のトラ
ンジスタＱ8、Ｑ9のベースに加わる第２の定電圧Ｖref2
に対しトランジスタＱ7、Ｑ10のベースに加える第２の
制御電圧Ｖcnt2を調整することにより利得の小さい制御
が行われる。
低信号レベル入力のときには、トランジスタＱ3、Ｑ6か
らなる第１の可変利得回路は過渡領域となるため、トラ
ンジスタＱ7、Ｑ10からなる第２の可変利得回路のトラ
ンジスタＱ8、Ｑ9のベースに加わる第２の定電圧Ｖref2
に対しトランジスタＱ7、Ｑ10のベースに加える第２の
制御電圧Ｖcnt2を調整することにより利得の小さい制御
が行われる。
【００２５】図２は上記動作時の各トランジスタのコレ
クタ電流と制御電圧との関係を示したものであり、従来
回路のダイナミックレンジに比べ本発明の第１の実施例
の回路のダイナミックレンジが広くなっていることがわ
かる。
クタ電流と制御電圧との関係を示したものであり、従来
回路のダイナミックレンジに比べ本発明の第１の実施例
の回路のダイナミックレンジが広くなっていることがわ
かる。
【００２６】このような回路構成にすることにより、従
来回路より過渡領域が狭まり、ダイナミックレンジを広
くすることができる。
来回路より過渡領域が狭まり、ダイナミックレンジを広
くすることができる。
【００２７】図３は本発明の第２の実施例であり、過渡
領域を更に狭め、ダイナミックレンジをより広くする為
に可変利得回路を多段構成にしたものである。
領域を更に狭め、ダイナミックレンジをより広くする為
に可変利得回路を多段構成にしたものである。
【００２８】同図の全体構成である（ａ）の回路構成
中、「第１の可変利得回路」として示された部分には同
図中の（ｂ）に示された差動増幅対の各端子ｂ1乃至ｂ7
をそれぞれ当てはめ、以下同様に「第２の可変利得回
路」として示された部分、「第３の可変利得回路」とし
て示された部分、「ｎ段目の可変利得回路」として示さ
れた部分にもそれぞれ（ｂ）に示された差動増幅対の各
端子ｂ1乃至ｂ7をそれぞれ当てはめることにより全体の
回路構成が完成する。
中、「第１の可変利得回路」として示された部分には同
図中の（ｂ）に示された差動増幅対の各端子ｂ1乃至ｂ7
をそれぞれ当てはめ、以下同様に「第２の可変利得回
路」として示された部分、「第３の可変利得回路」とし
て示された部分、「ｎ段目の可変利得回路」として示さ
れた部分にもそれぞれ（ｂ）に示された差動増幅対の各
端子ｂ1乃至ｂ7をそれぞれ当てはめることにより全体の
回路構成が完成する。
【００２９】この回路動作については、第１の実施例に
おいて説明した動作を繰り返したものと同じ原理である
のでその説明は省略する。
おいて説明した動作を繰り返したものと同じ原理である
のでその説明は省略する。
【００３０】図４は本発明の第３の実施例であり、可変
利得回路を多段構成にしたときに、単一電圧源から供給
する回路を付加することを特徴とする可変利得増幅回路
である。同図の回路構成中、「第１の可変利得回路」と
して示された部分には図３の中の（ｂ）に示された差動
増幅対の各端子ｂ1乃至ｂ7をそれぞれ当てはめ、以下同
様に「第２の可変利得回路」として示された部分、「第
３の可変利得回路」として示された部分、「ｎ段目の可
変利得回路」として示された部分にもそれぞれ（ｂ）に
示された差動増幅対の各端子ｂ1乃至ｂ7をそれぞれ当て
はめることにより全体の回路構成が完成する。
利得回路を多段構成にしたときに、単一電圧源から供給
する回路を付加することを特徴とする可変利得増幅回路
である。同図の回路構成中、「第１の可変利得回路」と
して示された部分には図３の中の（ｂ）に示された差動
増幅対の各端子ｂ1乃至ｂ7をそれぞれ当てはめ、以下同
様に「第２の可変利得回路」として示された部分、「第
３の可変利得回路」として示された部分、「ｎ段目の可
変利得回路」として示された部分にもそれぞれ（ｂ）に
示された差動増幅対の各端子ｂ1乃至ｂ7をそれぞれ当て
はめることにより全体の回路構成が完成する。
【００３１】回路動作は、低信号レベル入力時及び高低
信号レベル入力時に第１の可変利得可変が過渡領域とな
る時、第２の可変利得回路に加わる第２の制御電圧Ｖcn
t2を調整し、第２の可変利得回路が過渡領域となるとき
第３の可変利得回路に加わる第３の制御電圧Ｖcnt3を調
整し、ｎ段目の可変利得回路が過渡領域となる時ｎ＋１
段目の可変利得回路に加わる定電圧Ｖcntn+1を調整する
ように構成したものである。
信号レベル入力時に第１の可変利得可変が過渡領域とな
る時、第２の可変利得回路に加わる第２の制御電圧Ｖcn
t2を調整し、第２の可変利得回路が過渡領域となるとき
第３の可変利得回路に加わる第３の制御電圧Ｖcnt3を調
整し、ｎ段目の可変利得回路が過渡領域となる時ｎ＋１
段目の可変利得回路に加わる定電圧Ｖcntn+1を調整する
ように構成したものである。
【００３２】
【発明の効果】以上述べたように、本発明によれば、２
組の差動増幅回路を多段構成にすることによりダイナミ
ックレンジの広い利得制御が行うことができる。
組の差動増幅回路を多段構成にすることによりダイナミ
ックレンジの広い利得制御が行うことができる。
【００３３】また、ダイナミックレンジが広くなったこ
とで低信号レベル入力時及び高信号レベル入力時におい
ても直線性の良い可変利得回路が得られるという効果を
有する。
とで低信号レベル入力時及び高信号レベル入力時におい
ても直線性の良い可変利得回路が得られるという効果を
有する。
【図１】 本発明の第１の実施例の回路図
【図２】 本発明の第１の実施例における電圧電流特
性
性
【図３】 本発明の第２の実施例の回路図
【図４】 本発明の第３の実施例の回路図
【図５】 従来の回路の回路図
【図６】 従来の回路例における電圧電流特性
Ｑ1、Ｑ2、Ｑ3、Ｑ4、Ｑ5、Ｑ6、Ｑ7、Ｑ8、Ｑ9、Ｑ1
0、Ｑ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15：トランジスタ、Ｒ
1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8、Ｒ9、Ｒ10、
Ｒ11：負荷抵抗、Ｉc3、Ｉc4、Ｉc5、Ｉc6、Ｉc7、Ｉc
8、Ｉc9、Ｉc10：コレクタ電流、ＩＮ1、ＩＮ2：入力端
子、ＯＵＴ1、ＯＵＴ2：出力端子、Ｖcc：電源、Ｖre
f：定電圧源、Ｖcnt：制御電圧、Ｉref：定電流源、Ｉc
nt：制御電流
0、Ｑ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15：トランジスタ、Ｒ
1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8、Ｒ9、Ｒ10、
Ｒ11：負荷抵抗、Ｉc3、Ｉc4、Ｉc5、Ｉc6、Ｉc7、Ｉc
8、Ｉc9、Ｉc10：コレクタ電流、ＩＮ1、ＩＮ2：入力端
子、ＯＵＴ1、ＯＵＴ2：出力端子、Ｖcc：電源、Ｖre
f：定電圧源、Ｖcnt：制御電圧、Ｉref：定電流源、Ｉc
nt：制御電流
Claims (7)
- 【請求項１】 エミッタが相互に接続されそれぞれのベ
ースが第１の入力端子及び第２の入力端子にそれぞれ接
続された第１のトランジスタ及び第２のトランジスタか
らなる第１の差動トランジスタ対と、 エミッタが相互に接続され該接続されたエミッタが前記
第１のトランジスタのコレクタに接続された第３のトラ
ンジスタ及び第４のトランジスタからなる第２の差動ト
ランジスタ対と、 エミッタが相互に接続され該接続されたエミッタが前記
第２のトランジスタのコレクタに接続された第５のトラ
ンジスタ及び第６のトランジスタからなる第３の差動ト
ランジスタ対と、 エミッタが相互に接続され該接続されたエミッタが前記
第４のトランジスタのコレクタに接続された第７のトラ
ンジスタ及び第８のトランジスタからなる第４の差動ト
ランジスタ対と、 エミッタが相互に接続され該接続されたエミッタが前記
第５のトランジスタのコレクタに接続された第９のトラ
ンジスタ及び第１０のトランジスタからなる第５の差動
トランジスタ対と、からなり、 前記第４のトランジスタ及び前記第５のトランジスタの
それぞれのベースは相互に接続されると共に第１の定電
圧源に接続され、 前記第３のトランジスタ及び前記第６のトランジスタの
それぞれのベースは相互に接続されると共に第１の制御
電圧が印加され、 前記第８のトランジスタ及び前記第９のトランジスタの
それぞれのベースは相互に接続されると共に第２の定電
圧源に接続され、 前記第７のトランジスタ及び前記第１０のトランジスタ
のそれぞれのベースは相互に接続されると共に第２の制
御電圧が印加され、 前記第３のトランジスタ及び前記第６のトランジスタ及
び前記第７のトランジスタ及び前記第１０のトランジス
タのそれぞれのコレクタは電源に接続され、前記第８の
トランジスタのコレクタは第１の出力端子に接続される
と共に第１の負荷インピーダンスを介して前記電源に接
続され、 前記第９のトランジスタのコレクタは第２の出力端子に
接続されると共に第２の負荷インピーダンスを介して前
記電源に接続されていることを特徴とする可変利得増幅
回路。 - 【請求項２】 エミッタが相互に接続された第１１のト
ランジスタ及び第１２のトランジスタからなる第６の差
動トランジスタ対と、 エミッタが相互に接続された第１３のトランジスタ及び
第１４のトランジスタからなる第７の差動トランジスタ
対と、からなり、 前記第１２のトランジスタ及び前記第１３のトランジス
タのそれぞれのベースは相互に接続されると共に第３の
定電圧源に接続され、 前記第１１のトランジスタ及び前記第１４のトランジス
タのそれぞれのベースは相互に接続されると共に第３の
制御電圧が印加され、 前記第８のトランジスタのコレクタ及び前記第１の負荷
インピーダンス及び前記第１の出力端子との接続を切り
離し、 前記第９のトランジスタのコレクタ及び前記第２の負荷
インピーダンス及び前記第２の出力端子との接続を切り
離し、 前記第６の差動トランジスタ対の接続されたエミッタを
前記第８のトランジスタのコレクタと、前記第１２のト
ランジスタのコレクタを前記第１の負荷インピーダンス
及び前記第１の出力端子とそれぞれ接続し、 前記第７の差動トランジスタ対の接続されたエミッタを
前記第９のトランジスタのコレクタと、前記第１３のト
ランジスタのコレクタを前記第２の負荷インピーダンス
及び前記第２の出力端子とそれぞれ接続し、 前記第１１のトランジスタ及び前記第１４のトランジス
タのそれぞれのコレクタを前記電源に接続したことを特
徴とする請求項１記載の可変利得増幅回路。 - 【請求項３】 請求項２を複数回繰り返した構成とした
ことを特徴とする請求項２記載の可変利得増幅回路。 - 【請求項４】 前記各段の可変利得増幅回路の制御電圧
を単一電圧源から供給する回路を付加することを特徴と
する請求項１乃至３記載の可変利得増幅回路。 - 【請求項５】 前記トランジスタがｎｐｎトランジスタ
であることを特徴とする請求項１乃至４記載の可変利得
増幅回路。 - 【請求項６】 前記トランジスタがｎチャネルＦＥＴで
あることを特徴とする請求項１乃至４記載の可変利得増
幅回路。 - 【請求項７】 前記トランジスタがｐチャネルＦＥＴで
あることを特徴とする請求項１乃至４記載の可変利得増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168729A JP2000004135A (ja) | 1998-06-16 | 1998-06-16 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168729A JP2000004135A (ja) | 1998-06-16 | 1998-06-16 | 可変利得増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000004135A true JP2000004135A (ja) | 2000-01-07 |
Family
ID=15873347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10168729A Pending JP2000004135A (ja) | 1998-06-16 | 1998-06-16 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000004135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100570135B1 (ko) * | 2000-10-10 | 2006-04-12 | 인터내셔널 비지네스 머신즈 코포레이션 | 선형 가변 이득 증폭기{linear variable gain amplifiers} |
| KR100613141B1 (ko) * | 2002-07-19 | 2006-08-17 | 인티그런트 테크놀로지즈(주) | 선형성이 개선된 가변 이득 증폭기 |
-
1998
- 1998-06-16 JP JP10168729A patent/JP2000004135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100570135B1 (ko) * | 2000-10-10 | 2006-04-12 | 인터내셔널 비지네스 머신즈 코포레이션 | 선형 가변 이득 증폭기{linear variable gain amplifiers} |
| KR100613141B1 (ko) * | 2002-07-19 | 2006-08-17 | 인티그런트 테크놀로지즈(주) | 선형성이 개선된 가변 이득 증폭기 |
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040305 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061004 |
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