JP3317240B2 - 利得制御増幅器 - Google Patents
利得制御増幅器Info
- Publication number
- JP3317240B2 JP3317240B2 JP21378798A JP21378798A JP3317240B2 JP 3317240 B2 JP3317240 B2 JP 3317240B2 JP 21378798 A JP21378798 A JP 21378798A JP 21378798 A JP21378798 A JP 21378798A JP 3317240 B2 JP3317240 B2 JP 3317240B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- circuit
- gain control
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、自動利得制御回
路等に使用される掛算型の利得制御増幅器に関する。
路等に使用される掛算型の利得制御増幅器に関する。
【０００２】
【従来の技術】制御電圧従って利得を制御して、入力信
号を増幅する利得制御増幅器が知られている。従来の利
得制御増幅器の構成を図４に示す。
号を増幅する利得制御増幅器が知られている。従来の利
得制御増幅器の構成を図４に示す。
【０００３】図４の可変利得増幅器は、差動増幅回路を
構成するトランジスタQ1、Q2と、差動対を構成するトラ
ンジスタQ3、Q4と、トランジスタQ1，Q2のエミッタを接
続する抵抗3と、トランジスタQ4のコレクタに接続され
た負荷4と、定電流回路5，6とから構成される。この可
変利得増幅器は、入力端子１，２間に入力された電圧
を、利得制御電圧V1、V3で制御される利得で増幅し、出
力端子8から出力する。
構成するトランジスタQ1、Q2と、差動対を構成するトラ
ンジスタQ3、Q4と、トランジスタQ1，Q2のエミッタを接
続する抵抗3と、トランジスタQ4のコレクタに接続され
た負荷4と、定電流回路5，6とから構成される。この可
変利得増幅器は、入力端子１，２間に入力された電圧
を、利得制御電圧V1、V3で制御される利得で増幅し、出
力端子8から出力する。
【０００４】ここで、トランジスタQ1とQ2のエミッタ電
流をI1、I2、抵抗4に流れる電流をI3、抵抗3と4の抵抗
値をREとRLとすると、出力可能電圧（出力電圧のレンジ
幅）VOUTrangeは数式１で、トランジスタQ1，Q2の入力
可能電圧（飽和せずに増幅できる入力端子１，２間の電
圧の最大値）Vinmaxは数式２で示すようになる。
流をI1、I2、抵抗4に流れる電流をI3、抵抗3と4の抵抗
値をREとRLとすると、出力可能電圧（出力電圧のレンジ
幅）VOUTrangeは数式１で、トランジスタQ1，Q2の入力
可能電圧（飽和せずに増幅できる入力端子１，２間の電
圧の最大値）Vinmaxは数式２で示すようになる。
【０００５】
【数１】VOUTrange＝RL×I3
【０００６】
【数２】Vinmax＝（I1＋I2）×Re
【０００７】
【発明が解決しようとする課題】図４の構成では、抵抗
4に流れる電流I3が、利得の変化によって増減するた
め、利得が小さくなると、大きい電圧を出力することが
できない（大きな出力レンジを確保できない）。利得制
御増幅器は、通常、出力電圧を一定振幅にする自動利得
制御回路等に使用されるため、利得の変化によって出力
できる電圧が変化することは好ましくない。
4に流れる電流I3が、利得の変化によって増減するた
め、利得が小さくなると、大きい電圧を出力することが
できない（大きな出力レンジを確保できない）。利得制
御増幅器は、通常、出力電圧を一定振幅にする自動利得
制御回路等に使用されるため、利得の変化によって出力
できる電圧が変化することは好ましくない。
【０００８】また、入力電圧を大きくするために、トラ
ンジスタQ1とQ2のエミッタ電流I1とI2を大きくすると、
電流I3が大きくなり、抵抗4での電圧降下が大きくな
る。このため、電源電圧Vccが低い回路では、この利得
制御増幅器が正常に動作できなくなるという問題があっ
た。電子回路の電源電圧の多くは5Vであり、通常の自動
利得制御回路の出力は、A／Dコンバータへの入力を考慮
して１V〜３Vに設定されており、回路設計を困難にす
る。
ンジスタQ1とQ2のエミッタ電流I1とI2を大きくすると、
電流I3が大きくなり、抵抗4での電圧降下が大きくな
る。このため、電源電圧Vccが低い回路では、この利得
制御増幅器が正常に動作できなくなるという問題があっ
た。電子回路の電源電圧の多くは5Vであり、通常の自動
利得制御回路の出力は、A／Dコンバータへの入力を考慮
して１V〜３Vに設定されており、回路設計を困難にす
る。
【０００９】この発明は、上記実情に鑑みてなされたも
ので、利得が低いときでも、大きい出力可能電圧を確保
でき、且つ、大きい入力可能電圧を確保することができ
る利得制御増幅器を提供することを目的とする。また、
この発明は、自動利得制御回路に用いて好適な利得制御
増幅器を提供することを目的とする。
ので、利得が低いときでも、大きい出力可能電圧を確保
でき、且つ、大きい入力可能電圧を確保することができ
る利得制御増幅器を提供することを目的とする。また、
この発明は、自動利得制御回路に用いて好適な利得制御
増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかる利得制御増幅器は、
第１の入力端と第２の入力端と、前記第１の入力端にベ
ースが接続され、電流路の一端に第１の定電流回路が接
続され、電流路の他端に所定電圧が印加された第１のト
ランジスタと、前記第２の入力端にベースが接続され、
電流路の一端が前記第１のトランジスタの電流路の一端
に抵抗を介して接続されると共に第２の定電流回路に接
続され、前記第１のトランジスタと共に前記１の入力端
と第２の入力端に入力された信号を差動増幅する差動増
幅回路を構成する第２のトランジスタと、電流路の一端
が前記第２のトランジスタの電流路の他端に接続され、
電流路の他端に所定電圧が印加された第３のトランジス
タと、前記第２のトランジスタの電流路の他端に電流路
の一端が接続され、負荷を介して所定電圧が電流路の他
端に印加され、第３のトランジスタと共に差動対を形成
する第４のトランジスタと、前記第４のトランジスタの
電流路の他端と前記負荷との間に接続された出力端と、
前記第３と第４のトランジスタのベースと前記第１と第
２のトランジスタの電流路の一端にそれぞれ接続され、
利得制御信号に従って前記第３と第４のトランジスタの
ベースに印加する電圧を制御して、この差動増幅回路の
増幅率を制御し、さらに、前記利得制御信号に従って前
記第１のトランジスタの電流路の一端に流れる電流と第
２のトランジスタの電流路の一端に流れる電流とをそれ
ぞれ制御する制御手段と、から構成されることを特徴と
する。
め、この発明の第１の観点にかかる利得制御増幅器は、
第１の入力端と第２の入力端と、前記第１の入力端にベ
ースが接続され、電流路の一端に第１の定電流回路が接
続され、電流路の他端に所定電圧が印加された第１のト
ランジスタと、前記第２の入力端にベースが接続され、
電流路の一端が前記第１のトランジスタの電流路の一端
に抵抗を介して接続されると共に第２の定電流回路に接
続され、前記第１のトランジスタと共に前記１の入力端
と第２の入力端に入力された信号を差動増幅する差動増
幅回路を構成する第２のトランジスタと、電流路の一端
が前記第２のトランジスタの電流路の他端に接続され、
電流路の他端に所定電圧が印加された第３のトランジス
タと、前記第２のトランジスタの電流路の他端に電流路
の一端が接続され、負荷を介して所定電圧が電流路の他
端に印加され、第３のトランジスタと共に差動対を形成
する第４のトランジスタと、前記第４のトランジスタの
電流路の他端と前記負荷との間に接続された出力端と、
前記第３と第４のトランジスタのベースと前記第１と第
２のトランジスタの電流路の一端にそれぞれ接続され、
利得制御信号に従って前記第３と第４のトランジスタの
ベースに印加する電圧を制御して、この差動増幅回路の
増幅率を制御し、さらに、前記利得制御信号に従って前
記第１のトランジスタの電流路の一端に流れる電流と第
２のトランジスタの電流路の一端に流れる電流とをそれ
ぞれ制御する制御手段と、から構成されることを特徴と
する。
【００１１】この発明の利得制御増幅器によれば、第１
と第２のトランジスタから構成される増幅回路の利得
を、差動対によりアッテネートし、見かけ上の利得を制
御できる。そして、見かけの利得が小さいときに、第4
のトランジスタを流れる電流を一定値に制御すれば、出
力可能電圧が小さくなることを防止できる。
と第２のトランジスタから構成される増幅回路の利得
を、差動対によりアッテネートし、見かけ上の利得を制
御できる。そして、見かけの利得が小さいときに、第4
のトランジスタを流れる電流を一定値に制御すれば、出
力可能電圧が小さくなることを防止できる。
【００１２】前記制御手段は、例えば、前記第１のトラ
ンジスタと前記第１の定電流回路とのノードと、前記第
２のトランジスタと前記第２の定電流回路とのノード
に、利得制御信号に従って制御電流を出力する電流制御
手段を備える。
ンジスタと前記第１の定電流回路とのノードと、前記第
２のトランジスタと前記第２の定電流回路とのノード
に、利得制御信号に従って制御電流を出力する電流制御
手段を備える。
【００１３】前記電流制御手段は、前記第３と第４のト
ランジスタのベースに印加する電圧が互いに等しくなっ
たときから電流を出力し、前記第４のトランジスタの電
流路を流れる電流が、前記第２のトランジスタが出力す
る電流の1／2となるように、前記制御電流を制御する。
ランジスタのベースに印加する電圧が互いに等しくなっ
たときから電流を出力し、前記第４のトランジスタの電
流路を流れる電流が、前記第２のトランジスタが出力す
る電流の1／2となるように、前記制御電流を制御する。
【００１４】前記電流制御手段は、見かけの増幅率が所
定値より小さくなったときに、前記第３のトランジスタ
の電流路に流れる電流が実質的に一定値になるように、
前記制御電流を制御してもよい。
定値より小さくなったときに、前記第３のトランジスタ
の電流路に流れる電流が実質的に一定値になるように、
前記制御電流を制御してもよい。
【００１５】前記利得制御回路は、例えば、前記利得を
制御する信号と基準電圧がそれぞれ供給される一対のト
ランジスタから構成される差動回路と、前記第１の差動
回路を構成する一対のトランジスタの一方を流れる電流
を入力し、対応する電流を出力する第１のカレントミラ
ー回路と、前記差動回路を構成する一対のトランジスタ
の他方を流れる電流を入力し、対応する電流を出力する
第２のカレントミラー回路と、前記第２のカレントミラ
ー回路の出力電流を入力し、対応する電流を出力する第
３のカレントミラー回路と、前記第１のカレントミラー
回路の出力電流と前記第３のカレントミラー回路の出力
電流との差分を入力し、対応する電流を前記制御電流と
して出力する第４のカレントミラー回路と、から構成さ
れる。
制御する信号と基準電圧がそれぞれ供給される一対のト
ランジスタから構成される差動回路と、前記第１の差動
回路を構成する一対のトランジスタの一方を流れる電流
を入力し、対応する電流を出力する第１のカレントミラ
ー回路と、前記差動回路を構成する一対のトランジスタ
の他方を流れる電流を入力し、対応する電流を出力する
第２のカレントミラー回路と、前記第２のカレントミラ
ー回路の出力電流を入力し、対応する電流を出力する第
３のカレントミラー回路と、前記第１のカレントミラー
回路の出力電流と前記第３のカレントミラー回路の出力
電流との差分を入力し、対応する電流を前記制御電流と
して出力する第４のカレントミラー回路と、から構成さ
れる。
【００１６】
【００１７】
【００１８】
【００１９】
【発明の実施の形態】以下、この発明の実施の形態にか
かる利得制御増幅器について説明する。この利得制御増
幅器は、図１に示すように、差動増幅回路DP1と差動回
路DP2とから構成された掛算型利得制御増幅器と、利得
制御回路20と、から構成される。
かる利得制御増幅器について説明する。この利得制御増
幅器は、図１に示すように、差動増幅回路DP1と差動回
路DP2とから構成された掛算型利得制御増幅器と、利得
制御回路20と、から構成される。
【００２０】差動増幅回路DP1は、トランジスタQ1、Q2
と、抵抗3と、定電流回路5，6と、入力端子１，2から構
成される。トランジスタQ1のコレクタは、所定電圧（一
般に、電源電圧）Vccが印加された端子に接続され、ベ
ースは、入力端子2に接続され、エミッタは、抵抗3の一
端と、定電流回路6の電流流入端と、利得制御回路20の
端子dと、に接続されている。トランジスタQ2のコレク
タは、トランジスタQ3のエミッタとトランジスタQ4のエ
ミッタとに共通に接続され、ベースは、入力端子１に接
続され、エミッタは、抵抗3の他端と定電流回路5の電流
流入端と、利得制御回路20の端子cと、に接続されてい
る。定電流回路5，6の電流出力端はそれぞれ、所定電圧
（一般にグランド電圧）Vssが印加された端子に接続さ
れている。
と、抵抗3と、定電流回路5，6と、入力端子１，2から構
成される。トランジスタQ1のコレクタは、所定電圧（一
般に、電源電圧）Vccが印加された端子に接続され、ベ
ースは、入力端子2に接続され、エミッタは、抵抗3の一
端と、定電流回路6の電流流入端と、利得制御回路20の
端子dと、に接続されている。トランジスタQ2のコレク
タは、トランジスタQ3のエミッタとトランジスタQ4のエ
ミッタとに共通に接続され、ベースは、入力端子１に接
続され、エミッタは、抵抗3の他端と定電流回路5の電流
流入端と、利得制御回路20の端子cと、に接続されてい
る。定電流回路5，6の電流出力端はそれぞれ、所定電圧
（一般にグランド電圧）Vssが印加された端子に接続さ
れている。
【００２１】差動回路DP2は、トランジスタQ3とQ4との
差動対から構成される。トランジスタQ3のコレクタは、
所定電圧Vccに接続され、ベースは、利得制御回路20の
制御電圧出力端bに接続されている。トランジスタQ4の
コレクタは、負荷抵抗4を介して所定電圧Vccに接続さ
れ、さらに、出力端子9に接続され、ベースは利得制御
回路20の制御電圧出力端aに接続されている。
差動対から構成される。トランジスタQ3のコレクタは、
所定電圧Vccに接続され、ベースは、利得制御回路20の
制御電圧出力端bに接続されている。トランジスタQ4の
コレクタは、負荷抵抗4を介して所定電圧Vccに接続さ
れ、さらに、出力端子9に接続され、ベースは利得制御
回路20の制御電圧出力端aに接続されている。
【００２２】利得制御回路20は、利得制御信号Vcに従っ
て、トランジスタQ4，Q3のベースの制御電圧V1，V2を制
御し、利得を大きくする際には、制御電圧V1を大きく，
V2を小さくして、利得を小さくする際には、制御電圧V1
を小さく，V2を大きくする。さらに、利得制御回路20
は、制御電圧V1，V2に連動し、利得を下げると出力電流
（トランジスタQ2のエミッタから引き出す電流）i1と、
出力電流（トランジスタQ1のエミッタから引き出す電
流）i2を増加させ、利得を上げると電流i1，i2を低減す
る。具体的には、利得制御回路20は、V1＞V2の際（実質
的な利得が最大利得の1／2より大きい時）は、電流i1＝
i2＝0とし、V1＝V2から電流i1，i2を流しはじめ、負荷
抵抗4を流れる電流I3がトランジスタQ2のエミッタ電流I
2の1／2となるように、電流i1，i2を制御する。利得制
御回路20の構成及び動作の詳細については、図３を参照
して後述する。
て、トランジスタQ4，Q3のベースの制御電圧V1，V2を制
御し、利得を大きくする際には、制御電圧V1を大きく，
V2を小さくして、利得を小さくする際には、制御電圧V1
を小さく，V2を大きくする。さらに、利得制御回路20
は、制御電圧V1，V2に連動し、利得を下げると出力電流
（トランジスタQ2のエミッタから引き出す電流）i1と、
出力電流（トランジスタQ1のエミッタから引き出す電
流）i2を増加させ、利得を上げると電流i1，i2を低減す
る。具体的には、利得制御回路20は、V1＞V2の際（実質
的な利得が最大利得の1／2より大きい時）は、電流i1＝
i2＝0とし、V1＝V2から電流i1，i2を流しはじめ、負荷
抵抗4を流れる電流I3がトランジスタQ2のエミッタ電流I
2の1／2となるように、電流i1，i2を制御する。利得制
御回路20の構成及び動作の詳細については、図３を参照
して後述する。
【００２３】次に、上記構成を有する利得制御増幅器の
増幅動作について説明する。ここで、トランジスタQ1の
エミッタ電流をI1、トランジスタQ2のエミッタ電流をI
2、負荷抵抗4に流れる電流をI3、抵抗3の抵抗値をRE、
負荷抵抗4の抵抗値をRLとする。また、利得制御回路20
から、トランジスタQ4のベースに供給される電圧をV1、
トランジスタQ3のベースに供給される電圧をV2、トラン
ジスタQ2のエミッタから引き出す電流をi1、トランジス
タQ2のエミッタから引き出す電流をi2、とする。
増幅動作について説明する。ここで、トランジスタQ1の
エミッタ電流をI1、トランジスタQ2のエミッタ電流をI
2、負荷抵抗4に流れる電流をI3、抵抗3の抵抗値をRE、
負荷抵抗4の抵抗値をRLとする。また、利得制御回路20
から、トランジスタQ4のベースに供給される電圧をV1、
トランジスタQ3のベースに供給される電圧をV2、トラン
ジスタQ2のエミッタから引き出す電流をi1、トランジス
タQ2のエミッタから引き出す電流をi2、とする。
【００２４】図１に示す可変利得増幅器は、エミッタ抵
抗REと負荷抵抗RLで定まる利得を、トランジスタQ3，Q4
で構成される差動回路でアッテネートすることにより、
実質的（見かけ上の）利得を変化させている。
抗REと負荷抵抗RLで定まる利得を、トランジスタQ3，Q4
で構成される差動回路でアッテネートすることにより、
実質的（見かけ上の）利得を変化させている。
【００２５】即ち、入力端１と２の間に印加された入力
電圧VinはトランジスタQ1及びQ2、抵抗3、定電流回路
5，6から構成される差動増幅回路DP1により増幅され、
増幅された電圧に対応する電流I1とI2が、トランジスタ
Q1とQ2のコレクタ−エミッタ路（電流路）に流れる。増
幅回路DP1の出力電流I2は、トランジスタQ3とQ4の電流
路に分流され、出力端子9には、出力電圧Vo＝Vcc−RL・
I3が出力される。
電圧VinはトランジスタQ1及びQ2、抵抗3、定電流回路
5，6から構成される差動増幅回路DP1により増幅され、
増幅された電圧に対応する電流I1とI2が、トランジスタ
Q1とQ2のコレクタ−エミッタ路（電流路）に流れる。増
幅回路DP1の出力電流I2は、トランジスタQ3とQ4の電流
路に分流され、出力端子9には、出力電圧Vo＝Vcc−RL・
I3が出力される。
【００２６】一方、利得制御回路20は、利得制御信号Vc
に従って、トランジスタQ4，Q3のベース電圧V1，V2を制
御し、利得を小さくする際には、V1を小さく，V2を大き
くし、電流I3を小さくする。また、利得を大きくする際
には、V1を小さく，V2を大きくして、電流I3を大きくす
る。これにより、出力電圧Vcc−Rc・I3が変化し、見か
けの増幅率が制御される。
に従って、トランジスタQ4，Q3のベース電圧V1，V2を制
御し、利得を小さくする際には、V1を小さく，V2を大き
くし、電流I3を小さくする。また、利得を大きくする際
には、V1を小さく，V2を大きくして、電流I3を大きくす
る。これにより、出力電圧Vcc−Rc・I3が変化し、見か
けの増幅率が制御される。
【００２７】さらに、利得制御回路20は、V1＞V2（利得
が最大利得の1／2より大きい）の際は、電流i1＝i2＝0
とし、V1＝V2から電流i1，i2を流し始め、負荷抵抗4を
流れる電流I3がトランジスタQ2のエミッタ電流I2の1／2
となるように、電流i1，i2を制御する。
が最大利得の1／2より大きい）の際は、電流i1＝i2＝0
とし、V1＝V2から電流i1，i2を流し始め、負荷抵抗4を
流れる電流I3がトランジスタQ2のエミッタ電流I2の1／2
となるように、電流i1，i2を制御する。
【００２８】従って、図２に示すように、最大利得の
際、負荷抵抗4に流れる電流I3は、トランジスタQ2のエ
ミッタ電流I2と同じになり、i1＝i2＝0である。以下、
利得が低下するに従って、I3も減少する。
際、負荷抵抗4に流れる電流I3は、トランジスタQ2のエ
ミッタ電流I2と同じになり、i1＝i2＝0である。以下、
利得が低下するに従って、I3も減少する。
【００２９】トランジスタQ3，Q4の制御電圧V1，V2が等
しくなる最大利得の1／2のポイントからi1，i2が流れ始
め、I3＝I2／2になるように制御される。従って、利得
がいくら下がっても負荷抵抗4に流れる電流I3は一定（I
2／2）であり、出力可能電圧（ダイナミックレンジ）I3
・Rcは一定である。
しくなる最大利得の1／2のポイントからi1，i2が流れ始
め、I3＝I2／2になるように制御される。従って、利得
がいくら下がっても負荷抵抗4に流れる電流I3は一定（I
2／2）であり、出力可能電圧（ダイナミックレンジ）I3
・Rcは一定である。
【００３０】また、Q1，Q2の入力可能電圧はRE・（I1＋
I2＋i1＋i2）であり、利得が下がったときには、電流i1
とi2の和分（RE・（i1＋i2））だけ、大きな電圧が入力
できることになる。
I2＋i1＋i2）であり、利得が下がったときには、電流i1
とi2の和分（RE・（i1＋i2））だけ、大きな電圧が入力
できることになる。
【００３１】従って、この実施の形態によれば、利得が
低いときでも、大きい出力可能電圧を確保でき、且つ、
大きい入力可能電圧を確保することができる利得制御増
幅器を提供することができる。
低いときでも、大きい出力可能電圧を確保でき、且つ、
大きい入力可能電圧を確保することができる利得制御増
幅器を提供することができる。
【００３２】次に、利得制御回路20の構成例を説明す
る。利得制御回路20は、図３に示すように、トランジス
タQ12，Q13から構成される差動増幅回路DP3と、トラン
ジスタQ8，Q9から構成されるカレントミラー回路MR1
と、トランジスタQ14，Q15から構成されるカレントミラ
ー回路MR2と、トランジスタQ10，Q11から構成されるカ
レントミラー回路MR3と、トランジスタQ5，Q7から構成
されるカレントミラー回路MR4と、から構成される。
る。利得制御回路20は、図３に示すように、トランジス
タQ12，Q13から構成される差動増幅回路DP3と、トラン
ジスタQ8，Q9から構成されるカレントミラー回路MR1
と、トランジスタQ14，Q15から構成されるカレントミラ
ー回路MR2と、トランジスタQ10，Q11から構成されるカ
レントミラー回路MR3と、トランジスタQ5，Q7から構成
されるカレントミラー回路MR4と、から構成される。
【００３３】トランジスタQ5のコレクタは端子dに接続
され、ベースはトランジスタQ6のベースとトランジスタ
Q7のベースとコレクタとトランジスタQ8のコレクタとト
ランジスタQ10のコレクタとに接続され、エミッタは所
定電圧Vssに接続されている。トランジスタQ6のコレク
タは端子cに接続され、エミッタは所定電圧Vssに接続さ
れている。トランジスタQ7のエミッタは所定電圧Vssに
接続されている。
され、ベースはトランジスタQ6のベースとトランジスタ
Q7のベースとコレクタとトランジスタQ8のコレクタとト
ランジスタQ10のコレクタとに接続され、エミッタは所
定電圧Vssに接続されている。トランジスタQ6のコレク
タは端子cに接続され、エミッタは所定電圧Vssに接続さ
れている。トランジスタQ7のエミッタは所定電圧Vssに
接続されている。
【００３４】トランジスタQ8のベースは、トランジスタ
Q9のベース及びコレクタとトランジスタQ12のコレクタ
と端子bに接続され、エミッタは所定電圧Vccに接続され
ている。トランジスタQ9のエミッタは所定電圧Vccに接
続されている。
Q9のベース及びコレクタとトランジスタQ12のコレクタ
と端子bに接続され、エミッタは所定電圧Vccに接続され
ている。トランジスタQ9のエミッタは所定電圧Vccに接
続されている。
【００３５】トランジスタQ10のベースは、トランジス
タQ11のコレクタ及びベースとトランジスタQ15のコレク
タとに接続されている。また、トランジスタQ10とQ11の
エミッタは所定電圧Vssに接続されている。
タQ11のコレクタ及びベースとトランジスタQ15のコレク
タとに接続されている。また、トランジスタQ10とQ11の
エミッタは所定電圧Vssに接続されている。
【００３６】トランジスタQ15のベースは、トランジス
タQ14のコレクタ及びベースとトランジスタQ13のコレク
タと端子aとに接続され、トランジスタQ14とQ15のエミ
ッタは所定電圧Vccに接続されている。
タQ14のコレクタ及びベースとトランジスタQ13のコレク
タと端子aとに接続され、トランジスタQ14とQ15のエミ
ッタは所定電圧Vccに接続されている。
【００３７】トランジスタQ12のベースは、基準電圧入
力端子17に接続され、エミッタは、抵抗14を介して定電
流回路16に接続されている。トランジスタQ13のベース
は、利得制御電圧Vcの入力端子eに接続され、エミッタ
は抵抗15を介して定電流回路16に接続されている。
力端子17に接続され、エミッタは、抵抗14を介して定電
流回路16に接続されている。トランジスタQ13のベース
は、利得制御電圧Vcの入力端子eに接続され、エミッタ
は抵抗15を介して定電流回路16に接続されている。
【００３８】出力端子aはトランジスタQ12のコレクタに
接続され、出力端子bはトランジスタQ13のコレクタに接
続されている。
接続され、出力端子bはトランジスタQ13のコレクタに接
続されている。
【００３９】次に、この利得制御回路20の動作を説明す
る。なお、トランジスタQ5，Q15のサイズは、等しいも
のとする。差動増幅回路DP3は端子eを介して供給される
利得制御信号Vcと端子17に印加される基準電圧Vrefとを
差動増幅し、増幅値に対応する電流をトランジスタQ12
とQ13の電流路に流す。
る。なお、トランジスタQ5，Q15のサイズは、等しいも
のとする。差動増幅回路DP3は端子eを介して供給される
利得制御信号Vcと端子17に印加される基準電圧Vrefとを
差動増幅し、増幅値に対応する電流をトランジスタQ12
とQ13の電流路に流す。
【００４０】トランジスタQ12の電流路を流れる電流
は、トランジスタQ9の電流路を流れ、カレントミラー回
路MR1を構成するトランジスタQ8から同一電流が出力さ
れる。
は、トランジスタQ9の電流路を流れ、カレントミラー回
路MR1を構成するトランジスタQ8から同一電流が出力さ
れる。
【００４１】同様に、トランジスタQ13の電流路を流れ
る電流は、トランジスタQ14の電流路を流れ、カレント
ミラー回路MR2を構成するトランジスタQ15から同一電流
が出力される。この電流は、カレントミラー回路MR3の
トランジスタQ11に流れ、同一電流がトランジスタQ10か
ら出力される。
る電流は、トランジスタQ14の電流路を流れ、カレント
ミラー回路MR2を構成するトランジスタQ15から同一電流
が出力される。この電流は、カレントミラー回路MR3の
トランジスタQ11に流れ、同一電流がトランジスタQ10か
ら出力される。
【００４２】従って、トランジスタQ8とQ9から構成され
るカレントミラー回路MR1が出力する電流と、トランジ
スタQ10とQ11から構成されるカレントミラー回路MR3が
出力する電流の差分が、カレントミラー回路MR4のトラ
ンジスタQ7に供給される。
るカレントミラー回路MR1が出力する電流と、トランジ
スタQ10とQ11から構成されるカレントミラー回路MR3が
出力する電流の差分が、カレントミラー回路MR4のトラ
ンジスタQ7に供給される。
【００４３】カレントミラー回路MR4は、この差分に相
当する電流を、端子cとdにそれぞれ出力する。この端子
cとdに出力する電流が制御電流i1、i2である。
当する電流を、端子cとdにそれぞれ出力する。この端子
cとdに出力する電流が制御電流i1、i2である。
【００４４】一方、トランジスタQ12とQ13のコレクタ電
圧がそれぞれ端子a，bを介して利得調整電圧V1、V2して
出力される。
圧がそれぞれ端子a，bを介して利得調整電圧V1、V2して
出力される。
【００４５】従って、例えば、利得制御電圧Vc＞Vrefの
間、即ち、増幅率が最大増幅率の1／2より大きいとき
は、電圧V1は高く、電圧V2は低く、その差は、基準電圧
Vrefと利得制御信号Vcの差分に相当する。また、トラン
ジスタQ13を流れる電流がトランジスタQ12を流れる電流
よりも多いため、トランジスタQ8を流れる電流よりもト
ランジスタQ11を流れる電流が大きくなり、トランジス
タQ7を電流が流れず、制御電流i1、i2も流れない。
間、即ち、増幅率が最大増幅率の1／2より大きいとき
は、電圧V1は高く、電圧V2は低く、その差は、基準電圧
Vrefと利得制御信号Vcの差分に相当する。また、トラン
ジスタQ13を流れる電流がトランジスタQ12を流れる電流
よりも多いため、トランジスタQ8を流れる電流よりもト
ランジスタQ11を流れる電流が大きくなり、トランジス
タQ7を電流が流れず、制御電流i1、i2も流れない。
【００４６】一方、利得制御電圧Vc＝Vrefの時、電圧V1
＝電圧V2となり、利得は最大利得の1／2となる。また、
トランジスタQ13を流れる電流＝トランジスタQ12を流れ
る電流となり、トランジスタQ8を流れる電流＝トランジ
スタQ10を流れる電流となり、トランジスタQ8を流れる
電流が全てトランジスタQ10に流れ込み、トランジスタQ
7を電流が流れず、制御電流i1、i2も流れない。
＝電圧V2となり、利得は最大利得の1／2となる。また、
トランジスタQ13を流れる電流＝トランジスタQ12を流れ
る電流となり、トランジスタQ8を流れる電流＝トランジ
スタQ10を流れる電流となり、トランジスタQ8を流れる
電流が全てトランジスタQ10に流れ込み、トランジスタQ
7を電流が流れず、制御電流i1、i2も流れない。
【００４７】また、利得制御電圧Vref＞Vcの間、即ち、
増幅率が最大増幅率の1／2より小さいときは、電圧V1は
低く、電圧V2は高く、その差は、基準電圧Vrefと利得制
御信号Vcの差分に相当する。また、トランジスタQ13を
流れる電流がトランジスタQ12を流れる電流よりも少な
いため、トランジスタQ7を電流が流れ、制御電流i1、i2
も流れる。
増幅率が最大増幅率の1／2より小さいときは、電圧V1は
低く、電圧V2は高く、その差は、基準電圧Vrefと利得制
御信号Vcの差分に相当する。また、トランジスタQ13を
流れる電流がトランジスタQ12を流れる電流よりも少な
いため、トランジスタQ7を電流が流れ、制御電流i1、i2
も流れる。
【００４８】このように、図３の構成を採用することに
より、利得制御回路20の所期の動作を行わせることがで
きる。
より、利得制御回路20の所期の動作を行わせることがで
きる。
【００４９】なお、この発明は上記実施の形態に限定さ
れず、種々の変形が可能である。例えば、この発明が適
用される可変利得増幅器は、図１に示す回路構成のもの
に限定されず、種々の変形及び応用が可能であり、かけ
算型の可変利得増幅器に広く適用可能である。また、PN
P型のバイポーラトランジスタで回路を構成する例を示
したが、NPN型のバイポーラトランジスタで構成しても
よい。また、バイポーラトランジスタで構成するだけで
なく、NチャネルMOSトランジスタ、PチャネルMOSトラン
ジスタなどの電界効果型のトランジスタを用いて構成す
ることも可能である。また、印加電圧、回路の接続構成
なども任意に変更可能である。
れず、種々の変形が可能である。例えば、この発明が適
用される可変利得増幅器は、図１に示す回路構成のもの
に限定されず、種々の変形及び応用が可能であり、かけ
算型の可変利得増幅器に広く適用可能である。また、PN
P型のバイポーラトランジスタで回路を構成する例を示
したが、NPN型のバイポーラトランジスタで構成しても
よい。また、バイポーラトランジスタで構成するだけで
なく、NチャネルMOSトランジスタ、PチャネルMOSトラン
ジスタなどの電界効果型のトランジスタを用いて構成す
ることも可能である。また、印加電圧、回路の接続構成
なども任意に変更可能である。
【００５０】同様に、利得制御回路20の回路構成も、図
３に示したものに限定されず、所期の機能を実現できる
ならば、その構成を任意に変更可能である。
３に示したものに限定されず、所期の機能を実現できる
ならば、その構成を任意に変更可能である。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、利得が変化しても出力可能電圧が変化せず、また、
利得が低いときには、利得が高い時以上の電圧を入力す
ることができる。
ば、利得が変化しても出力可能電圧が変化せず、また、
利得が低いときには、利得が高い時以上の電圧を入力す
ることができる。
【図１】本発明の実施の形態の利得制御増幅器の構成を
示す図である。
示す図である。
【図２】図１に示す利得制御増幅器の電流I3と電流利得
の関係を示す図である。
の関係を示す図である。
【図３】図１に示す利得制御増幅器の利得制御回路の構
成を示す図である。
成を示す図である。
【図４】従来の利得制御増幅器の構成例を示す図であ
る。
る。
Q1−Q15 トランジスタ 3，4，14，15 抵抗 5，6，16 定電流回路 20 利得制御回路
Claims (5)
- 【請求項１】第１の入力端と第２の入力端と、 前記第１の入力端にベースが接続され、電流路の一端に
第１の定電流回路が接続され、電流路の他端に所定電圧
が印加された第１のトランジスタと、 前記第２の入力端にベースが接続され、電流路の一端が
前記第１のトランジスタの電流路の一端に抵抗を介して
接続されると共に第２の定電流回路に接続され、前記第
１のトランジスタと共に前記１の入力端と第２の入力端
に入力された信号を差動増幅する差動増幅回路を構成す
る第２のトランジスタと、 電流路の一端が前記第２のトランジスタの電流路の他端
に接続され、電流路の他端に所定電圧が印加された第３
のトランジスタと、 前記第２のトランジスタの電流路の他端に電流路の一端
が接続され、負荷を介して所定電圧が電流路の他端に印
加され、第３のトランジスタと共に差動対を形成する第
４のトランジスタと、 前記第４のトランジスタの電流路の他端と前記負荷との
間に接続された出力端と、 前記第３と第４のトランジスタのベースと前記第１と第
２のトランジスタの電流路の一端にそれぞれ接続され、
利得制御信号に従って前記第３と第４のトランジスタの
ベースに印加する電圧を制御して、この差動増幅回路の
増幅率を制御し、さらに、前記利得制御信号に従って前
記第１のトランジスタの電流路の一端に流れる電流と第
２のトランジスタの電流路の一端に流れる電流とをそれ
ぞれ制御する制御手段と、 から構成されることを特徴とする利得制御増幅器。 - 【請求項２】前記制御手段は、前記第１のトランジスタ
と前記第１の定電流回路とのノードと、前記第２のトラ
ンジスタと前記第２の定電流回路とのノードに、利得制
御信号に従って制御電流を出力する電流制御手段を備え
る、 ことを特徴とする請求項１に記載の利得制御増幅器。 - 【請求項３】前記電流制御手段は、 前記第３と第４のトランジスタのベースに印加する電圧
が互いに等しくなったときから電流を出力し、前記第４
のトランジスタの電流路を流れる電流が、前記第２のト
ランジスタが出力する電流の1／2となるように、前記制
御電流を制御する、 ことを特徴とする請求項２に記載の利得制御増幅器。 - 【請求項４】前記電流制御手段は、見かけの増幅率が所
定値より小さくなったときに、前記第３のトランジスタ
の電流路に流れる電流が実質的に一定値になるように、
前記制御電流を制御する、 ことを特徴とする請求項２又は３に記載の利得制御増幅
器。 - 【請求項５】前記利得制御回路は、 前記利得制御信号と基準電圧がそれぞれ供給される一対
のトランジスタから構成される差動回路と、 前記第１の差動回路を構成する一対のトランジスタの一
方を流れる電流を入力し、対応する電流を出力する第１
のカレントミラー回路と、 前記差動回路を構成する一対のトランジスタの他方を流
れる電流を入力し、対応する電流を出力する第２のカレ
ントミラー回路と、 前記第２のカレントミラー回路の出力電流を入力し、対
応する電流を出力する第３のカレントミラー回路と、 前記第１のカレントミラー回路の出力電流と前記第３の
カレントミラー回路の出力電流との差分を入力し、対応
する電流を前記制御電流として出力する第４のカレント
ミラー回路と、 から構成されることを特徴とする請求項２、３又は４に
記載の利得制御増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378798A JP3317240B2 (ja) | 1998-07-29 | 1998-07-29 | 利得制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378798A JP3317240B2 (ja) | 1998-07-29 | 1998-07-29 | 利得制御増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049551A JP2000049551A (ja) | 2000-02-18 |
| JP3317240B2 true JP3317240B2 (ja) | 2002-08-26 |
Family
ID=16645053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21378798A Expired - Fee Related JP3317240B2 (ja) | 1998-07-29 | 1998-07-29 | 利得制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317240B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4941733B2 (ja) * | 2007-03-28 | 2012-05-30 | 日本電気株式会社 | 電流増幅回路 |
-
1998
- 1998-07-29 JP JP21378798A patent/JP3317240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049551A (ja) | 2000-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6049251A (en) | Wide-dynamic-range variable-gain amplifier | |
| US7088179B2 (en) | Single-ended input, differential output low noise amplifier | |
| KR100946815B1 (ko) | 프로그램 가능한 저잡음 증폭기 및 방법 | |
| US4256980A (en) | Electronic switchover circuit | |
| US5162751A (en) | Amplifier arrangement | |
| JPS6212692B2 (ja) | ||
| JPS63240109A (ja) | 差動増幅器 | |
| JP2733962B2 (ja) | 利得制御増幅器 | |
| JP3317240B2 (ja) | 利得制御増幅器 | |
| US5028882A (en) | Multiple output operational amplifier | |
| JP2003023331A (ja) | 可変利得増幅器 | |
| JPH0626287B2 (ja) | 増幅装置 | |
| JPS6051806B2 (ja) | 可聴周波増幅器 | |
| JPS631768B2 (ja) | ||
| JP3317922B2 (ja) | 半導体装置内蔵用のスイッチ回路 | |
| JP4527266B2 (ja) | 可変利得増幅器 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP2001308662A (ja) | 可変利得増幅回路 | |
| JP3441356B2 (ja) | 増幅回路 | |
| JPH05218767A (ja) | 可変利得増幅回路 | |
| JP2716560B2 (ja) | 半導体集積回路 | |
| JP3360911B2 (ja) | 差動増幅回路 | |
| JPH10294677A (ja) | 中間周波回路 | |
| JPS63178611A (ja) | 利得制御回路 | |
| JP2005123821A (ja) | 可変利得増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |