JP2003023331A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- H03—ELECTRONIC CIRCUITRY
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- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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- Control Of Amplification And Gain Control (AREA)
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Abstract
(57)【要約】
【課題】 消費電力の削減を図る。
【解決手段】 トランジスタＱ１、Ｑ２による第１の差
動増幅回路４と、トランジスタＱ３、Ｑ４による第２の
差動増幅回路６を含み、各差動増幅回路には共通に信号
が入力されるとともに出力信号は抵抗ＲＳ１、ＲＳ２を
通じ加算して出力される。可変電圧源Ｖｃの電圧を上げ
ると利得の大きい第１の差動増幅回路４のバイアス電流
が増大し、第１の差動増幅回路４の利得が増大して全体
の利得が高くなる。可変電圧源Ｖｃの電圧を下げると逆
に利得の小さい第２の差動増幅回路６のバイアス電流が
増大し、第２の差動増幅回路６の利得が増大して、その
影響が大きくなり飽和入力レベルの高い増幅回路とな
る。そして利得を上げるとき第２の差動増幅回路６のバ
イアス電流は減少し、利得を下げるとき第１の差動増幅
回路４のバイアス電流は減少するので消費電力を削減で
きる。
動増幅回路４と、トランジスタＱ３、Ｑ４による第２の
差動増幅回路６を含み、各差動増幅回路には共通に信号
が入力されるとともに出力信号は抵抗ＲＳ１、ＲＳ２を
通じ加算して出力される。可変電圧源Ｖｃの電圧を上げ
ると利得の大きい第１の差動増幅回路４のバイアス電流
が増大し、第１の差動増幅回路４の利得が増大して全体
の利得が高くなる。可変電圧源Ｖｃの電圧を下げると逆
に利得の小さい第２の差動増幅回路６のバイアス電流が
増大し、第２の差動増幅回路６の利得が増大して、その
影響が大きくなり飽和入力レベルの高い増幅回路とな
る。そして利得を上げるとき第２の差動増幅回路６のバ
イアス電流は減少し、利得を下げるとき第１の差動増幅
回路４のバイアス電流は減少するので消費電力を削減で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＧＣ回路などに
使用する可変利得増幅器に関するものである。
使用する可変利得増幅器に関するものである。
【０００２】
【従来の技術】たとえば通信装置では、受信信号を復調
器により復調する際、受信信号は、その信号レベルがで
きるだけ一定となるように制御した上で復調器に入力さ
れる。このように信号レベルを一定にすることにより復
調における信頼性が向上し、そして適切な信号レベルと
することでＳＮ比（信号対雑音比）が向上するとともに
飽和による信号歪みを防止できるので、これらの点でも
復調の信頼性を高めることができる。受信信号の信号レ
ベルを一定にするためには従来よりＡＧＣ（Automatic
Gain Control）回路が用いられ、ＡＧＣ回路は周知のよ
うに可変利得増幅器により構成される。
器により復調する際、受信信号は、その信号レベルがで
きるだけ一定となるように制御した上で復調器に入力さ
れる。このように信号レベルを一定にすることにより復
調における信頼性が向上し、そして適切な信号レベルと
することでＳＮ比（信号対雑音比）が向上するとともに
飽和による信号歪みを防止できるので、これらの点でも
復調の信頼性を高めることができる。受信信号の信号レ
ベルを一定にするためには従来よりＡＧＣ（Automatic
Gain Control）回路が用いられ、ＡＧＣ回路は周知のよ
うに可変利得増幅器により構成される。
【０００３】このような可変利得増幅器に要求されるの
は、レベルの低い信号を高ＳＮ比で増幅でき、かつレベ
ルの大きい信号を飽和による歪みを生じることなく増幅
できることである。これら相反する条件を同時に満たす
べく、従来より、ノイズ特性が良好で利得の大きい第１
の増幅回路と、入力飽和レベルが高く利得の小さい第２
の増幅回路とを組み合わせて用いる技術が知られてい
る。
は、レベルの低い信号を高ＳＮ比で増幅でき、かつレベ
ルの大きい信号を飽和による歪みを生じることなく増幅
できることである。これら相反する条件を同時に満たす
べく、従来より、ノイズ特性が良好で利得の大きい第１
の増幅回路と、入力飽和レベルが高く利得の小さい第２
の増幅回路とを組み合わせて用いる技術が知られてい
る。
【０００４】図５はこの種の従来の可変利得増幅器の一
例を示すブロック図である。図５に示した可変利得増幅
器１０２は、ノイズ特性が良好で利得の大きい第１の増
幅回路１０４と、入力飽和レベルが高く利得の小さい第
２の増幅回路１０６とを備え、第１および第２の増幅回
路１０４、１０６に信号Ｓ１０が共通に入力され、第１
および第２の増幅回路１０４、１０６の出力信号Ｓ１
１、Ｓ１２は合成器１０８により合成して出力される構
成となっている。
例を示すブロック図である。図５に示した可変利得増幅
器１０２は、ノイズ特性が良好で利得の大きい第１の増
幅回路１０４と、入力飽和レベルが高く利得の小さい第
２の増幅回路１０６とを備え、第１および第２の増幅回
路１０４、１０６に信号Ｓ１０が共通に入力され、第１
および第２の増幅回路１０４、１０６の出力信号Ｓ１
１、Ｓ１２は合成器１０８により合成して出力される構
成となっている。
【０００５】ここで合成器１０８は、利得制御信号Ｓ５
にもとづき、可変利得増幅器１０２の利得を大きくする
場合には、第１の増幅回路１０４の出力信号Ｓ１１に対
して相対的に大きい重みづけを行って２つの出力信号Ｓ
１１、Ｓ１２を加算する。その結果、合成器１０８の出
力信号、すなわち可変利得増幅器１０２の出力信号Ｓ１
３は、第１の増幅回路１０４の出力信号をより強く反映
したものとなり、したがって可変利得増幅器１０２の利
得が増大する。一方、可変利得増幅器１０２の利得を小
さくする場合には、第１の増幅回路１０４の出力信号Ｓ
１１に対して相対的に小さい重みづけを行って２つの出
力信号Ｓ１１、Ｓ１２を加算する。その結果、可変利得
増幅器１０２の出力信号Ｓ１３は、第２の増幅回路１０
６の出力信号をより強く反映したものとなり、したがっ
て可変利得増幅器１０２の利得が減少する。
にもとづき、可変利得増幅器１０２の利得を大きくする
場合には、第１の増幅回路１０４の出力信号Ｓ１１に対
して相対的に大きい重みづけを行って２つの出力信号Ｓ
１１、Ｓ１２を加算する。その結果、合成器１０８の出
力信号、すなわち可変利得増幅器１０２の出力信号Ｓ１
３は、第１の増幅回路１０４の出力信号をより強く反映
したものとなり、したがって可変利得増幅器１０２の利
得が増大する。一方、可変利得増幅器１０２の利得を小
さくする場合には、第１の増幅回路１０４の出力信号Ｓ
１１に対して相対的に小さい重みづけを行って２つの出
力信号Ｓ１１、Ｓ１２を加算する。その結果、可変利得
増幅器１０２の出力信号Ｓ１３は、第２の増幅回路１０
６の出力信号をより強く反映したものとなり、したがっ
て可変利得増幅器１０２の利得が減少する。
【０００６】なお、図５では、可変利得増幅器１０２の
出力信号Ｓ１３は、２段目の可変利得増幅器１１０に入
力され、さらに信号レベルが制御されるので、全体の利
得の変化はさらに大きく、信号レベルはいっそう広い範
囲で制御されることになる。無論、可変利得増幅器１１
０以降にさらに他の可変利得増幅器を連結することも可
能である。
出力信号Ｓ１３は、２段目の可変利得増幅器１１０に入
力され、さらに信号レベルが制御されるので、全体の利
得の変化はさらに大きく、信号レベルはいっそう広い範
囲で制御されることになる。無論、可変利得増幅器１１
０以降にさらに他の可変利得増幅器を連結することも可
能である。
【０００７】図６は図５の可変利得増幅器１０２を詳し
く示す回路図である。図６に示したように、第１の増幅
回路１０４はトランジスタＱ１、Ｑ２、定電流源Ｉ０、
抵抗Ｒ１、Ｒ２などによる第１の差動増幅回路１１２か
ら成り、第２の増幅回路１０６はトランジスタＱ３、Ｑ
４、定電流源Ｉ１、抵抗Ｒ３、Ｒ４などによる第２の差
動増幅回路１１４から成る。
く示す回路図である。図６に示したように、第１の増幅
回路１０４はトランジスタＱ１、Ｑ２、定電流源Ｉ０、
抵抗Ｒ１、Ｒ２などによる第１の差動増幅回路１１２か
ら成り、第２の増幅回路１０６はトランジスタＱ３、Ｑ
４、定電流源Ｉ１、抵抗Ｒ３、Ｒ４などによる第２の差
動増幅回路１１４から成る。
【０００８】第１の差動増幅回路１１２を構成するトラ
ンジスタＱ１、Ｑ２は、ベースがそれぞれ入力端子Ｉ
Ｎ、ＩＮＢに、エミッタはともに電流路１１６の一端に
接続されている。抵抗Ｒ１、Ｒ２はトランジスタＱ１、
Ｑ２の負荷抵抗であり、各抵抗の一端は正の電源Ｖｃｃ
に接続されている。電流路１１６の他端はグランドに接
続され、電流路１１６の途中に定電流源Ｉ０が挿入され
ている。一方、第２の差動増幅回路１１４を構成するト
ランジスタＱ３、Ｑ４は、ベースがそれぞれ入力端子Ｉ
Ｎ、ＩＮＢに、エミッタはともに電流路１１８の一端に
抵抗ＲＥを介して接続されている。抵抗Ｒ３、Ｒ４はト
ランジスタＱ３、Ｑ４の負荷抵抗であり、各抵抗の一端
は電源Ｖｃｃに接続されている。電流路１１８の他端は
グランドに接続され、電流路１１８の途中に定電流源Ｉ
１が挿入されている。
ンジスタＱ１、Ｑ２は、ベースがそれぞれ入力端子Ｉ
Ｎ、ＩＮＢに、エミッタはともに電流路１１６の一端に
接続されている。抵抗Ｒ１、Ｒ２はトランジスタＱ１、
Ｑ２の負荷抵抗であり、各抵抗の一端は正の電源Ｖｃｃ
に接続されている。電流路１１６の他端はグランドに接
続され、電流路１１６の途中に定電流源Ｉ０が挿入され
ている。一方、第２の差動増幅回路１１４を構成するト
ランジスタＱ３、Ｑ４は、ベースがそれぞれ入力端子Ｉ
Ｎ、ＩＮＢに、エミッタはともに電流路１１８の一端に
抵抗ＲＥを介して接続されている。抵抗Ｒ３、Ｒ４はト
ランジスタＱ３、Ｑ４の負荷抵抗であり、各抵抗の一端
は電源Ｖｃｃに接続されている。電流路１１８の他端は
グランドに接続され、電流路１１８の途中に定電流源Ｉ
１が挿入されている。
【０００９】上記合成器１０８は、トランジスタＱ５〜
Ｑ１２、抵抗ＲＳ１、ＲＳ２、電圧源Ｖｂ、ならびに可
変電圧源Ｖｃにより構成されている。トランジスタＱ
５、Ｑ６、トランジスタＱ７、Ｑ８、トランジスタＱ
９、Ｑ１０、トランジスタＱ１１、Ｑ１２の各組は、エ
ミッタがともにトランジスタＱ１からＱ４のコレクタに
それぞれ接続され、トランジスタＱ５、Ｑ８、Ｑ９、Ｑ
１２のコレクタはそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４
の他端に接続されている。また、トランジスタＱ６、Ｑ
７、Ｑ１０、Ｑ１１のコレクタは電源Ｖｃｃに接続され
ている。
Ｑ１２、抵抗ＲＳ１、ＲＳ２、電圧源Ｖｂ、ならびに可
変電圧源Ｖｃにより構成されている。トランジスタＱ
５、Ｑ６、トランジスタＱ７、Ｑ８、トランジスタＱ
９、Ｑ１０、トランジスタＱ１１、Ｑ１２の各組は、エ
ミッタがともにトランジスタＱ１からＱ４のコレクタに
それぞれ接続され、トランジスタＱ５、Ｑ８、Ｑ９、Ｑ
１２のコレクタはそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４
の他端に接続されている。また、トランジスタＱ６、Ｑ
７、Ｑ１０、Ｑ１１のコレクタは電源Ｖｃｃに接続され
ている。
【００１０】トランジスタＱ６、Ｑ７、Ｑ９、Ｑ１２の
ベースはともに電圧源Ｖｂの正極に接続され、トランジ
スタＱ５、Ｑ８、Ｑ１０、Ｑ１１のベースはともに可変
電圧源Ｖｃの正極に接続されている。可変電圧源Ｖｃの
負極は電圧源Ｖｂの正極に接続され、電圧源Ｖｂの負極
はグランドに接続されている。また、２つの抵抗ＲＳ
１、ＲＳ２はそれぞれトランジスタＱ５、Ｑ９のコレク
タ間、およびトランジスタＱ８、Ｑ１２のコレクタ間に
接続されている。そして、トランジスタＱ５、Ｑ８のコ
レクタがそれぞれ可変利得増幅器１０２の出力端子ＯＵ
ＴＢ、ＯＵＴに接続されている。
ベースはともに電圧源Ｖｂの正極に接続され、トランジ
スタＱ５、Ｑ８、Ｑ１０、Ｑ１１のベースはともに可変
電圧源Ｖｃの正極に接続されている。可変電圧源Ｖｃの
負極は電圧源Ｖｂの正極に接続され、電圧源Ｖｂの負極
はグランドに接続されている。また、２つの抵抗ＲＳ
１、ＲＳ２はそれぞれトランジスタＱ５、Ｑ９のコレク
タ間、およびトランジスタＱ８、Ｑ１２のコレクタ間に
接続されている。そして、トランジスタＱ５、Ｑ８のコ
レクタがそれぞれ可変利得増幅器１０２の出力端子ＯＵ
ＴＢ、ＯＵＴに接続されている。
【００１１】このような構成において、利得制御信号Ｓ
Ｇ（図５のＳ５に相当）により可変電圧源Ｖｃの電圧を
制御し、たとえば可変電圧源の電圧を正の充分に大きい
値に設定した場合には、トランジスタＱ５、Ｑ８、Ｑ１
０、Ｑ１１はオン状態、トランジスタＱ６、Ｑ７、Ｑ
９、Ｑ１２がオフ状態となる。したがって、トランジス
タＱ３、Ｑ４のコレクタから出力される第２の差動増幅
回路１１４の出力信号はトランジスタＱ９、Ｑ１２で阻
止され、抵抗ＲＳを通じて第１の差動増幅回路１１２の
出力信号に加算されることはない。よって、第１の差動
増幅回路１１２の出力信号のみがトランジスタＱ５、Ｑ
８を通じて出力端子ＯＵＴＢ、ＯＵＴから出力される。
Ｇ（図５のＳ５に相当）により可変電圧源Ｖｃの電圧を
制御し、たとえば可変電圧源の電圧を正の充分に大きい
値に設定した場合には、トランジスタＱ５、Ｑ８、Ｑ１
０、Ｑ１１はオン状態、トランジスタＱ６、Ｑ７、Ｑ
９、Ｑ１２がオフ状態となる。したがって、トランジス
タＱ３、Ｑ４のコレクタから出力される第２の差動増幅
回路１１４の出力信号はトランジスタＱ９、Ｑ１２で阻
止され、抵抗ＲＳを通じて第１の差動増幅回路１１２の
出力信号に加算されることはない。よって、第１の差動
増幅回路１１２の出力信号のみがトランジスタＱ５、Ｑ
８を通じて出力端子ＯＵＴＢ、ＯＵＴから出力される。
【００１２】逆に可変電圧源Ｖｃの電圧を負で絶対値が
充分に大きい値に設定した場合には、トランジスタＱ
５、Ｑ８、Ｑ１０、Ｑ１１はオフ状態、トランジスタＱ
６、Ｑ７、Ｑ９、Ｑ１２がオン状態となる。したがっ
て、トランジスタＱ１、Ｑ２のコレクタから出力される
第１の差動増幅回路１１２の出力信号はトランジスタＱ
５、Ｑ８で阻止され、抵抗ＲＳを通じて供給される第２
の差動増幅回路１１４の出力信号に加算されることはな
い。よって、第２の差動増幅回路１１４の出力信号のみ
が出力端子ＯＵＴＢ、ＯＵＴから出力される。
充分に大きい値に設定した場合には、トランジスタＱ
５、Ｑ８、Ｑ１０、Ｑ１１はオフ状態、トランジスタＱ
６、Ｑ７、Ｑ９、Ｑ１２がオン状態となる。したがっ
て、トランジスタＱ１、Ｑ２のコレクタから出力される
第１の差動増幅回路１１２の出力信号はトランジスタＱ
５、Ｑ８で阻止され、抵抗ＲＳを通じて供給される第２
の差動増幅回路１１４の出力信号に加算されることはな
い。よって、第２の差動増幅回路１１４の出力信号のみ
が出力端子ＯＵＴＢ、ＯＵＴから出力される。
【００１３】可変電圧源Ｖｃの電圧を中間の電圧に設定
した場合には、トランジスタＱ５、Ｑ８、Ｑ９、Ｑ１２
のコレクタ電流は可変電圧源Ｖｃの電圧に応じた電流値
となり、したがって、第１および第２の差動増幅回路１
１２、１１４の出力信号は、可変電圧源の電圧に応じ重
みづけ加算されて出力端子ＯＵＴＢ、ＯＵＴから出力さ
れることになる。重みの大きさは、可変電圧源Ｖｃの電
圧が高いほど第１の差動増幅回路１１２の出力信号に対
する重みが大きくなり、よって第１の差動増幅回路１１
２の出力信号をより強く反映した信号が出力端子ＯＵＴ
Ｂ、ＯＵＴから出力される。そして、第１の差動増幅回
路１１２は第２の差動増幅回路１１４より利得が大きい
ので、可変電圧源Ｖｃの電圧を高くすると可変利得増幅
器１０２の利得が高くなり、逆に、可変電圧源Ｖｃの電
圧を低くすると可変利得増幅器１０２の利得は低下する
ことになる。
した場合には、トランジスタＱ５、Ｑ８、Ｑ９、Ｑ１２
のコレクタ電流は可変電圧源Ｖｃの電圧に応じた電流値
となり、したがって、第１および第２の差動増幅回路１
１２、１１４の出力信号は、可変電圧源の電圧に応じ重
みづけ加算されて出力端子ＯＵＴＢ、ＯＵＴから出力さ
れることになる。重みの大きさは、可変電圧源Ｖｃの電
圧が高いほど第１の差動増幅回路１１２の出力信号に対
する重みが大きくなり、よって第１の差動増幅回路１１
２の出力信号をより強く反映した信号が出力端子ＯＵＴ
Ｂ、ＯＵＴから出力される。そして、第１の差動増幅回
路１１２は第２の差動増幅回路１１４より利得が大きい
ので、可変電圧源Ｖｃの電圧を高くすると可変利得増幅
器１０２の利得が高くなり、逆に、可変電圧源Ｖｃの電
圧を低くすると可変利得増幅器１０２の利得は低下する
ことになる。
【００１４】また、第１の差動増幅回路１１２では、ト
ランジスタＱ１、Ｑ２のエミッタが直接接続されエミッ
タ抵抗は挿入されていないので抵抗の熱雑音は発生せ
ず、したがって第１の差動増幅回路１１２のＳＮ比は良
好である。一方、第２の差動増幅回路１１４ではトラン
ジスタＱ３、Ｑ４にエミッタ抵抗ＲＥが接続されている
ので、ＳＮ比は低いものの、飽和入力レベルは第１の差
動増幅回路１１２より高くなっている。よって、この可
変利得増幅器１０２では、利得を上げた場合に良好なＳ
Ｎ比が得られ、一方、利得を下げた場合には飽和入力レ
ベルが高くなり、信号の歪みを防止あるいは抑制するこ
とができる。
ランジスタＱ１、Ｑ２のエミッタが直接接続されエミッ
タ抵抗は挿入されていないので抵抗の熱雑音は発生せ
ず、したがって第１の差動増幅回路１１２のＳＮ比は良
好である。一方、第２の差動増幅回路１１４ではトラン
ジスタＱ３、Ｑ４にエミッタ抵抗ＲＥが接続されている
ので、ＳＮ比は低いものの、飽和入力レベルは第１の差
動増幅回路１１２より高くなっている。よって、この可
変利得増幅器１０２では、利得を上げた場合に良好なＳ
Ｎ比が得られ、一方、利得を下げた場合には飽和入力レ
ベルが高くなり、信号の歪みを防止あるいは抑制するこ
とができる。
【００１５】
【発明が解決しようとする課題】ところで、上述した従
来の可変利得増幅器１０２では、利得をどのような大き
さに設定する場合でも、電流路１１６、１１８には定電
流源Ｉ０、Ｉ１により、第１および第２の差動増幅回路
１１２、１１４のバイアス電流として常時一定の電流が
流されており、この点で低消費電力化の余地がある。通
信装置などの電子装置において低消費電力化は、装置の
小型化や軽量化と共に常に取り組むべき重要な課題であ
る。
来の可変利得増幅器１０２では、利得をどのような大き
さに設定する場合でも、電流路１１６、１１８には定電
流源Ｉ０、Ｉ１により、第１および第２の差動増幅回路
１１２、１１４のバイアス電流として常時一定の電流が
流されており、この点で低消費電力化の余地がある。通
信装置などの電子装置において低消費電力化は、装置の
小型化や軽量化と共に常に取り組むべき重要な課題であ
る。
【００１６】そこで本発明の目的は、消費電力の削減を
図った可変利得増幅器を提供することにある。
図った可変利得増幅器を提供することにある。
【００１７】
【課題を解決するための手段】本発明は上記目的を達成
するため、入力信号が共通に供給される第１および第２
の差動増幅回路と、前記第１および第２の差動増幅回路
の出力信号を合成する合成回路とを含み、前記第１およ
び第２の差動増幅回路はそれぞれ、差動対を成す第１お
よび第２のトランジスタを含み、前記第１および第２の
トランジスタのベースに前記入力信号が供給されコレク
タから前記合成回路に信号が出力され、前記第１および
第２の差動増幅回路は互いに増幅度が異なっている可変
利得増幅器であって、前記第１の差動増幅回路のバイア
ス電流と、前記第２の差動増幅回路のバイアス電流との
比率を、利得制御信号にもとづき変更する電流制御回路
を含むことを特徴とする。
するため、入力信号が共通に供給される第１および第２
の差動増幅回路と、前記第１および第２の差動増幅回路
の出力信号を合成する合成回路とを含み、前記第１およ
び第２の差動増幅回路はそれぞれ、差動対を成す第１お
よび第２のトランジスタを含み、前記第１および第２の
トランジスタのベースに前記入力信号が供給されコレク
タから前記合成回路に信号が出力され、前記第１および
第２の差動増幅回路は互いに増幅度が異なっている可変
利得増幅器であって、前記第１の差動増幅回路のバイア
ス電流と、前記第２の差動増幅回路のバイアス電流との
比率を、利得制御信号にもとづき変更する電流制御回路
を含むことを特徴とする。
【００１８】差動増幅回路の利得は周知のようにバイア
ス電流の大きさにより変化し、バイアス電流を小さくす
るほど利得は小さくなりり、バイアス電流を大きくする
ほど利得は大きくなる。本発明の可変利得増幅器では、
第１の差動増幅回路の利得が第２の差動増幅回路の利得
より大きいとした場合、可変利得増幅器の利得を大きく
しようとするときは、利得の大きい第１の差動増幅回路
の利得を上昇させ、利得の小さい第２の差動増幅回路の
利得を低下させるべく、利得制御信号を電流制御回路に
供給して第１の差動増幅回路のバイアス電流の比率が大
きくなるように制御する。一方、可変利得増幅器の利得
を小さくしようとする場合には、利得の大きい第１の差
動増幅回路の利得は低下させ、利得の小さい第２の差動
増幅回路の利得を上昇させるべく、利得制御信号を電流
制御回路に供給して第２の差動増幅回路のバイアス電流
の比率が大きくなるように制御する。
ス電流の大きさにより変化し、バイアス電流を小さくす
るほど利得は小さくなりり、バイアス電流を大きくする
ほど利得は大きくなる。本発明の可変利得増幅器では、
第１の差動増幅回路の利得が第２の差動増幅回路の利得
より大きいとした場合、可変利得増幅器の利得を大きく
しようとするときは、利得の大きい第１の差動増幅回路
の利得を上昇させ、利得の小さい第２の差動増幅回路の
利得を低下させるべく、利得制御信号を電流制御回路に
供給して第１の差動増幅回路のバイアス電流の比率が大
きくなるように制御する。一方、可変利得増幅器の利得
を小さくしようとする場合には、利得の大きい第１の差
動増幅回路の利得は低下させ、利得の小さい第２の差動
増幅回路の利得を上昇させるべく、利得制御信号を電流
制御回路に供給して第２の差動増幅回路のバイアス電流
の比率が大きくなるように制御する。
【００１９】したがって、本発明では、利得を大きくす
る場合には第２の差動増幅回路のバイアス電流が抑制さ
れ、利得を小さくする場合には第１の差動増幅回路のバ
イアス電流が抑制される。よって、従来のように第１お
よび第２の差動増幅回路のバイアス電流が常に一定であ
る場合に比べ消費電力を削減することができる。
る場合には第２の差動増幅回路のバイアス電流が抑制さ
れ、利得を小さくする場合には第１の差動増幅回路のバ
イアス電流が抑制される。よって、従来のように第１お
よび第２の差動増幅回路のバイアス電流が常に一定であ
る場合に比べ消費電力を削減することができる。
【００２０】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による可変利
得増幅器の一例を示す回路図、図２は図１の可変利得増
幅器を構成する電流制御回路周辺を詳しく示す回路図で
ある。図中、図６と同一の要素には同一の符号が付され
ている。図１に示したように、本実施の形態例の可変利
得増幅器２は、第１および第２の差動増幅回路４、６、
合成回路８、電流制御回路１０などを含んで構成されて
いる。第１の差動増幅回路４はトランジスタＱ１、Ｑ
２、可変電流源Ｉ０Ｖ、抵抗Ｒ１、Ｒ２などを含み、ト
ランジスタＱ１、Ｑ２は、ベースがそれぞれコンデンサ
ーＣを介して入力端子ＩＮ、ＩＮＢに、エミッタはとも
に電流路１１６の一端に接続されている。電流路１１６
の他端はグランドに接続され、途中に可変電流源Ｉ０Ｖ
が挿入されている。抵抗Ｒ１、Ｒ２はそれぞれトランジ
スタＱ１、Ｑ２のコレクタと正の電源Ｖｃｃとの間に接
続されている。
て図面を参照して説明する。図１は本発明による可変利
得増幅器の一例を示す回路図、図２は図１の可変利得増
幅器を構成する電流制御回路周辺を詳しく示す回路図で
ある。図中、図６と同一の要素には同一の符号が付され
ている。図１に示したように、本実施の形態例の可変利
得増幅器２は、第１および第２の差動増幅回路４、６、
合成回路８、電流制御回路１０などを含んで構成されて
いる。第１の差動増幅回路４はトランジスタＱ１、Ｑ
２、可変電流源Ｉ０Ｖ、抵抗Ｒ１、Ｒ２などを含み、ト
ランジスタＱ１、Ｑ２は、ベースがそれぞれコンデンサ
ーＣを介して入力端子ＩＮ、ＩＮＢに、エミッタはとも
に電流路１１６の一端に接続されている。電流路１１６
の他端はグランドに接続され、途中に可変電流源Ｉ０Ｖ
が挿入されている。抵抗Ｒ１、Ｒ２はそれぞれトランジ
スタＱ１、Ｑ２のコレクタと正の電源Ｖｃｃとの間に接
続されている。
【００２１】一方、第２の差動増幅回路６はトランジス
タＱ３、Ｑ４、可変電流源Ｉ１Ｖ、抵抗Ｒ３、Ｒ４など
を含み、トランジスタＱ３、Ｑ４は、ベースがそれぞれ
コンデンサーＣを介して入力端子ＩＮ、ＩＮＢに、エミ
ッタはともに電流路１１８の一端に抵抗ＲＥを介して接
続されている。電流路１１８の他端はグランドに接続さ
れ、途中に定電流源Ｉ１が挿入されている。抵抗Ｒ３、
Ｒ４はトランジスタＱ３、Ｑ４のコレクタと電源Ｖｃｃ
との間に接続されている。
タＱ３、Ｑ４、可変電流源Ｉ１Ｖ、抵抗Ｒ３、Ｒ４など
を含み、トランジスタＱ３、Ｑ４は、ベースがそれぞれ
コンデンサーＣを介して入力端子ＩＮ、ＩＮＢに、エミ
ッタはともに電流路１１８の一端に抵抗ＲＥを介して接
続されている。電流路１１８の他端はグランドに接続さ
れ、途中に定電流源Ｉ１が挿入されている。抵抗Ｒ３、
Ｒ４はトランジスタＱ３、Ｑ４のコレクタと電源Ｖｃｃ
との間に接続されている。
【００２２】第１の差動増幅回路４の出力であるトラン
ジスタＱ１、Ｑ２のコレクタはそれぞれ可変利得増幅器
２の出力端子ＯＵＴＢ、ＯＵＴに接続され、また、第２
の差動増幅回路６の出力であるトランジスタＱ３、Ｑ４
のコレクタはそれぞれ抵抗ＲＳ１、ＲＳ２を介してトラ
ンジスタＱ１、Ｑ２のコレクタに接続されている。な
お、抵抗ＲＳ１、ＲＳ２は合成回路８を構成している。
ジスタＱ１、Ｑ２のコレクタはそれぞれ可変利得増幅器
２の出力端子ＯＵＴＢ、ＯＵＴに接続され、また、第２
の差動増幅回路６の出力であるトランジスタＱ３、Ｑ４
のコレクタはそれぞれ抵抗ＲＳ１、ＲＳ２を介してトラ
ンジスタＱ１、Ｑ２のコレクタに接続されている。な
お、抵抗ＲＳ１、ＲＳ２は合成回路８を構成している。
【００２３】ここで、第１の差動増幅回路４では、従来
と同様にトランジスタＱ１、Ｑ２のエミッタが直接電流
源Ｉ０Ｖに接続されエミッタ抵抗は挿入されていないの
で抵抗の熱雑音は発生せず、したがって高いＳＮ比が得
られ、かつ高い利得が得られる。一方、第２の差動増幅
回路６ではトランジスタＱ３、Ｑ４にエミッタ抵抗ＲＥ
が接続されているので、ＳＮ比は低いものの、飽和入力
レベルは第１の差動増幅回路４より高くなっており、ま
た利得は低い。
と同様にトランジスタＱ１、Ｑ２のエミッタが直接電流
源Ｉ０Ｖに接続されエミッタ抵抗は挿入されていないの
で抵抗の熱雑音は発生せず、したがって高いＳＮ比が得
られ、かつ高い利得が得られる。一方、第２の差動増幅
回路６ではトランジスタＱ３、Ｑ４にエミッタ抵抗ＲＥ
が接続されているので、ＳＮ比は低いものの、飽和入力
レベルは第１の差動増幅回路４より高くなっており、ま
た利得は低い。
【００２４】電流制御回路１０は、可変電圧源Ｖｃおよ
び電流制御回路本体１６を含み、電流制御回路本体１６
は、図２に示したように、差動対回路１８およびバッフ
ァー回路２０、２２を含んで構成されている。差動対回
路１８はＰＮＰ型のトランジスタＱ１３、Ｑ１４、定電
流源Ｉ、抵抗Ｒ１３、Ｒ１４を含み、定電流源Ｉからの
電流がトランジスタＱ１３、Ｑ１４のエミッタに供給さ
れ、トランジスタＱ１３、Ｑ１４のコレクタは抵抗Ｒ１
３、Ｒ１４を通じてグランドに接続されている。可変電
圧源Ｖｃは、トランジスタＱ１３、Ｑ１４のベース間
に、トランジスタＱ１３のベース側を正極として接続さ
れている。
び電流制御回路本体１６を含み、電流制御回路本体１６
は、図２に示したように、差動対回路１８およびバッフ
ァー回路２０、２２を含んで構成されている。差動対回
路１８はＰＮＰ型のトランジスタＱ１３、Ｑ１４、定電
流源Ｉ、抵抗Ｒ１３、Ｒ１４を含み、定電流源Ｉからの
電流がトランジスタＱ１３、Ｑ１４のエミッタに供給さ
れ、トランジスタＱ１３、Ｑ１４のコレクタは抵抗Ｒ１
３、Ｒ１４を通じてグランドに接続されている。可変電
圧源Ｖｃは、トランジスタＱ１３、Ｑ１４のベース間
に、トランジスタＱ１３のベース側を正極として接続さ
れている。
【００２５】また、可変電流源Ｉ０Ｖ、Ｉ１Ｖはそれぞ
れトランジスタＱ０Ｖ、Ｑ１Ｖおよび抵抗Ｒ０Ｖ、Ｒ１
Ｖを含んでいる。トランジスタＱ０Ｖ、Ｑ１Ｖのコレク
タは図１に示したトランジスタＱ１、Ｑ２のエミッタ、
および抵抗ＲＥの共通接続点にそれぞれ電流路１１６、
１１８を介して接続されている。一方、トランジスタＱ
０Ｖ、Ｑ１Ｖのエミッタは抵抗Ｒ０Ｖ、Ｒ１Ｖを通じて
グランドに接続されている。
れトランジスタＱ０Ｖ、Ｑ１Ｖおよび抵抗Ｒ０Ｖ、Ｒ１
Ｖを含んでいる。トランジスタＱ０Ｖ、Ｑ１Ｖのコレク
タは図１に示したトランジスタＱ１、Ｑ２のエミッタ、
および抵抗ＲＥの共通接続点にそれぞれ電流路１１６、
１１８を介して接続されている。一方、トランジスタＱ
０Ｖ、Ｑ１Ｖのエミッタは抵抗Ｒ０Ｖ、Ｒ１Ｖを通じて
グランドに接続されている。
【００２６】そして、差動対回路１８の出力電圧、すな
わちトランジスタＱ１３、Ｑ１４のコレクタ電圧はバッ
ファー回路２０、２２を通じてトランジスタＱ０Ｖ、Ｑ
１Ｖのベース、すなわち可変電流源Ｉ０Ｖ、Ｉ１Ｖの制
御端子２４、２６に印加されている。したがって、可変
電圧源Ｖｃの電圧が正の場合は（正極側の電圧が負極側
より高い）、トランジスタＱ１４のコレクタ電圧の方が
トランジスタＱ１３のコレクタ電圧より高く、これらの
電圧がバッファー回路２０、２２を通じてトランジスタ
Ｑ０Ｖ、Ｑ１Ｖのベースに印加されるので、可変電流源
Ｉ０Ｖの電流は可変電流源Ｉ１Ｖの電流より大きくな
る。一方、可変電圧源Ｖｃの電圧が負の場合は（正極側
の電圧が負極側より低い）、トランジスタＱ１４のコレ
クタ電圧の方がトランジスタＱ１３のコレクタ電圧より
低いので、可変電流源Ｉ１Ｖの電流の方が可変電流源Ｉ
０Ｖの電流より大きくなる。なお、図１では、図面が必
要以上に複雑になることを避けるため、トランジスタＱ
１〜Ｑ４のベースにバイアス電圧を供給するための抵抗
は省略されている。
わちトランジスタＱ１３、Ｑ１４のコレクタ電圧はバッ
ファー回路２０、２２を通じてトランジスタＱ０Ｖ、Ｑ
１Ｖのベース、すなわち可変電流源Ｉ０Ｖ、Ｉ１Ｖの制
御端子２４、２６に印加されている。したがって、可変
電圧源Ｖｃの電圧が正の場合は（正極側の電圧が負極側
より高い）、トランジスタＱ１４のコレクタ電圧の方が
トランジスタＱ１３のコレクタ電圧より高く、これらの
電圧がバッファー回路２０、２２を通じてトランジスタ
Ｑ０Ｖ、Ｑ１Ｖのベースに印加されるので、可変電流源
Ｉ０Ｖの電流は可変電流源Ｉ１Ｖの電流より大きくな
る。一方、可変電圧源Ｖｃの電圧が負の場合は（正極側
の電圧が負極側より低い）、トランジスタＱ１４のコレ
クタ電圧の方がトランジスタＱ１３のコレクタ電圧より
低いので、可変電流源Ｉ１Ｖの電流の方が可変電流源Ｉ
０Ｖの電流より大きくなる。なお、図１では、図面が必
要以上に複雑になることを避けるため、トランジスタＱ
１〜Ｑ４のベースにバイアス電圧を供給するための抵抗
は省略されている。
【００２７】次に、このように構成された可変利得増幅
器２の動作について説明する。差動増幅回路の利得は周
知のようにバイアス電流の大きさにより変化し、バイア
ス電流を小さくするほど利得は小さくなり、バイアス電
流を大きくするほど利得は大きくなる。本実施の形態例
の可変利得増幅器２では、全体（可変利得増幅器）の利
得を大きくしようとするときは、利得制御信号ＳＧを可
変電圧源Ｖｃに供給してその電圧を高い値に設定する。
その結果、可変電流源Ｉ０Ｖの制御端子２４の電圧が可
変電流源Ｉ１Ｖの制御端子２６の電圧に対して相対的に
上昇し、可変電流源Ｉ０Ｖにより電流路１１６に流れる
電流（トランジスタＱ１、Ｑ２のエミッタ電流の和、す
なわちバイアス電流）が可変電流源Ｉ１Ｖにより電流路
１１８に流れる電流（トランジスタＱ３、Ｑ４のエミッ
タ電流の和、すなわちバイアス電流）に対して相対的に
増大する（すなわち電流路１１６の電流の比率が高くな
る）。これにより利得の大きい第１の差動増幅回路４の
利得が上昇して、可変利得増幅器２の利得が上昇する。
なお、このとき第２の差動増幅回路６の利得は低下する
が、第２の差動増幅回路６の利得は低いので、第２の差
動増幅回路６の利得が低下することの影響は少なく、し
たがって全体の利得は上述のように上昇する。
器２の動作について説明する。差動増幅回路の利得は周
知のようにバイアス電流の大きさにより変化し、バイア
ス電流を小さくするほど利得は小さくなり、バイアス電
流を大きくするほど利得は大きくなる。本実施の形態例
の可変利得増幅器２では、全体（可変利得増幅器）の利
得を大きくしようとするときは、利得制御信号ＳＧを可
変電圧源Ｖｃに供給してその電圧を高い値に設定する。
その結果、可変電流源Ｉ０Ｖの制御端子２４の電圧が可
変電流源Ｉ１Ｖの制御端子２６の電圧に対して相対的に
上昇し、可変電流源Ｉ０Ｖにより電流路１１６に流れる
電流（トランジスタＱ１、Ｑ２のエミッタ電流の和、す
なわちバイアス電流）が可変電流源Ｉ１Ｖにより電流路
１１８に流れる電流（トランジスタＱ３、Ｑ４のエミッ
タ電流の和、すなわちバイアス電流）に対して相対的に
増大する（すなわち電流路１１６の電流の比率が高くな
る）。これにより利得の大きい第１の差動増幅回路４の
利得が上昇して、可変利得増幅器２の利得が上昇する。
なお、このとき第２の差動増幅回路６の利得は低下する
が、第２の差動増幅回路６の利得は低いので、第２の差
動増幅回路６の利得が低下することの影響は少なく、し
たがって全体の利得は上述のように上昇する。
【００２８】そして、可変利得増幅器２の利得を大きい
値に設定するのは入力信号の信号レベルが小さい場合で
あり、このとき可変利得増幅器２ではＳＮ比の高い第１
の差動増幅回路４が優勢となって動作するので、高いＳ
Ｎ比で低レベルの信号を増幅することができる。
値に設定するのは入力信号の信号レベルが小さい場合で
あり、このとき可変利得増幅器２ではＳＮ比の高い第１
の差動増幅回路４が優勢となって動作するので、高いＳ
Ｎ比で低レベルの信号を増幅することができる。
【００２９】一方、可変利得増幅器２の利得を小さくし
ようとするときは、利得制御信号ＳＧを可変電圧源Ｖｃ
に供給してその電圧を低い値（たとえば可変電圧源Ｖｃ
の正極側の電圧が負極側より低い電圧）に設定する。そ
の結果、可変電流源Ｉ０Ｖの制御端子２４の電圧が可変
電流源Ｉ１Ｖの制御端子２６の電圧に対して相対的に下
降し、可変電流源Ｉ０Ｖにより電流路１１６に流れる電
流が可変電流源Ｉ１Ｖにより電流路１１８に流れる電流
に対して相対的に減少する。これにより利得の大きい第
１の差動増幅回路４の利得が低下し、利得の小さい第２
の差動増幅回路６の利得が増大して、全体の利得は低下
する。
ようとするときは、利得制御信号ＳＧを可変電圧源Ｖｃ
に供給してその電圧を低い値（たとえば可変電圧源Ｖｃ
の正極側の電圧が負極側より低い電圧）に設定する。そ
の結果、可変電流源Ｉ０Ｖの制御端子２４の電圧が可変
電流源Ｉ１Ｖの制御端子２６の電圧に対して相対的に下
降し、可変電流源Ｉ０Ｖにより電流路１１６に流れる電
流が可変電流源Ｉ１Ｖにより電流路１１８に流れる電流
に対して相対的に減少する。これにより利得の大きい第
１の差動増幅回路４の利得が低下し、利得の小さい第２
の差動増幅回路６の利得が増大して、全体の利得は低下
する。
【００３０】そして、可変利得増幅器２の利得を小さい
値に設定するのは入力信号の信号レベルが大きい場合で
あり、このとき可変利得増幅器２では飽和入力レベルの
高い第２の差動増幅回路６が優勢となって動作するの
で、信号歪みを生じることなく信号を増幅することがで
きる。
値に設定するのは入力信号の信号レベルが大きい場合で
あり、このとき可変利得増幅器２では飽和入力レベルの
高い第２の差動増幅回路６が優勢となって動作するの
で、信号歪みを生じることなく信号を増幅することがで
きる。
【００３１】このように、本実施の形態例の可変利得増
幅器２では、入力信号レベルが低く利得を大きい値に設
定する場合には、利得の上昇にあまり寄与しない第２の
差動増幅回路６を流れる電流が抑えられ、一方、入力信
号レベルが高く利得を小さい値に設定する場合には、飽
和入力レベルの向上に寄与しない第１の差動増幅回路４
を流れる電流が抑えられるので、従来のように第１およ
び第２の差動増幅回路４、６のバイアス電流が常に一定
である場合に比べ、消費電力を削減することが可能とな
る。
幅器２では、入力信号レベルが低く利得を大きい値に設
定する場合には、利得の上昇にあまり寄与しない第２の
差動増幅回路６を流れる電流が抑えられ、一方、入力信
号レベルが高く利得を小さい値に設定する場合には、飽
和入力レベルの向上に寄与しない第１の差動増幅回路４
を流れる電流が抑えられるので、従来のように第１およ
び第２の差動増幅回路４、６のバイアス電流が常に一定
である場合に比べ、消費電力を削減することが可能とな
る。
【００３２】次に、本発明の第２の実施の形態例につい
て説明する。図３は第２の実施の形態例の可変利得増幅
器を示す回路図である。図中、図１と同一の要素には同
一の符号が付されており、それらに関する詳しい説明は
ここでは省略する。図３に示した可変利得増幅器２８が
上記可変利得増幅器２と異なるのは、合成回路８を合成
回路８Ａに置き換えるとともに電圧源Ｖｏｆを追加した
点であり、これにより、第１の差動増幅回路４の利得を
下げた際の周波数特性の劣化防止が図られている。合成
回路８Ａでは合成器３０が追加され、合成器３０は、ト
ランジスタＱ１、Ｑ２のコレクタと抵抗Ｒ１、Ｒ２との
間に挿入され、トランジスタＱ５〜Ｑ８により構成され
ている。トランジスタＱ５、Ｑ６のエミッタはトランジ
スタＱ１のコレクタに接続され、トランジスタＱ５のコ
レクタは抵抗Ｒ１と抵抗ＲＳ１との接続点に、トランジ
スタＱ６のコレクタは電源Ｖｃｃにそれぞれ接続されて
いる。一方、トランジスタＱ７、Ｑ８のエミッタはトラ
ンジスタＱ２のコレクタに接続され、トランジスタＱ８
のコレクタは抵抗Ｒ２と抵抗ＲＳ２との接続点に、トラ
ンジスタＱ７のコレクタは電源Ｖｃｃにそれぞれ接続さ
れている。
て説明する。図３は第２の実施の形態例の可変利得増幅
器を示す回路図である。図中、図１と同一の要素には同
一の符号が付されており、それらに関する詳しい説明は
ここでは省略する。図３に示した可変利得増幅器２８が
上記可変利得増幅器２と異なるのは、合成回路８を合成
回路８Ａに置き換えるとともに電圧源Ｖｏｆを追加した
点であり、これにより、第１の差動増幅回路４の利得を
下げた際の周波数特性の劣化防止が図られている。合成
回路８Ａでは合成器３０が追加され、合成器３０は、ト
ランジスタＱ１、Ｑ２のコレクタと抵抗Ｒ１、Ｒ２との
間に挿入され、トランジスタＱ５〜Ｑ８により構成され
ている。トランジスタＱ５、Ｑ６のエミッタはトランジ
スタＱ１のコレクタに接続され、トランジスタＱ５のコ
レクタは抵抗Ｒ１と抵抗ＲＳ１との接続点に、トランジ
スタＱ６のコレクタは電源Ｖｃｃにそれぞれ接続されて
いる。一方、トランジスタＱ７、Ｑ８のエミッタはトラ
ンジスタＱ２のコレクタに接続され、トランジスタＱ８
のコレクタは抵抗Ｒ２と抵抗ＲＳ２との接続点に、トラ
ンジスタＱ７のコレクタは電源Ｖｃｃにそれぞれ接続さ
れている。
【００３３】また、トランジスタＱ５、Ｑ８のベースは
共にオフセット電圧源Ｖｏｆの負極に、オフセット電圧
源Ｖｏｆの正極は可変電圧源Ｖｃの正極にそれぞれ接続
され、トランジスタＱ６、Ｑ７のベースは可変電圧源Ｖ
ｃの負極に接続されている。
共にオフセット電圧源Ｖｏｆの負極に、オフセット電圧
源Ｖｏｆの正極は可変電圧源Ｖｃの正極にそれぞれ接続
され、トランジスタＱ６、Ｑ７のベースは可変電圧源Ｖ
ｃの負極に接続されている。
【００３４】次に、このように構成された可変利得増幅
器２８の動作について説明する。ここで、まずオフセッ
ト電圧源Ｖｏｆが挿入されておらず、トランジスタＱ
５、Ｑ８のベースが可変電圧源Ｖｃに直接接続されてい
たとすると、可変利得増幅器２８の利得を下げるべく可
変電圧源Ｖｃの電圧を下げた場合、上述のように可変電
流源Ｉ０Ｖ、Ｉ１Ｖの電流が変化すると同時に、トラン
ジスタＱ５、Ｑ８のベース電圧が低下するので、トラン
ジスタＱ５、Ｑ８のコレクタ電流が減少する。したがっ
て、トランジスタＱ５、Ｑ８のコレクタにおいて第１の
差動増幅回路４の出力信号と、抵抗ＲＳ１、ＲＳ２を通
じて供給される第２の差動増幅回路６の出力信号とが加
算される際に、第１の差動増幅回路４の出力信号に対し
ては小さい重みが乗じられることと等価となり、出力端
子ＯＵＴＢ、ＯＵＴからは第２の差動増幅回路６の出力
信号をより強く反映した信号が出力される。
器２８の動作について説明する。ここで、まずオフセッ
ト電圧源Ｖｏｆが挿入されておらず、トランジスタＱ
５、Ｑ８のベースが可変電圧源Ｖｃに直接接続されてい
たとすると、可変利得増幅器２８の利得を下げるべく可
変電圧源Ｖｃの電圧を下げた場合、上述のように可変電
流源Ｉ０Ｖ、Ｉ１Ｖの電流が変化すると同時に、トラン
ジスタＱ５、Ｑ８のベース電圧が低下するので、トラン
ジスタＱ５、Ｑ８のコレクタ電流が減少する。したがっ
て、トランジスタＱ５、Ｑ８のコレクタにおいて第１の
差動増幅回路４の出力信号と、抵抗ＲＳ１、ＲＳ２を通
じて供給される第２の差動増幅回路６の出力信号とが加
算される際に、第１の差動増幅回路４の出力信号に対し
ては小さい重みが乗じられることと等価となり、出力端
子ＯＵＴＢ、ＯＵＴからは第２の差動増幅回路６の出力
信号をより強く反映した信号が出力される。
【００３５】そして、本実施の形態例ではオフセット電
圧源Ｖｏｆが上述のように接続されているので、可変電
圧源Ｖｃの電圧がオフセット電圧源Ｖｏｆの電圧より充
分に高い領域では、トランジスタＱ５、Ｑ８のベース電
圧の方がトランジスタＱ６、Ｑ７のベース電圧より充分
に高く、トランジスタＱ５、Ｑ８はオン状態となるので
上述のような作用は生しない。しかし、可変電圧源Ｖｃ
の電圧がオフセット電圧源Ｖｏｆの電圧近くまで低下し
てくると、上記重み付けの作用が生じ、出力端子ＯＵＴ
Ｂ、ＯＵＴからは第２の差動増幅回路６の出力信号をよ
り反映した信号が出力されるようになる。
圧源Ｖｏｆが上述のように接続されているので、可変電
圧源Ｖｃの電圧がオフセット電圧源Ｖｏｆの電圧より充
分に高い領域では、トランジスタＱ５、Ｑ８のベース電
圧の方がトランジスタＱ６、Ｑ７のベース電圧より充分
に高く、トランジスタＱ５、Ｑ８はオン状態となるので
上述のような作用は生しない。しかし、可変電圧源Ｖｃ
の電圧がオフセット電圧源Ｖｏｆの電圧近くまで低下し
てくると、上記重み付けの作用が生じ、出力端子ＯＵＴ
Ｂ、ＯＵＴからは第２の差動増幅回路６の出力信号をよ
り反映した信号が出力されるようになる。
【００３６】したがって、この可変利得増幅器２８で
は、利得を、あるレベル以下に低下させた場合には、出
力信号における第１の差動増幅回路４の影響度が抑えら
る。そのため第１の差動増幅回路４の利得を下げたこと
により第１の差動増幅回路４の周波数帯域幅が狭くなる
ことの影響が緩和され、可変利得増幅器２８全体の周波
数特性は良好な状態に保たれる。第１の差動増幅回路４
の利得は第２の差動増幅回路６の利得より大きいので、
その周波数特性が可変利得増幅器の周波数特性に与える
影響は大きい。よって、第１の差動増幅回路４の周波数
特性の劣化の影響を緩和する、このような技術を用いる
ことが有効である。
は、利得を、あるレベル以下に低下させた場合には、出
力信号における第１の差動増幅回路４の影響度が抑えら
る。そのため第１の差動増幅回路４の利得を下げたこと
により第１の差動増幅回路４の周波数帯域幅が狭くなる
ことの影響が緩和され、可変利得増幅器２８全体の周波
数特性は良好な状態に保たれる。第１の差動増幅回路４
の利得は第２の差動増幅回路６の利得より大きいので、
その周波数特性が可変利得増幅器の周波数特性に与える
影響は大きい。よって、第１の差動増幅回路４の周波数
特性の劣化の影響を緩和する、このような技術を用いる
ことが有効である。
【００３７】なお、本実施の形態例では、合成器３０に
より第１の差動増幅回路４の出力比を抑える構成とした
が、たとえばトランジスタＱ３、Ｑ４の出力部に同種の
合成器を配置して、第２の差動増幅回路６の出力比を高
める構成としたり、あるいは第１および第２の差動増幅
回路４、６の出力部にともに合成器を設けて、第１の差
動増幅回路４の出力比を抑えると同時に、第２の差動増
幅回路６の出力比を高める構成とすることも可能であ
る。
より第１の差動増幅回路４の出力比を抑える構成とした
が、たとえばトランジスタＱ３、Ｑ４の出力部に同種の
合成器を配置して、第２の差動増幅回路６の出力比を高
める構成としたり、あるいは第１および第２の差動増幅
回路４、６の出力部にともに合成器を設けて、第１の差
動増幅回路４の出力比を抑えると同時に、第２の差動増
幅回路６の出力比を高める構成とすることも可能であ
る。
【００３８】次に、第３の実施の形態例について説明す
る。図４は第３の実施の形態例としての可変利得増幅器
を構成する電流制御回路を示す回路図である。図中、図
２と同一の要素には同一の符号が付されており、それら
に関する説明はここでは省略する。図４に示した電流制
御回路３４は、図２に示した電流制御回路１０とは、電
流制御回路本体１６Ａに電流規制回路３６を設けた点で
異なっており、電流規制回路３６は、定電流源３８およ
び抵抗Ｒ１４Ａを含んで構成されている。第３の実施の
形態例の可変利得増幅器の他の箇所は上述した可変利得
増幅器２と同一である。
る。図４は第３の実施の形態例としての可変利得増幅器
を構成する電流制御回路を示す回路図である。図中、図
２と同一の要素には同一の符号が付されており、それら
に関する説明はここでは省略する。図４に示した電流制
御回路３４は、図２に示した電流制御回路１０とは、電
流制御回路本体１６Ａに電流規制回路３６を設けた点で
異なっており、電流規制回路３６は、定電流源３８およ
び抵抗Ｒ１４Ａを含んで構成されている。第３の実施の
形態例の可変利得増幅器の他の箇所は上述した可変利得
増幅器２と同一である。
【００３９】図２に示した電流制御回路１０では、第１
の差動増幅回路４（図１）の利得を低下させるべく可変
電圧源Ｖｃの電圧を低下させた場合、トランジスタＱ１
４のコレクタ電圧はどこまでも低下し、したがって電流
源Ｉ０Ｖが供給する電流もどこまでも低下してしまう。
しかし、第１の差動増幅回路４のバイアス電流が低下す
ると上述のようにその周波数特性は劣化し、そして第１
の差動増幅回路４の利得は第２の差動増幅回路６より大
きいので、可変利得増幅器全体の周波数特性の与える影
響は大きい。
の差動増幅回路４（図１）の利得を低下させるべく可変
電圧源Ｖｃの電圧を低下させた場合、トランジスタＱ１
４のコレクタ電圧はどこまでも低下し、したがって電流
源Ｉ０Ｖが供給する電流もどこまでも低下してしまう。
しかし、第１の差動増幅回路４のバイアス電流が低下す
ると上述のようにその周波数特性は劣化し、そして第１
の差動増幅回路４の利得は第２の差動増幅回路６より大
きいので、可変利得増幅器全体の周波数特性の与える影
響は大きい。
【００４０】そこで、本実施の形態例の電流制御回路３
４のように、電流規制回路３６を設けた場合には、可変
電圧源Ｖｃの電圧を下げてトランジスタＱ１４が仮にオ
フ状態になったとしても、定電流源３８から抵抗Ｒ１４
Ａに電流が供給されるので、トランジスタＱ１４のコレ
クタの電圧は一定値が確保され、したがって、第１の差
動増幅回路４のバイアス電流がある値以下に低下するこ
とが防止される。よって、本実施の形態例では、利得を
大幅に低下させた場合でも、第１の差動増幅回路４の周
波数特性の劣化が抑えられ、可変利得増幅器全体の周波
数特性が大きく劣化することを回避できる。なお、電流
制御回路３４において、抵抗Ｒ１４Ａ、Ｒ１４Ｂの直列
抵抗値は、たとえば抵抗Ｒ１４（図２）の抵抗値に等し
い値とすることができる。上記実施の形態例では、第１
および第２の差動増幅回路４、６を構成する電流源Ｉ０
Ｖ、Ｉ１Ｖを制御することで各差動増幅回路のバイアス
電流を変化させたが、バイアス電流は、このような方式
による以外にも、たとえば各差動増幅回路を構成するト
ランジスタのベース電流を制御することによっても変化
させることができる。また、上記実施の形態例では、第
１および第２の差動増幅回路４、６は電流源Ｉ０Ｖ、Ｉ
１Ｖを用いて構成したが、これらの電流源を抵抗により
置き換えた構成とすることも無論可能である。その際、
第２の差動増幅回路６では、たとえばトランジスタＱ
３、Ｑ４のエミッタを単一の抵抗で接続し、各エミッタ
をそれぞれ異なる抵抗でグランドに接続するといった構
成にすることも可能である。
４のように、電流規制回路３６を設けた場合には、可変
電圧源Ｖｃの電圧を下げてトランジスタＱ１４が仮にオ
フ状態になったとしても、定電流源３８から抵抗Ｒ１４
Ａに電流が供給されるので、トランジスタＱ１４のコレ
クタの電圧は一定値が確保され、したがって、第１の差
動増幅回路４のバイアス電流がある値以下に低下するこ
とが防止される。よって、本実施の形態例では、利得を
大幅に低下させた場合でも、第１の差動増幅回路４の周
波数特性の劣化が抑えられ、可変利得増幅器全体の周波
数特性が大きく劣化することを回避できる。なお、電流
制御回路３４において、抵抗Ｒ１４Ａ、Ｒ１４Ｂの直列
抵抗値は、たとえば抵抗Ｒ１４（図２）の抵抗値に等し
い値とすることができる。上記実施の形態例では、第１
および第２の差動増幅回路４、６を構成する電流源Ｉ０
Ｖ、Ｉ１Ｖを制御することで各差動増幅回路のバイアス
電流を変化させたが、バイアス電流は、このような方式
による以外にも、たとえば各差動増幅回路を構成するト
ランジスタのベース電流を制御することによっても変化
させることができる。また、上記実施の形態例では、第
１および第２の差動増幅回路４、６は電流源Ｉ０Ｖ、Ｉ
１Ｖを用いて構成したが、これらの電流源を抵抗により
置き換えた構成とすることも無論可能である。その際、
第２の差動増幅回路６では、たとえばトランジスタＱ
３、Ｑ４のエミッタを単一の抵抗で接続し、各エミッタ
をそれぞれ異なる抵抗でグランドに接続するといった構
成にすることも可能である。
【００４１】
【発明の効果】以上説明したように本発明の可変利得増
幅器では、第１の差動増幅回路の利得が第２の差動増幅
回路の利得より大きいとした場合、可変利得増幅器の利
得を大きくしようとするときは、利得の大きい第１の差
動増幅回路の利得を上昇させ、利得の小さい第２の差動
増幅回路の利得を低下させるべく、利得制御信号を電流
制御回路に供給して第１の差動増幅回路のバイアス電流
の比率が大きくなるように制御する。一方、可変利得増
幅器の利得を小さくしようとする場合には、利得の大き
い第１の差動増幅回路の利得は低下させ、利得の小さい
第２の差動増幅回路の利得を上昇させるべく、利得制御
信号を電流制御回路に供給して第２の差動増幅回路のバ
イアス電流の比率が大きくなるように制御する。
幅器では、第１の差動増幅回路の利得が第２の差動増幅
回路の利得より大きいとした場合、可変利得増幅器の利
得を大きくしようとするときは、利得の大きい第１の差
動増幅回路の利得を上昇させ、利得の小さい第２の差動
増幅回路の利得を低下させるべく、利得制御信号を電流
制御回路に供給して第１の差動増幅回路のバイアス電流
の比率が大きくなるように制御する。一方、可変利得増
幅器の利得を小さくしようとする場合には、利得の大き
い第１の差動増幅回路の利得は低下させ、利得の小さい
第２の差動増幅回路の利得を上昇させるべく、利得制御
信号を電流制御回路に供給して第２の差動増幅回路のバ
イアス電流の比率が大きくなるように制御する。
【００４２】したがって、本発明では、利得を大きくす
る場合には第２の差動増幅回路のバイアス電流が抑制さ
れ、利得を小さくする場合には第１の差動増幅回路のバ
イアス電流が抑制される。よって、従来のように第１お
よび第２の差動増幅回路のバイアス電流が常に一定であ
る場合に比べ消費電力を削減することができる。
る場合には第２の差動増幅回路のバイアス電流が抑制さ
れ、利得を小さくする場合には第１の差動増幅回路のバ
イアス電流が抑制される。よって、従来のように第１お
よび第２の差動増幅回路のバイアス電流が常に一定であ
る場合に比べ消費電力を削減することができる。
【図１】本発明による可変利得増幅器の一例を示す回路
図である。
図である。
【図２】図１の可変利得増幅器を構成する電流制御回路
周辺を詳しく示す回路図である。
周辺を詳しく示す回路図である。
【図３】第２の実施の形態例の可変利得増幅器を示す回
路図である。
路図である。
【図４】第３の実施の形態例としての可変利得増幅器を
構成する電流制御回路を示す回路図である。
構成する電流制御回路を示す回路図である。
【図５】従来の可変利得増幅器の一例を示すブロック図
である。
である。
【図６】図５の可変利得増幅器を詳しく示す回路図であ
る。
る。
２……可変利得増幅器、４……第１の差動増幅回路、６
……第２の差動増幅回路、８……合成回路、１０……電
流制御回路、１６……電流制御回路本体、１８……差動
対回路、２０……バッファー回路、２２……バッファー
回路、２４……制御端子、２６……制御端子、２８……
可変利得増幅器、３０……合成器、３４……電流制御回
路、３６……電流規制回路、３８……定電流源、１０２
……可変利得増幅器、１０４……第１の増幅回路、１０
６……第２の増幅回路、１０８……合成器、１１０……
可変利得増幅器、１１２……第１の差動増幅回路、１１
４……第２の差動増幅回路、１１６……電流路、１１８
……電流路。
……第２の差動増幅回路、８……合成回路、１０……電
流制御回路、１６……電流制御回路本体、１８……差動
対回路、２０……バッファー回路、２２……バッファー
回路、２４……制御端子、２６……制御端子、２８……
可変利得増幅器、３０……合成器、３４……電流制御回
路、３６……電流規制回路、３８……定電流源、１０２
……可変利得増幅器、１０４……第１の増幅回路、１０
６……第２の増幅回路、１０８……合成器、１１０……
可変利得増幅器、１１２……第１の差動増幅回路、１１
４……第２の差動増幅回路、１１６……電流路、１１８
……電流路。
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フロントページの続き
Ｆターム(参考） 5J100 AA26 BA06 BB01 BB21 BC02
CA01 CA05 CA20 CA21 CA33
DA06 EA02 FA02
Claims (8)
- 【請求項１】 入力信号が共通に供給される第１および
第２の差動増幅回路と、前記第１および第２の差動増幅
回路の出力信号を合成する合成回路とを含み、前記第１
および第２の差動増幅回路はそれぞれ、差動対を成す第
１および第２のトランジスタを含み、前記第１および第
２のトランジスタのベースに前記入力信号が供給されコ
レクタから前記合成回路に信号が出力され、前記第１お
よび第２の差動増幅回路は互いに増幅度が異なっている
可変利得増幅器であって、 前記第１の差動増幅回路のバイアス電流と、前記第２の
差動増幅回路のバイアス電流との比率を、利得制御信号
にもとづき変更する電流制御回路を含むことを特徴とす
る可変利得増幅器。 - 【請求項２】 前記第１の差動増幅回路は前記第２の差
動増幅回路より利得が大きく、前記電流制御回路は、可
変利得増幅器の利得を大きくするとき前記第２の差動増
幅回路の前記バイアス電流を相対的に小さく設定し、可
変利得増幅器の利得を小さくするとき前記第１の差動増
幅回路の前記バイアス電流を相対的に小さく設定するこ
とを特徴とする請求項１記載の可変利得増幅器。 - 【請求項３】 前記第１の差動増幅回路の前記第１およ
び第２のトランジスタのエミッタは相互に直接接続され
て第１の電位点への電流路に接続され、前記第２の差動
増幅回路の前記第１および第２のトランジスタのエミッ
タは相互に抵抗を介し接続されて前記第１の電位点への
電流路に接続されていることを特徴とする請求項１記載
の可変利得増幅器。 - 【請求項４】 前記第１および第２の差動増幅回路の前
記第１および第２のトランジスタのコレクタは抵抗を介
して第２の電位点に接続されていることを特徴とする請
求項１記載の可変利得増幅器。 - 【請求項５】 前記合成回路は前記第１および第２の差
動増幅回路の前記第１のトランジスタのコレクタどうし
を接続する抵抗と、前記第１および第２の差動増幅回路
の前記第２のトランジスタのコレクタどうしを接続する
抵抗とを含むことを特徴とする請求項１記載の可変利得
増幅器。 - 【請求項６】 前記第１の差動増幅回路の前記第１およ
び第２のトランジスタのコレクタから合成後の信号が出
力されることを特徴とする請求項５記載の可変利得増幅
器。 - 【請求項７】 前記合成回路は、前記第１の差動増幅回
路の出力信号および前記第２の差動増幅回路の出力信号
のうちの少なくとも一方に重み付けを行った上で２つの
出力信号を合成し、前記電流制御回路により可変利得増
幅器の利得が小さく設定されるとき、前記第１の差動増
幅回路の出力信号の比率を抑えるべく重み付けを行うこ
とを特徴とする請求項１記載の可変利得増幅器。 - 【請求項８】 前記電流制御回路は、前記第１の差動増
幅回路の前記バイアス電流が基準値以下となることを阻
止する電流規制回路を含むことを特徴とする請求項１記
載の可変利得増幅器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209702A JP3704703B2 (ja) | 2001-07-10 | 2001-07-10 | 可変利得増幅器 |
| US10/191,455 US6891405B2 (en) | 2001-07-10 | 2002-07-10 | Variable gain amplifier |
| EP02291736A EP1276231A3 (en) | 2001-07-10 | 2002-07-10 | Variable gain amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209702A JP3704703B2 (ja) | 2001-07-10 | 2001-07-10 | 可変利得増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023331A true JP2003023331A (ja) | 2003-01-24 |
| JP3704703B2 JP3704703B2 (ja) | 2005-10-12 |
Family
ID=19045321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001209702A Expired - Fee Related JP3704703B2 (ja) | 2001-07-10 | 2001-07-10 | 可変利得増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6891405B2 (ja) |
| EP (1) | EP1276231A3 (ja) |
| JP (1) | JP3704703B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7432765B2 (en) | 2005-03-30 | 2008-10-07 | Matsushita Electric Industrial Co., Ltd. | Variable gain amplifier, mixer and quadrature modulator using the same |
| JP2012228424A (ja) * | 2011-04-27 | 2012-11-22 | Fujifilm Corp | 超音波診断装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560958B1 (en) * | 2003-07-14 | 2009-07-14 | National Semiconductor Corporation | Low power comparator with fast propagation delay |
| US20060255997A1 (en) * | 2005-04-08 | 2006-11-16 | M/A-Com, Inc. And M/A-Com Eurotec Bv | Differential analog filter |
| US7468688B2 (en) * | 2006-09-06 | 2008-12-23 | Infineon Technologies Ag | Converter and method for converting an analog signal and comparator for use in such conversion |
| CN104158507B (zh) * | 2014-07-22 | 2017-02-22 | 江苏星宇芯联电子科技有限公司 | 一种可变增益放大器 |
| US9564863B1 (en) | 2014-11-07 | 2017-02-07 | Altera Corporation | Circuits and methods for variable gain amplifiers |
| US10924075B2 (en) | 2018-06-04 | 2021-02-16 | Analog Devices, Inc. | Variable gain amplifiers with output phase invariance |
| US20200373895A1 (en) * | 2019-05-21 | 2020-11-26 | Infineon Technologies Ag | Programmable Gain Amplifier |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4227256A (en) * | 1978-01-06 | 1980-10-07 | Quadracast Systems, Inc. | AM Broadcast tuner with automatic gain control |
| US4795923A (en) | 1987-11-25 | 1989-01-03 | Tektronix, Inc. | Adjustable delay circuit |
| US5043602A (en) * | 1990-03-26 | 1991-08-27 | Motorola, Inc. | High speed logic circuit with reduced quiescent current |
| JPH08237054A (ja) | 1995-03-01 | 1996-09-13 | Nec Corp | 利得可変回路 |
| US5999044A (en) * | 1998-04-13 | 1999-12-07 | Credence Systems Corporation | Differential driver having multiple output voltage ranges |
-
2001
- 2001-07-10 JP JP2001209702A patent/JP3704703B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-10 EP EP02291736A patent/EP1276231A3/en not_active Withdrawn
- 2002-07-10 US US10/191,455 patent/US6891405B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7432765B2 (en) | 2005-03-30 | 2008-10-07 | Matsushita Electric Industrial Co., Ltd. | Variable gain amplifier, mixer and quadrature modulator using the same |
| JP2012228424A (ja) * | 2011-04-27 | 2012-11-22 | Fujifilm Corp | 超音波診断装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1276231A2 (en) | 2003-01-15 |
| JP3704703B2 (ja) | 2005-10-12 |
| US6891405B2 (en) | 2005-05-10 |
| US20030034841A1 (en) | 2003-02-20 |
| EP1276231A3 (en) | 2004-01-14 |
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