JP3255303B2 - 利得制御型増幅回路 - Google Patents
利得制御型増幅回路Info
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Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６） 発明が解決しようとする課題 課題を解決するための手段（図１、図４及び図５） 作用（図２及び図３） 実施例（図１〜図５） （１）第１の実施例（図１〜図３） （２）第２の実施例（図４） （３）第３の実施例（図５） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は利得制御型増幅回路に関
し、特に集積回路に内蔵される低消費電力型の利得制御
型増幅回路に適用して好適なものである。
し、特に集積回路に内蔵される低消費電力型の利得制御
型増幅回路に適用して好適なものである。
【０００３】
【従来の技術】従来、撮像素子より出力される撮像信号
等、信号帯域の広い各種のアナログ信号を入力し、この
アナログ信号を任意の増幅度によつて増幅して出力する
ことができる増幅回路として図６に示すような２段構成
の利得制御型増幅回路が用いられている。
等、信号帯域の広い各種のアナログ信号を入力し、この
アナログ信号を任意の増幅度によつて増幅して出力する
ことができる増幅回路として図６に示すような２段構成
の利得制御型増幅回路が用いられている。
【０００４】この利得制御型増幅回路１は、ギルバート
アンプを基本構成とする２段の増幅段２及び３によつて
構成されており、正比例のゲイン特性を有する入力段２
及び反比例のゲイン特性を有する出力段３の利得を調整
することにより広範囲において任意の利得を得ることが
できるようになされている。
アンプを基本構成とする２段の増幅段２及び３によつて
構成されており、正比例のゲイン特性を有する入力段２
及び反比例のゲイン特性を有する出力段３の利得を調整
することにより広範囲において任意の利得を得ることが
できるようになされている。
【０００５】ここで入力段２は差動増幅段２Ａ、２Ｂに
よつて構成されており、前段の差動増幅段２Ａにおける
出力電圧の電位差を後段の差動増幅段２Ｂによつてコレ
クタ電流の差分に変換し、この差電流に応じた差動出力
を出力するようになされている。
よつて構成されており、前段の差動増幅段２Ａにおける
出力電圧の電位差を後段の差動増幅段２Ｂによつてコレ
クタ電流の差分に変換し、この差電流に応じた差動出力
を出力するようになされている。
【０００６】すなわち差動増幅段２ＡはトランジスタＱ
１及びＱ２でなる差動対の入力抵抗Ｒ１に流れる電流ｉ
（＝（ＶIN−Ｅ２）／Ｒ１）を入力電圧ＶINと基準電位
Ｅ２との差電圧に応じて増減し、差動対に対して縦続接
続されたトランジスタＱ３及びＱ４に流れるコレクタ電
流を増減させる。
１及びＱ２でなる差動対の入力抵抗Ｒ１に流れる電流ｉ
（＝（ＶIN−Ｅ２）／Ｒ１）を入力電圧ＶINと基準電位
Ｅ２との差電圧に応じて増減し、差動対に対して縦続接
続されたトランジスタＱ３及びＱ４に流れるコレクタ電
流を増減させる。
【０００７】そして差動増幅段２Ａはこのコレクタ電流
の差分によつて生じたエミツタ電位の電位差を差動増幅
段２Ｂの差動対を構成するトランジスタＱ５及びＱ６に
供給することにより、この入力電位の差分に応じて増減
されるコレクタ電流に応じた差動出力を負荷抵抗Ｒ２及
びＲ３より出力する。
の差分によつて生じたエミツタ電位の電位差を差動増幅
段２Ｂの差動対を構成するトランジスタＱ５及びＱ６に
供給することにより、この入力電位の差分に応じて増減
されるコレクタ電流に応じた差動出力を負荷抵抗Ｒ２及
びＲ３より出力する。
【０００８】因に入力段２のゲインはトランジスタＱ５
及びＱ６の共通エミツタに接続された定電流源に流れる
電流Ｉ２を増減することにより調整することができる。
及びＱ６の共通エミツタに接続された定電流源に流れる
電流Ｉ２を増減することにより調整することができる。
【０００９】一方、出力段３は差動増幅段２Ｂの差動出
力を差動増幅段３Ａの差動対を構成するトランジスタＱ
７及びＱ８のベースに入力し、入力抵抗Ｒ４に流れる電
流ｉ２に応じてトランジスタＱ７及びＱ８に流れるコレ
クタ電流を増減させる。
力を差動増幅段３Ａの差動対を構成するトランジスタＱ
７及びＱ８のベースに入力し、入力抵抗Ｒ４に流れる電
流ｉ２に応じてトランジスタＱ７及びＱ８に流れるコレ
クタ電流を増減させる。
【００１０】このとき差動増幅段３ＡのトランジスタＱ
７及びＱ８にはコレクタと縦続接続されたトランジスタ
Ｑ９及びＱ１０との接続中点に定電流源７が接続されて
おり、このトランジスタＱ７及びＱ８に一定電流Ｉ４が
流し込まれるためトランジスタＱ９及びＱ１０に流れる
コレクタ電流は一定電流Ｉ４が増加するに伴つて電流差
一定のまま減少し、その分大きな電位差を有する差動出
力が後段の差動増幅段３Ｂに出力されるようになされて
いる。
７及びＱ８にはコレクタと縦続接続されたトランジスタ
Ｑ９及びＱ１０との接続中点に定電流源７が接続されて
おり、このトランジスタＱ７及びＱ８に一定電流Ｉ４が
流し込まれるためトランジスタＱ９及びＱ１０に流れる
コレクタ電流は一定電流Ｉ４が増加するに伴つて電流差
一定のまま減少し、その分大きな電位差を有する差動出
力が後段の差動増幅段３Ｂに出力されるようになされて
いる。
【００１１】この後、差動増幅段３Ｂはこの差電圧に応
じて負荷抵抗Ｒ５に流れるコレクタ電流を増減し、次式
じて負荷抵抗Ｒ５に流れるコレクタ電流を増減し、次式
【数１】 によつて与えられる利得Ｇによつて増幅された出力信号
ＶOUT を出力するようになされている。
ＶOUT を出力するようになされている。
【００１２】
【発明が解決しようとする課題】ところがこの利得制御
型増幅回路１の場合、トランジスタＱ５、Ｑ６及びＱ１
２のコレクタに寄生するコレクタ容量の影響により各負
荷抵抗Ｒ２、Ｒ３及びＲ５に３つの極が存在し、このた
め周波数特性が悪くなつて広帯域増幅回路として使用す
るには不向きであつた。
型増幅回路１の場合、トランジスタＱ５、Ｑ６及びＱ１
２のコレクタに寄生するコレクタ容量の影響により各負
荷抵抗Ｒ２、Ｒ３及びＲ５に３つの極が存在し、このた
め周波数特性が悪くなつて広帯域増幅回路として使用す
るには不向きであつた。
【００１３】またこの構成の利得制御型増幅回路１の場
合、素子数が多い上、電流源も多いため消費電力が大き
くなる問題があり、信号経路も長いため信号対雑音比
（ＳＮ比）も低下する問題があつた。
合、素子数が多い上、電流源も多いため消費電力が大き
くなる問題があり、信号経路も長いため信号対雑音比
（ＳＮ比）も低下する問題があつた。
【００１４】本発明は以上の点を考慮してなされたもの
で、従来に比して一段と広帯域において動作し、かつ信
号対雑音比（ＳＮ比）に優れた利得制御型の増幅回路を
提案しようとするものである。
で、従来に比して一段と広帯域において動作し、かつ信
号対雑音比（ＳＮ比）に優れた利得制御型の増幅回路を
提案しようとするものである。
【００１５】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、差動対をなす第１及び第２のトラ
ンジスタＱ１及びＱ２に入力される第１及び第２の差動
入力ＶＩＮ及びＥ２の差電圧を対数増幅し、第１及び第
２の差動出力として出力する第１の差動増幅段１１Ａ
と、第１及び第２の差動出力を第３及び第４の差動入力
として差動対をなす第３及び第４のトランジスタＱ５及
びＱ６に入力すると共に、当該第３及び第４のトランジ
スタＱ５及びＱ６の共通エミツタに接続された第１の電
流源５が引き込む第１のエミツタ電流Ｉ１２に比例して
増幅される第３及び第４の差動入力の差電圧を対数増幅
し、第３及び第４の差動出力として出力する第２の差動
増幅段１１Ｂと、第３及び第４の差動出力を第５及び第
６の差動入力として差動対をなす第５及び第６のトラン
ジスタＱ１１及びＱ１２に入力し、当該差電圧を反転増
幅して負荷抵抗Ｒ５より出力する第３の差動増幅段１２
Ｂと、第３及び第４のトランジスタＱ５及びＱ６でなる
差動対に対して並列接続される第７及び第８のトランジ
スタＱ１５及びＱ１６でなる差動対を有し、当該差動対
の共通エミツタに第２の電流源１３を接続し、当該第２
の電流源１３に引き込まれる第２のエミツタ電流Ｉ１３
と第１の電流源５に引き込まれる第１のエミツタ電流Ｉ
１２との電流比を可変することにより第２の差動増幅段
１１Ｂにおける正比例増幅特性を調整する利得調整手段
１２Ａと、第３及び第７のトランジスタＱ５、Ｑ１５の
共通コレクタに第１のコレクタ電流を流し込むと共に第
４及び第８のトランジスタＱ６、Ｑ１６の共通コレクタ
に第２のコレクタ電流を流し込み、当該第１及び第２の
コレクタ電流を増減することにより第２の差動増幅段１
１Ｂにおける反比例増幅特性を調整する第３及び第４の
電流源１４、１４とを設けるようにする。
め本発明においては、差動対をなす第１及び第２のトラ
ンジスタＱ１及びＱ２に入力される第１及び第２の差動
入力ＶＩＮ及びＥ２の差電圧を対数増幅し、第１及び第
２の差動出力として出力する第１の差動増幅段１１Ａ
と、第１及び第２の差動出力を第３及び第４の差動入力
として差動対をなす第３及び第４のトランジスタＱ５及
びＱ６に入力すると共に、当該第３及び第４のトランジ
スタＱ５及びＱ６の共通エミツタに接続された第１の電
流源５が引き込む第１のエミツタ電流Ｉ１２に比例して
増幅される第３及び第４の差動入力の差電圧を対数増幅
し、第３及び第４の差動出力として出力する第２の差動
増幅段１１Ｂと、第３及び第４の差動出力を第５及び第
６の差動入力として差動対をなす第５及び第６のトラン
ジスタＱ１１及びＱ１２に入力し、当該差電圧を反転増
幅して負荷抵抗Ｒ５より出力する第３の差動増幅段１２
Ｂと、第３及び第４のトランジスタＱ５及びＱ６でなる
差動対に対して並列接続される第７及び第８のトランジ
スタＱ１５及びＱ１６でなる差動対を有し、当該差動対
の共通エミツタに第２の電流源１３を接続し、当該第２
の電流源１３に引き込まれる第２のエミツタ電流Ｉ１３
と第１の電流源５に引き込まれる第１のエミツタ電流Ｉ
１２との電流比を可変することにより第２の差動増幅段
１１Ｂにおける正比例増幅特性を調整する利得調整手段
１２Ａと、第３及び第７のトランジスタＱ５、Ｑ１５の
共通コレクタに第１のコレクタ電流を流し込むと共に第
４及び第８のトランジスタＱ６、Ｑ１６の共通コレクタ
に第２のコレクタ電流を流し込み、当該第１及び第２の
コレクタ電流を増減することにより第２の差動増幅段１
１Ｂにおける反比例増幅特性を調整する第３及び第４の
電流源１４、１４とを設けるようにする。
【００１６】また本発明においては、比例増幅特性を有
する第１の差動増幅部１１と反比例増幅特性を有する第
２の差動増幅部１２の直列接続でなる第１の利得制御型
増幅段１０と、反比例増幅特性を有する第３の差動増幅
部でなる第２の利得制御型増幅段３と、互いに並列接続
された上記第１及び第２の利得制御増幅段１０及び３の
出力を切り換えて出力する出力切換手段２１とを設け、
第１の利得制御型増幅段１０の第１の差動増幅部１１
は、差動対をなす第１及び第２のトランジスタＱ１及び
Ｑ２に入力される第１及び第２の差動入力ＶＩＮ及びＥ
２の差電圧を対数増幅し、第１及び第２の差動出力とし
て出力する第１の差動増幅段１１Ａと、第１及び第２の
差動出力を第３及び第４の差動入力として差動対をなす
第３及び第４のトランジスタＱ５及びＱ６に入力すると
共に、当該第３及び第４のトランジスタＱ５及びＱ６の
共通エミツタに接続された第１の電流源５が引き込む第
１のエミツタ電流Ｉ１２に比例して増幅される第３及び
第４の差動入力の差電圧を対数増幅し、第３及び第４の
差動出力として出力する第２の差動増幅段１１Ｂとを有
し、第１の利得制御型増幅段１０の第２の差動増幅部１
２は、第３及び第４の差動出力を第５及び第６の差動入
力として差動対をなす第５及び第６のトランジスタＱ１
１及びＱ１２に入力し、当該差電圧を反転増幅して負荷
抵抗Ｒ５より出力する第３の差動増幅段１２Ｂと、第３
及び第４のトランジスタＱ５及びＱ６でなる差動対に対
して並列接続される第７及び第８のトランジスタＱ１５
及びＱ１６でなる差動対を有し、当該差動対の共通エミ
ツタに第２の電流源１３を接続し、当該第２の電流源１
３に引き込まれる第２のエミツタ電流Ｉ１３と第１の電
流源５に引き込まれる第１のエミツタ電流Ｉ１２との電
流比を可変することにより第２の差動増幅段１１Ｂにお
ける正比例増幅特性を調整する利得調整手段１２Ａと、
第３及び第７のトランジスタＱ５、Ｑ１５の共通コレク
タに第１のコレクタ電流を流し込むと共に第４及び第８
のトランジスタＱ６、Ｑ１６の共通コレクタに第２のコ
レクタ電流を流し込み、当該第１及び第２のコレクタ電
流を増減することにより第２の差動増幅段１１Ｂにおけ
る反比例増幅特性を調整する第３及び第４の電流源１
４、１４とを有するようにする。
する第１の差動増幅部１１と反比例増幅特性を有する第
２の差動増幅部１２の直列接続でなる第１の利得制御型
増幅段１０と、反比例増幅特性を有する第３の差動増幅
部でなる第２の利得制御型増幅段３と、互いに並列接続
された上記第１及び第２の利得制御増幅段１０及び３の
出力を切り換えて出力する出力切換手段２１とを設け、
第１の利得制御型増幅段１０の第１の差動増幅部１１
は、差動対をなす第１及び第２のトランジスタＱ１及び
Ｑ２に入力される第１及び第２の差動入力ＶＩＮ及びＥ
２の差電圧を対数増幅し、第１及び第２の差動出力とし
て出力する第１の差動増幅段１１Ａと、第１及び第２の
差動出力を第３及び第４の差動入力として差動対をなす
第３及び第４のトランジスタＱ５及びＱ６に入力すると
共に、当該第３及び第４のトランジスタＱ５及びＱ６の
共通エミツタに接続された第１の電流源５が引き込む第
１のエミツタ電流Ｉ１２に比例して増幅される第３及び
第４の差動入力の差電圧を対数増幅し、第３及び第４の
差動出力として出力する第２の差動増幅段１１Ｂとを有
し、第１の利得制御型増幅段１０の第２の差動増幅部１
２は、第３及び第４の差動出力を第５及び第６の差動入
力として差動対をなす第５及び第６のトランジスタＱ１
１及びＱ１２に入力し、当該差電圧を反転増幅して負荷
抵抗Ｒ５より出力する第３の差動増幅段１２Ｂと、第３
及び第４のトランジスタＱ５及びＱ６でなる差動対に対
して並列接続される第７及び第８のトランジスタＱ１５
及びＱ１６でなる差動対を有し、当該差動対の共通エミ
ツタに第２の電流源１３を接続し、当該第２の電流源１
３に引き込まれる第２のエミツタ電流Ｉ１３と第１の電
流源５に引き込まれる第１のエミツタ電流Ｉ１２との電
流比を可変することにより第２の差動増幅段１１Ｂにお
ける正比例増幅特性を調整する利得調整手段１２Ａと、
第３及び第７のトランジスタＱ５、Ｑ１５の共通コレク
タに第１のコレクタ電流を流し込むと共に第４及び第８
のトランジスタＱ６、Ｑ１６の共通コレクタに第２のコ
レクタ電流を流し込み、当該第１及び第２のコレクタ電
流を増減することにより第２の差動増幅段１１Ｂにおけ
る反比例増幅特性を調整する第３及び第４の電流源１
４、１４とを有するようにする。
【００１７】さらに本発明においては、共通エミツタに
第１のエミツタ電流Ｉ１を引き込む第１の電流源４が接
続されると共に、差動対をなす第１及び第２のトランジ
スタＱ１及びＱ２に入力される第１及び第２の差動入力
ＶＩＮ及びＥ２の差電圧を対数増幅し、第１及び第２の
差動出力として出力する第１の差動増幅段１１Ａと、第
１及び第２の差動出力を第３及び第４の差動入力として
差動対をなす第３及び第４のトランジスタＱ５及びＱ６
に入力すると共に、当該第３及び第４のトランジスタＱ
５及びＱ６の共通エミツタに接続された第２の電流源６
が引き込む第２のエミツタ電流Ｉ１２に比例して増幅さ
れる第３及び第４の差動入力の差電圧を対数増幅し、第
３及び第４の差動出力として出力する第２の差動増幅段
１１Ｂと、共通エミツタは第３のエミツタ電流を引き込
む第３の電流源６が接続されると共に、各コレクタは第
２の差動増幅段１１Ｂをなす第３及び第４のトランジス
タＱ５及びＱ６に共通に接続され、差動対をなす第５及
び第６のトランジスタＱ７及びＱ８に入力される第１及
び第２の差動入力ＶＩＮ及びＥ２の差電圧を対数増幅
し、第３及び第４の差動出力として出力する第３の差動
増幅段３Ａと、第３及び第４の差動出力を第５及び第６
の差動入力として差動対をなす第７及び第８のトランジ
スタＱ３３及びＱ３４に入力し、当該差電圧を反転増幅
して負荷抵抗Ｒ５より出力する第４の差動増幅段１２Ｂ
と、第３及び第４のトランジスタＱ５及びＱ６でなる差
動対に対して並列接続される第９及び第１０のトランジ
スタＱ１５及びＱ１６でなる差動対を有し、当該差動対
の共通エミツタに第４の電流源１３を接続し、当該第４
の電流源１３に引き込まれる第４のエミツタ電流と第２
の電流源５に引き込まれる第２のエミツタ電流との電流
比を可変することにより第２の差動増幅段１１Ｂにおけ
る正比例増幅特性を調整する利得調整手段１１Ａと、第
３及び第９のトランジスタＱ５及びＱ７の共通コレクタ
に第１のコレクタ電流を流し込むと共に第４及び第１０
のトランジスタＱ６及びＱ８の共通コレクタに第２のコ
レクタ電流を流し込み、当該第１及び第２のコレクタ電
流を増減することにより第２の差動増幅段１１Ｂにおけ
る反比例増幅特性を調整する第５及び第６の電流源３３
と、第１、第２、第３及び第４の電流源４、５、６及び
１３と当該各電流源がそれぞれ接続される差動対の共通
エミツタ間に接続される第１、第２、第３及び第４のス
イツチ手段３４、３５、３６及び３７とを設けるように
する。
第１のエミツタ電流Ｉ１を引き込む第１の電流源４が接
続されると共に、差動対をなす第１及び第２のトランジ
スタＱ１及びＱ２に入力される第１及び第２の差動入力
ＶＩＮ及びＥ２の差電圧を対数増幅し、第１及び第２の
差動出力として出力する第１の差動増幅段１１Ａと、第
１及び第２の差動出力を第３及び第４の差動入力として
差動対をなす第３及び第４のトランジスタＱ５及びＱ６
に入力すると共に、当該第３及び第４のトランジスタＱ
５及びＱ６の共通エミツタに接続された第２の電流源６
が引き込む第２のエミツタ電流Ｉ１２に比例して増幅さ
れる第３及び第４の差動入力の差電圧を対数増幅し、第
３及び第４の差動出力として出力する第２の差動増幅段
１１Ｂと、共通エミツタは第３のエミツタ電流を引き込
む第３の電流源６が接続されると共に、各コレクタは第
２の差動増幅段１１Ｂをなす第３及び第４のトランジス
タＱ５及びＱ６に共通に接続され、差動対をなす第５及
び第６のトランジスタＱ７及びＱ８に入力される第１及
び第２の差動入力ＶＩＮ及びＥ２の差電圧を対数増幅
し、第３及び第４の差動出力として出力する第３の差動
増幅段３Ａと、第３及び第４の差動出力を第５及び第６
の差動入力として差動対をなす第７及び第８のトランジ
スタＱ３３及びＱ３４に入力し、当該差電圧を反転増幅
して負荷抵抗Ｒ５より出力する第４の差動増幅段１２Ｂ
と、第３及び第４のトランジスタＱ５及びＱ６でなる差
動対に対して並列接続される第９及び第１０のトランジ
スタＱ１５及びＱ１６でなる差動対を有し、当該差動対
の共通エミツタに第４の電流源１３を接続し、当該第４
の電流源１３に引き込まれる第４のエミツタ電流と第２
の電流源５に引き込まれる第２のエミツタ電流との電流
比を可変することにより第２の差動増幅段１１Ｂにおけ
る正比例増幅特性を調整する利得調整手段１１Ａと、第
３及び第９のトランジスタＱ５及びＱ７の共通コレクタ
に第１のコレクタ電流を流し込むと共に第４及び第１０
のトランジスタＱ６及びＱ８の共通コレクタに第２のコ
レクタ電流を流し込み、当該第１及び第２のコレクタ電
流を増減することにより第２の差動増幅段１１Ｂにおけ
る反比例増幅特性を調整する第５及び第６の電流源３３
と、第１、第２、第３及び第４の電流源４、５、６及び
１３と当該各電流源がそれぞれ接続される差動対の共通
エミツタ間に接続される第１、第２、第３及び第４のス
イツチ手段３４、３５、３６及び３７とを設けるように
する。
【００１８】
【作用】ギルバート型増幅回路によつて構成され、利得
を２箇所で調整することができる利得制御型増幅回路を
アツテネート形式を採用して回路の一部を共用とするこ
とにより少ない素子数で構成でき、また従来の構成では
複数存在していた極を１個にでき周波数特性を一段と向
上させることができる。
を２箇所で調整することができる利得制御型増幅回路を
アツテネート形式を採用して回路の一部を共用とするこ
とにより少ない素子数で構成でき、また従来の構成では
複数存在していた極を１個にでき周波数特性を一段と向
上させることができる。
【００１９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２０】（１）第１の実施例 図６との対応部分に同一符号を付して示す図１におい
て、１０は全体として利得制御型増幅回路を示し、入力
段２の差動増幅段２Ｂと出力段３の差動増幅段３Ａの一
部を共用とすることにより、周波数特性を劣化させる極
の数を減少させて周波数特性を高域まで伸張させるよう
になされている。
て、１０は全体として利得制御型増幅回路を示し、入力
段２の差動増幅段２Ｂと出力段３の差動増幅段３Ａの一
部を共用とすることにより、周波数特性を劣化させる極
の数を減少させて周波数特性を高域まで伸張させるよう
になされている。
【００２１】利得制御型増幅回路１０は入力段１１及び
出力段１２によつて構成されており、入力段１１は差動
増幅段２Ａと同一構成でなる差動増幅段１１Ａに入力さ
れる入力信号ＶINを対数圧縮した差動出力の電位差ΔＶ
により差動増幅段１１ＢのトランジスタＱ５及びＱ６を
駆動する。
出力段１２によつて構成されており、入力段１１は差動
増幅段２Ａと同一構成でなる差動増幅段１１Ａに入力さ
れる入力信号ＶINを対数圧縮した差動出力の電位差ΔＶ
により差動増幅段１１ＢのトランジスタＱ５及びＱ６を
駆動する。
【００２２】このとき差動対を構成するトランジスタＱ
５及びＱ６のコレクタにはベースに基準電位Ｅ１１が与
えられるトランジスタＱ１３及びＱ１４がそれぞれカス
コード接続されており、差動出力の電位差に応じて増減
するコレクタ電流の電流差によつて生じるエミツタ電位
の差電圧を差動出力端より後段の差動増幅段１２Ｂに供
給するようになされている。
５及びＱ６のコレクタにはベースに基準電位Ｅ１１が与
えられるトランジスタＱ１３及びＱ１４がそれぞれカス
コード接続されており、差動出力の電位差に応じて増減
するコレクタ電流の電流差によつて生じるエミツタ電位
の差電圧を差動出力端より後段の差動増幅段１２Ｂに供
給するようになされている。
【００２３】この実施例の場合、差動増幅段１１Ｂの差
動出力端を構成するトランジスタＱ５、Ｑ６とトランジ
スタＱ１３、Ｑ１４との接続中点Ｐ１及びＰ２にはトラ
ンジスタＱ１５及びＱ１６のコレクタが接続され、出力
段１２の差動増幅段１２Ａが並列に接続されるようにな
されている。
動出力端を構成するトランジスタＱ５、Ｑ６とトランジ
スタＱ１３、Ｑ１４との接続中点Ｐ１及びＰ２にはトラ
ンジスタＱ１５及びＱ１６のコレクタが接続され、出力
段１２の差動増幅段１２Ａが並列に接続されるようにな
されている。
【００２４】またこの接続中点Ｐ１及びＰ２には定電流
源１４より一定電流Ｉ１４がそれぞれ流れ込むようにな
されており、当該接続中点Ｐ１及びＰ２より分流された
コレクタ電流が差動増幅段１１Ｂの電流源５及び差動増
幅段１２Ａの電流源１３に流れ込むようになされてい
る。
源１４より一定電流Ｉ１４がそれぞれ流れ込むようにな
されており、当該接続中点Ｐ１及びＰ２より分流された
コレクタ電流が差動増幅段１１Ｂの電流源５及び差動増
幅段１２Ａの電流源１３に流れ込むようになされてい
る。
【００２５】このとき差動増幅段１１Ｂの電流源５に流
れる電流Ｉ１２と差動増幅段１２Ａの電流源１３に流れ
る電流Ｉ１３との間には電流和（＝Ｉ１２＋Ｉ１３）が
一定となる関係が成り立つており、電流Ｉ１２及びＩ１
３の電流比を変えることにより後段の増幅段１２の利得
に影響を与えることなく利得制御型増幅回路１０全体の
利得Ｇを制御できるようになされている。
れる電流Ｉ１２と差動増幅段１２Ａの電流源１３に流れ
る電流Ｉ１３との間には電流和（＝Ｉ１２＋Ｉ１３）が
一定となる関係が成り立つており、電流Ｉ１２及びＩ１
３の電流比を変えることにより後段の増幅段１２の利得
に影響を与えることなく利得制御型増幅回路１０全体の
利得Ｇを制御できるようになされている。
【００２６】また利得制御型増幅回路１０は、定電流源
１４に流れる電流Ｉ１４を増減することによつても利得
制御型増幅回路１０全体の利得Ｇを制御できるようにな
されている。
１４に流れる電流Ｉ１４を増減することによつても利得
制御型増幅回路１０全体の利得Ｇを制御できるようにな
されている。
【００２７】このとき各差動対のベースに流れ込むベー
ス電流を無視して利得制御型増幅回路１０の利得Ｇを求
めると、次式
ス電流を無視して利得制御型増幅回路１０の利得Ｇを求
めると、次式
【数２】 に示すように、（１）式によつて与えられる従来構成の
利得制御型増幅回路１におけるゲインコントロールカー
ブと相似のカーブが得られる。
利得制御型増幅回路１におけるゲインコントロールカー
ブと相似のカーブが得られる。
【００２８】以上の構成において、利得制御型増幅回路
１０の利得Ｇを大きくしたい場合、ユーザは比例増幅段
である入力段１１の電流源５に流れる電流Ｉ１２を増加
させて反比例増幅段である出力段１２の電流源１３に流
れる電流Ｉ１３を減少させるか、又は定電流源１４より
流れ込む電流Ｉ１４を増加させる。
１０の利得Ｇを大きくしたい場合、ユーザは比例増幅段
である入力段１１の電流源５に流れる電流Ｉ１２を増加
させて反比例増幅段である出力段１２の電流源１３に流
れる電流Ｉ１３を減少させるか、又は定電流源１４より
流れ込む電流Ｉ１４を増加させる。
【００２９】前者の場合、トランジスタＱ１１及びＱ１
２に流れるコレクタ電流ＩＱ１１とＩＱ１２はぞれぞれ
電流源５に流れる電流Ｉ１２の増加前に比べて増加し、
両コレクタ電流ＩＱ１１とＩＱ１２の差電流Δｉ２も増
加前の差電流Δｉ１に比べて増加する。その結果、トラ
ンジスタＱ１１及びＱ１２のエミツタ電位間の差分も増
加するため最終出力段を構成する差動増幅段１２Ｂの負
荷抵抗Ｒ５に流れるコレクタ電流も大きく増減し、正比
例増幅された大きな振幅の出力電圧ＶOUT が出力される
ことになる（図２）。
２に流れるコレクタ電流ＩＱ１１とＩＱ１２はぞれぞれ
電流源５に流れる電流Ｉ１２の増加前に比べて増加し、
両コレクタ電流ＩＱ１１とＩＱ１２の差電流Δｉ２も増
加前の差電流Δｉ１に比べて増加する。その結果、トラ
ンジスタＱ１１及びＱ１２のエミツタ電位間の差分も増
加するため最終出力段を構成する差動増幅段１２Ｂの負
荷抵抗Ｒ５に流れるコレクタ電流も大きく増減し、正比
例増幅された大きな振幅の出力電圧ＶOUT が出力される
ことになる（図２）。
【００３０】一方、後者の場合、入力段１１の差動増幅
段１１Ｂに電流源１４より分流されて流れ込む電流は電
流源１４より流入される電流Ｉ１４が増加する分増加
し、その分トランジスタＱ１１及びＱ１２に流れるコレ
クタ電流ＩＱ１１及びＩＱ１２は電流差一定のまま減少
する。
段１１Ｂに電流源１４より分流されて流れ込む電流は電
流源１４より流入される電流Ｉ１４が増加する分増加
し、その分トランジスタＱ１１及びＱ１２に流れるコレ
クタ電流ＩＱ１１及びＩＱ１２は電流差一定のまま減少
する。
【００３１】このとき両コレクタ電流ＩＱ１１及びＩＱ
１２とベース・エミツタ間電圧ＶBEとの間には、図３に
示すような対数圧縮カーブの関係があるため、電流Ｉ１
４の増加前に比べてトランジスタＱ１１及びＱ１２のエ
ミツタ電位間の差分も増加するため最終出力段を構成す
る差動増幅段１２Ｂの負荷抵抗Ｒ５に流れるコレクタ電
流も大きく増減し、反比例増幅された大きな振幅の出力
電圧ＶOUT が出力される。
１２とベース・エミツタ間電圧ＶBEとの間には、図３に
示すような対数圧縮カーブの関係があるため、電流Ｉ１
４の増加前に比べてトランジスタＱ１１及びＱ１２のエ
ミツタ電位間の差分も増加するため最終出力段を構成す
る差動増幅段１２Ｂの負荷抵抗Ｒ５に流れるコレクタ電
流も大きく増減し、反比例増幅された大きな振幅の出力
電圧ＶOUT が出力される。
【００３２】これに対して利得制御型増幅回路１０の利
得Ｇを小さくしたい場合、ユーザは比例増幅段である入
力段１１の電流源５に流れる電流Ｉ１２を減少させて反
比例増幅段である出力段１２の電流源１３に流れる電流
Ｉ１３を増加させるか、又は定電流源１４より流れ込む
電流Ｉ１４を減少させれば良く、いづれにしても従来の
ゲインコントロール特性とコントロール特性に変動を与
えることなくゲインを調整することができる。
得Ｇを小さくしたい場合、ユーザは比例増幅段である入
力段１１の電流源５に流れる電流Ｉ１２を減少させて反
比例増幅段である出力段１２の電流源１３に流れる電流
Ｉ１３を増加させるか、又は定電流源１４より流れ込む
電流Ｉ１４を減少させれば良く、いづれにしても従来の
ゲインコントロール特性とコントロール特性に変動を与
えることなくゲインを調整することができる。
【００３３】以上の構成によれば、周波数特性を劣化さ
せる回路上の極は出力端の負荷抵抗Ｒ５のみであり、極
の数は従来に比して２つ分少なくできることにより周波
数特性を一段と高域まで伸張でき、広帯域増幅回路に使
用することができる。
せる回路上の極は出力端の負荷抵抗Ｒ５のみであり、極
の数は従来に比して２つ分少なくできることにより周波
数特性を一段と高域まで伸張でき、広帯域増幅回路に使
用することができる。
【００３４】またこの利得制御型増幅回路１０は、従来
の回路構成に比べて回路素子数が減少しているため経済
的であり、かつ電流源の数も１つ分少なくて済むことに
より消費電力を小さくすることができる。
の回路構成に比べて回路素子数が減少しているため経済
的であり、かつ電流源の数も１つ分少なくて済むことに
より消費電力を小さくすることができる。
【００３５】さらにこの場合、信号経路を従来の場合に
比して短くできるため雑音が重畳するおそれを低減する
ことができ、ＳＮ比を従来に比して一段と向上すること
ができる。
比して短くできるため雑音が重畳するおそれを低減する
ことができ、ＳＮ比を従来に比して一段と向上すること
ができる。
【００３６】（２）第２の実施例 図１との対応部分に同一符号を付して示す図４におい
て、２０は全体として利得調整型の増幅回路を示し、増
幅回路２０は利得調整範囲の広い増幅回路部１０と高Ｓ
Ｎ比によつて入力信号を増幅できる増幅回路部３とによ
つて構成されており、切換回路２１により各回路部の出
力を切り換えて出力することができるようになされてい
る。
て、２０は全体として利得調整型の増幅回路を示し、増
幅回路２０は利得調整範囲の広い増幅回路部１０と高Ｓ
Ｎ比によつて入力信号を増幅できる増幅回路部３とによ
つて構成されており、切換回路２１により各回路部の出
力を切り換えて出力することができるようになされてい
る。
【００３７】ここで増幅回路部１０は前段の比例型増幅
段である入力段１１によつて増幅された入力信号ＶＩＮ
を後段の反比例型増幅段である出力段１２によつてさら
に増幅して出力するようになされており、利得Ｇはベー
ス電流を無視すると（１）式によつて与えることができ
る。
段である入力段１１によつて増幅された入力信号ＶＩＮ
を後段の反比例型増幅段である出力段１２によつてさら
に増幅して出力するようになされており、利得Ｇはベー
ス電流を無視すると（１）式によつて与えることができ
る。
【００３８】従つて利得の調整範囲を優先して入力信号
ＶINを増幅したい場合には、切換回路２１の入力端を増
幅回路部１０側に切り換えると共に利得調整用の制御電
流Ｉ２及びＩ４を増減すれば、任意の利得によつて増幅
された信号を得ることができる。
ＶINを増幅したい場合には、切換回路２１の入力端を増
幅回路部１０側に切り換えると共に利得調整用の制御電
流Ｉ２及びＩ４を増減すれば、任意の利得によつて増幅
された信号を得ることができる。
【００３９】これに対して増幅回路部３は反比例型増幅
段によつて入力信号ＶINを増幅するようになされてお
り、利得Ｇはベース電流を無視すると、次式
段によつて入力信号ＶINを増幅するようになされてお
り、利得Ｇはベース電流を無視すると、次式
【数３】 によつて与えられ、電流源より流入される電流Ｉ４を増
減すれば利得Ｇを調整することができる。
減すれば利得Ｇを調整することができる。
【００４０】このとき増幅回路部３は対数増幅段が一段
で済むことにより利得の利得Ｇの調整よりもＳＮ比を優
先して入力信号ＶINを増幅したい場合には、切換回路２
１の入力端を増幅回路部３側に切り換えれば良い。
で済むことにより利得の利得Ｇの調整よりもＳＮ比を優
先して入力信号ＶINを増幅したい場合には、切換回路２
１の入力端を増幅回路部３側に切り換えれば良い。
【００４１】以上の構成によれば、利得の調整範囲を優
先して入力信号ＶINを増幅したい場合には切換回路２１
の入力端子を増幅回路部１０側に切り換え、またＳＮ比
を優先して入力信号ＶINを増幅したい場合には切換回路
２１の入力端子を増幅回路部３側に切り換えることによ
り、増幅対象である入力信号ＶINに応じた利得によつて
増幅された出力信号を出力端より出力することができ
る。
先して入力信号ＶINを増幅したい場合には切換回路２１
の入力端子を増幅回路部１０側に切り換え、またＳＮ比
を優先して入力信号ＶINを増幅したい場合には切換回路
２１の入力端子を増幅回路部３側に切り換えることによ
り、増幅対象である入力信号ＶINに応じた利得によつて
増幅された出力信号を出力端より出力することができ
る。
【００４２】（３）第３の実施例 図４との対応部分に同一符号を付して示す図５におい
て、３０は全体として利得制御型の増幅回路を示し、利
得制御型増幅回路３０は増幅回路２０（図４）の一部回
路素子を共用してなる入力段３１と出力段３２とを有す
るようになされている。
て、３０は全体として利得制御型の増幅回路を示し、利
得制御型増幅回路３０は増幅回路２０（図４）の一部回
路素子を共用してなる入力段３１と出力段３２とを有す
るようになされている。
【００４３】この実施例の場合、入力段３１は差動対を
構成するトランジスタＱ５及びＱ６にベース接地された
トランジスタＱ３１及びＱ３２をカスコード接続し、こ
のトランジスタＱ３１及びＱ３２によつて広帯域利得調
整型の増幅回路部１０と低雑音利得調整型の増幅回路３
の電流電圧変換部を共用するようになされている。
構成するトランジスタＱ５及びＱ６にベース接地された
トランジスタＱ３１及びＱ３２をカスコード接続し、こ
のトランジスタＱ３１及びＱ３２によつて広帯域利得調
整型の増幅回路部１０と低雑音利得調整型の増幅回路３
の電流電圧変換部を共用するようになされている。
【００４４】すなわちトランジスタＱ３１及びＱ３２
は、図４における上段の増幅回路部１０のトランジスタ
Ｑ１３及びＱ１４と下段の増幅回路部３のトランジスタ
Ｑ９及びＱ１０とを共用し、両回路部におけるコレクタ
電流の差電流を差動出力として出力するようになされて
いる。
は、図４における上段の増幅回路部１０のトランジスタ
Ｑ１３及びＱ１４と下段の増幅回路部３のトランジスタ
Ｑ９及びＱ１０とを共用し、両回路部におけるコレクタ
電流の差電流を差動出力として出力するようになされて
いる。
【００４５】また出力段３２を構成する反転型増幅段は
利得調整用の電流源３３を広帯域利得調整型の増幅回路
部１０の電流源１４と低雑音利得調整型の増幅回路３の
電流源７とを共用するようになされ、さらに最終出力段
を広帯域利得調整型の増幅回路部１０と低雑音利得調整
型の増幅回路３と共用するようになされている。
利得調整用の電流源３３を広帯域利得調整型の増幅回路
部１０の電流源１４と低雑音利得調整型の増幅回路３の
電流源７とを共用するようになされ、さらに最終出力段
を広帯域利得調整型の増幅回路部１０と低雑音利得調整
型の増幅回路３と共用するようになされている。
【００４６】すなわちトランジスタＱ３３とＱ３４の差
動対によつて構成される最終出力段は図４における上段
の増幅回路部１０及び下段の増幅回路部３のトランジス
タＱ１１及びＱ１２とを共用するようになされている。
これにより利得調整型増幅回路３０は第２の実施例にお
ける利得調整型増幅回路２０に比して素子数を一段と削
減することができる。
動対によつて構成される最終出力段は図４における上段
の増幅回路部１０及び下段の増幅回路部３のトランジス
タＱ１１及びＱ１２とを共用するようになされている。
これにより利得調整型増幅回路３０は第２の実施例にお
ける利得調整型増幅回路２０に比して素子数を一段と削
減することができる。
【００４７】また利得制御型増幅回路３０の各差動対に
接続される定電流源４、５、６及び１３と各差動対を構
成するトランジスタのエミツタと間には互いに連動して
オン又はオフ動作するスイツチ３４、３５、３６及び３
７が接続されている。
接続される定電流源４、５、６及び１３と各差動対を構
成するトランジスタのエミツタと間には互いに連動して
オン又はオフ動作するスイツチ３４、３５、３６及び３
７が接続されている。
【００４８】ここでスイツチ３４、３５及び３７とスイ
ツチ３６は互いに一方がオン状態のときオフ状態に切り
換えられ、すなわちスイツチ３４、３５及び３７は広帯
域利得調整型の増幅回路部１０を選択するときオン状態
となつて接続される差動対をオン動作させ、一方のスイ
ツチ３６は低雑音利得調整型の増幅回路部３を選択する
ときオン状態となつて接続される差動対をオン動作する
ようになされている。
ツチ３６は互いに一方がオン状態のときオフ状態に切り
換えられ、すなわちスイツチ３４、３５及び３７は広帯
域利得調整型の増幅回路部１０を選択するときオン状態
となつて接続される差動対をオン動作させ、一方のスイ
ツチ３６は低雑音利得調整型の増幅回路部３を選択する
ときオン状態となつて接続される差動対をオン動作する
ようになされている。
【００４９】これにより利得制御型増幅回路３０は選択
された増幅回路部３又は１０を動作させる差動対にのみ
電流源より電流を供給することができ、選択されていな
い増幅回路部側に流れる不必要な電流をなくし得、第２
の実施例の場合に比してさらに低消費電力とすることが
できるようになされている。
された増幅回路部３又は１０を動作させる差動対にのみ
電流源より電流を供給することができ、選択されていな
い増幅回路部側に流れる不必要な電流をなくし得、第２
の実施例の場合に比してさらに低消費電力とすることが
できるようになされている。
【００５０】以上の構成において、利得の調整範囲の広
さを優先して入力信号ＶINを増幅したい場合、利得制御
型増幅回路３０はスイツチ３４、３５及び３７を閉じ、
入力段３１のうち上段の差動入力段（トランジスタＱ
１、Ｑ２）及び差動出力段（Ｑ５、Ｑ６）をオン動作さ
せ、同時に出力段３２の差動入力段（トランジスタＱ１
５、Ｑ１６）をオン動作させる。
さを優先して入力信号ＶINを増幅したい場合、利得制御
型増幅回路３０はスイツチ３４、３５及び３７を閉じ、
入力段３１のうち上段の差動入力段（トランジスタＱ
１、Ｑ２）及び差動出力段（Ｑ５、Ｑ６）をオン動作さ
せ、同時に出力段３２の差動入力段（トランジスタＱ１
５、Ｑ１６）をオン動作させる。
【００５１】これにより利得制御型増幅回路３０は比例
型増幅回路及び反比例型増幅回路の直列接続として動作
し、その利得Ｇはベース電流を無視すると（２）式と同
様の次式
型増幅回路及び反比例型増幅回路の直列接続として動作
し、その利得Ｇはベース電流を無視すると（２）式と同
様の次式
【数４】 となる。
【００５２】一方、利得の調整範囲よりも低雑音によつ
て入力信号ＶINを増幅したい場合、利得制御型増幅回路
３０はスイツチ３６のみを閉じ、残るスイツチ３４、３
５及び３７は開くことにより入力段３１のうち下段の差
動入力段（トランジスタＱ７、Ｑ８）のみオン動作さ
せ、その差動出力をトランジスタＱ３１及びＱ３２より
最終出力段を構成するトランジスタＱ３３及びＱ３４に
供給させる。
て入力信号ＶINを増幅したい場合、利得制御型増幅回路
３０はスイツチ３６のみを閉じ、残るスイツチ３４、３
５及び３７は開くことにより入力段３１のうち下段の差
動入力段（トランジスタＱ７、Ｑ８）のみオン動作さ
せ、その差動出力をトランジスタＱ３１及びＱ３２より
最終出力段を構成するトランジスタＱ３３及びＱ３４に
供給させる。
【００５３】これにより利得制御型増幅回路３０は反比
例型増幅回路として動作し、その利得Ｇはベース電流を
無視すると（３）式と同様の次式
例型増幅回路として動作し、その利得Ｇはベース電流を
無視すると（３）式と同様の次式
【数５】 となる。
【００５４】以上の構成によれば、いわゆるギルバート
型増幅回路を用いた比例型増幅回路部と反比例型増幅回
路部との直列接続よりなり、入力信号ＶINを利得調整範
囲を優先して増幅する利得制御型増幅回路１０の出力と
同じくギルバート型増幅回路を用いた反比例型増幅回路
によりなり、入力信号ＶINをＳＮ比を優先して増幅する
利得制御型増幅回路３の出力を切り換えて出力すること
ができる増幅回路において、利得調整範囲優先の利得制
御型増幅回路１０を構成する前段の比例型増幅回路部に
おける電流電圧変換部、すなわちトランジスタＱ３１及
びＱ３２をＳＮ比優先の利得制御型増幅回路３の入力段
の電流電圧変換部と共用し、かつ後段の反比例型増幅回
路部の電流源３３及び出力段の差動対を共用するこれに
より利得調整範囲を優先する増幅回路とＳＮ比を優先す
る増幅回路を構成する回路素子を従来に比して削減する
ことができる。
型増幅回路を用いた比例型増幅回路部と反比例型増幅回
路部との直列接続よりなり、入力信号ＶINを利得調整範
囲を優先して増幅する利得制御型増幅回路１０の出力と
同じくギルバート型増幅回路を用いた反比例型増幅回路
によりなり、入力信号ＶINをＳＮ比を優先して増幅する
利得制御型増幅回路３の出力を切り換えて出力すること
ができる増幅回路において、利得調整範囲優先の利得制
御型増幅回路１０を構成する前段の比例型増幅回路部に
おける電流電圧変換部、すなわちトランジスタＱ３１及
びＱ３２をＳＮ比優先の利得制御型増幅回路３の入力段
の電流電圧変換部と共用し、かつ後段の反比例型増幅回
路部の電流源３３及び出力段の差動対を共用するこれに
より利得調整範囲を優先する増幅回路とＳＮ比を優先す
る増幅回路を構成する回路素子を従来に比して削減する
ことができる。
【００５５】また最終出力段を除く各差動対の定電流源
４、５、６及び１３に差動対構成するトランジスタとの
間にスイツチ３４、３５、３６及び３７を接続し、利得
制御型増幅回路３０の回路構成のうち利得調整範囲優先
の利得制御型増幅回路１０又はＳＮ比優先の利得制御型
増幅回路３のいづれか一方に対応する回路部分のみを動
作させ、選択されていない増幅回路に対応する電流源に
は電流を流さないことにより、従来に比して消費電力を
一段と低減することができる。
４、５、６及び１３に差動対構成するトランジスタとの
間にスイツチ３４、３５、３６及び３７を接続し、利得
制御型増幅回路３０の回路構成のうち利得調整範囲優先
の利得制御型増幅回路１０又はＳＮ比優先の利得制御型
増幅回路３のいづれか一方に対応する回路部分のみを動
作させ、選択されていない増幅回路に対応する電流源に
は電流を流さないことにより、従来に比して消費電力を
一段と低減することができる。
【００５６】（４）他の実施例 なお上述の実施例においては、比例型増幅回路と反比例
型増幅回路を組み合わせた利得制御範囲優先の利得制御
型増幅回路の出力と反比例型増幅回路により構成される
高ＳＮ比優先の利得制御型増幅回路の出力とを切り換え
て出力する場合について述べたが、本発明はこれに限ら
ず、ギルバート型増幅回路を用いた複数の利得制御型増
幅回路の出力を切り換えて出力する場合に広く適用し得
る。
型増幅回路を組み合わせた利得制御範囲優先の利得制御
型増幅回路の出力と反比例型増幅回路により構成される
高ＳＮ比優先の利得制御型増幅回路の出力とを切り換え
て出力する場合について述べたが、本発明はこれに限ら
ず、ギルバート型増幅回路を用いた複数の利得制御型増
幅回路の出力を切り換えて出力する場合に広く適用し得
る。
【００５７】また上述の実施例においては、ギルバート
型増幅回路を用いた比例型増幅回路及び反比例型増幅回
路を構成する入力段の差動出力を直接後段の出力段に供
給する場合について述べたが、本発明はこれに限らず、
入力段の差動出力をバツフア増幅段を介して後段に供給
するようにしても良い。この場合、バツフア増幅段はレ
ベルシフトにより後段の出力段が動作するように設定さ
れていれば良い。
型増幅回路を用いた比例型増幅回路及び反比例型増幅回
路を構成する入力段の差動出力を直接後段の出力段に供
給する場合について述べたが、本発明はこれに限らず、
入力段の差動出力をバツフア増幅段を介して後段に供給
するようにしても良い。この場合、バツフア増幅段はレ
ベルシフトにより後段の出力段が動作するように設定さ
れていれば良い。
【００５８】
【発明の効果】上述のように本発明によれば、ギルバー
ト型増幅回路を基本構成とし、正比例増幅特性を有する
前段の利得制御型増幅回路と反比例増幅特性を有する後
段の利得調整型増幅回路の組み合わせにより構成される
利得調整型の増幅回路において、前段における出力段を
構成する第２の差動増幅段の負荷抵抗を後段における入
力段を構成する利得調整手段の対数増幅手段と共用とす
ることにより、回路構成を簡略にでき、消費電力及びＳ
Ｎ比を従来に比して一段と向上することができる。
ト型増幅回路を基本構成とし、正比例増幅特性を有する
前段の利得制御型増幅回路と反比例増幅特性を有する後
段の利得調整型増幅回路の組み合わせにより構成される
利得調整型の増幅回路において、前段における出力段を
構成する第２の差動増幅段の負荷抵抗を後段における入
力段を構成する利得調整手段の対数増幅手段と共用とす
ることにより、回路構成を簡略にでき、消費電力及びＳ
Ｎ比を従来に比して一段と向上することができる。
【図１】本発明による利得調整型増幅回路の一実施例を
示す接続図である。
示す接続図である。
【図２】その動作の説明に供する電圧電流特性を示す特
性曲線図である。
性曲線図である。
【図３】その動作の説明に供する電圧電流特性を示す特
性曲線図である。
性曲線図である。
【図４】本発明による利得調整型増幅回路の第２の実施
例を示す接続図である。
例を示す接続図である。
【図５】本発明による利得調整型増幅回路の第３の実施
例を示す接続図である。
例を示す接続図である。
【図６】従来の利得調整型増幅回路を示す接続図であ
る。
る。
１、１０、２０、３０……利得制御型増幅回路、２、１
１、３１……入力段、３、１２、３２……出力段、４、
５、６、７、８、１３、１４……電流源。
１、３１……入力段、３、１２、３２……出力段、４、
５、６、７、８、１３、１４……電流源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−298209（ＪＰ，Ａ) 特開 昭61−269506（ＪＰ，Ａ) 特開 平２−105606（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/18
Claims (8)
- 【請求項１】差動対をなす第１及び第２のトランジスタ
に入力される第１及び第２の差動入力の差電圧を対数増
幅し、第１及び第２の差動出力として出力する第１の差
動増幅段と、 上記第１及び第２の差動出力を第３及び第４の差動入力
として差動対をなす第３及び第４のトランジスタに入力
すると共に、当該第３及び第４のトランジスタの共通エ
ミツタに接続された第１の電流源が引き込む第１のエミ
ツタ電流に比例して増幅される上記第３及び第４の差動
入力の差電圧を対数増幅し、第３及び第４の差動出力と
して出力する第２の差動増幅段と、 上記第３及び第４の差動出力を第５及び第６の差動入力
として差動対をなす第５及び第６のトランジスタに入力
し、当該差電圧を反転増幅して負荷抵抗より出力する第
３の差動増幅段と、 上記第３及び第４のトランジスタでなる差動対に対して
並列接続される第７及び第８のトランジスタでなる差動
対を有し、当該差動対の共通エミツタに第２の電流源を
接続し、当該第２の電流源に引き込まれる第２のエミツ
タ電流と上記第１の電流源に引き込まれる第１のエミツ
タ電流との電流比を可変することにより上記第２の差動
増幅段における正比例増幅特性を調整する利得調整手段
と、 上記第３及び第７のトランジスタの共通コレクタに第１
のコレクタ電流を流し込むと共に上記第４及び第８のト
ランジスタの共通コレクタに第２のコレクタ電流を流し
込み、当該第１及び第２のコレクタ電流を増減すること
により上記第２の差動増幅段における反比例増幅特性を
調整する第３及び第４の電流源と を具えることを特徴と
する利得制御型増幅回路。 - 【請求項２】上記第１及び第２の電流源に流れ込む第１
及び第２のエミツタ電流の加算値を常に一定値に保持す
ることを特徴とする請求項１に記載の利得制御型増幅回
路。 - 【請求項３】上記第１及び第２の電流源は、上記第１及
び第２のエミツタ電流の加算値が上 記第１及び第２のコ
レクタ電流の加算値に対して大きな値になるように上記
第１及び第２のエミツタ電流を引き込むことを特徴とす
る請求項１に記載の利得制御型増幅回路。 - 【請求項４】上記第１及び第２の差動増幅段は、上記第
１、第２及び第３、第４の差動出力を第１及び第２のバ
ツフア増幅段を介して出力する ことを特徴とする請求項
１に記載の利得制御型増幅回路。 - 【請求項５】比例増幅特性を有する第１の差動増幅部と
反比例増幅特性を有する第２の差動増幅部の直列接続で
なる第１の利得制御型増幅段と、 反比例増幅特性を有する第３の差動増幅部でなる第２の
利得制御型増幅段と、 互いに並列接続された上記第１及び第２の利得制御型増
幅段の出力を切り換えて出力する出力切換手段と を具
え、 上記第１の利得制御型増幅段の上記第１の差動増幅部
は、 差動対をなす第１及び第２のトランジスタに入力される
第１及び第２の差動入力の差電圧を対数増幅し、第１及
び第２の差動出力として出力する第１の差動増幅段と、 上記第１及び第２の差動出力を第３及び第４の差動入力
として差動対をなす第３及び第４のトランジスタに入力
すると共に、当該第３及び第４のトランジスタの共通エ
ミツタに接続された第１の電流源が引き込む第１のエミ
ツタ電流に比例して増幅される上記第３及び第４の差動
入力の差電圧を対数増幅し、第３及び第４の差動出力と
して出力する第２の差動増幅段とを有し、 上記第１の利得制御型増幅段の上記第２の差動増幅部
は、 上記第３及び第４の差動出力を第５及び第６の差動入力
として差動対をなす第５及び第６のトランジスタに入力
し、当該差電圧を反転増幅して負荷抵抗より出力する第
３の差動増幅段と、 上記第３及び第４のトランジスタでなる差動対に対して
並列接続される第７及び第８のトランジスタでなる差動
対を有し、当該動対の共通エミツタに第２の電 流源を接
続し、当該第２の電流源に引き込まれる第２のエミツタ
電流と上記第１の電流源に引き込まれる第１のエミツタ
電流との電流比を可変することにより上記第２の差動増
幅段における正比例増幅特性を調整する利得調整手段
と、 上記第３及び第７のトランジスタの共通コレクタに第１
のコレクタ電流を流し込むと共に上記第４及び第８のト
ランジスタの共通コレクタに第２のコレクタ電流を流し
込み、当該第１及び第２のコレクタ電流を増減すること
により上記第２の差動増幅段における反比例増幅特性を
調整する第３及び第４の電流源とを有する ことを特徴と
する利得制御型増幅回路。 - 【請求項６】上記第１及び第２の差動増幅段は、上記第
１、第２及び第３、第４の差動出力を第１及び第２のバ
ツフア増幅段を介して出力する ことを特徴とする請求項
５に記載の利得制御型増幅回路。 - 【請求項７】共通エミツタに第１のエミツタ電流を引き
込む第１の電流源が接続されると共に、差動対をなす第
１及び第２のトランジスタに入力される第１及び第２の
差動入力の差電圧を対数増幅し、第１及び第２の差動出
力として出力する第１の差動増幅段と、 上記第１及び第２の差動出力を第３及び第４の差動入力
として差動対をなす第３及び第４のトランジスタに入力
すると共に、当該第３及び第４のトランジスタの共通エ
ミツタに接続された第２の電流源が引き込む第２のエミ
ツタ電流に比例して増幅される上記第３及び第４の差動
入力の差電圧を対数増幅し、第３及び第４の差動出力と
して出力する第２の差動増幅段と、 共通エミツタは第３のエミツタ電流を引き込む第３の電
流源が接続されると共に、各コレクタは上記第２の差動
増幅段をなす上記第３及び第４のトランジスタに共通に
接続され、差動対をなす第５及び第６のトランジスタに
入力される上記第１及び第２の差動入力の差電圧を対数
増幅し、上記第３及び第４の差動出力として出力する第
３の差動増幅段と、 上記第３及び第４の差動出力を第５及び第６の差動入力
として差動対をなす第 ７及び第８のトランジスタに入力
し、当該差電圧を反転増幅して負荷抵抗より出力する第
４の差動増幅段と、 上記第３及び第４のトランジスタでなる差動対に対して
並列接続される第９及び第１０のトランジスタでなる差
動対を有し、当該差動対の共通エミツタに第４の電流源
を接続し、当該第４の電流源に引き込まれる第４のエミ
ツタ電流と上記第２の電流源に引き込まれる第２のエミ
ツタ電流との電流比を可変することにより上記第２の差
動増幅段における正比例増幅特性を調整する利得調整手
段と、 上記第３及び第９のトランジスタの共通コレクタに第１
のコレクタ電流を流し込むと共に上記第４及び第１０の
トランジスタの共通コレクタに第２のコレクタ電流を流
し込み、当該第１及び第２のコレクタ電流を増減するこ
とにより上記第２の差動増幅段における反比例増幅特性
を調整する第５及び第６の電流源と、 上記第１、第２、第３及び第４の電流源と当該各電流源
がそれぞれ接続される差動対の共通エミツタ間に接続さ
れる第１、第２、第３及び第４のスイツチ手段と を具え
ることを特徴とする利得制御型増幅回路。 - 【請求項８】上記第１及び第２の差動増幅段は、上記第
１、第２及び第３、第４の差動出力を第１及び第２のバ
ツフア増幅段を介して出力する ことを特徴とする請求項
７に記載の利得制御型増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25552892A JP3255303B2 (ja) | 1992-08-31 | 1992-08-31 | 利得制御型増幅回路 |
| US08/094,893 US5432477A (en) | 1992-07-31 | 1993-07-22 | Wide frequency range amplifier apparatus |
| KR1019930014563A KR100293901B1 (ko) | 1992-07-31 | 1993-07-29 | 광범위주파수증폭장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25552892A JP3255303B2 (ja) | 1992-08-31 | 1992-08-31 | 利得制御型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685585A JPH0685585A (ja) | 1994-03-25 |
| JP3255303B2 true JP3255303B2 (ja) | 2002-02-12 |
Family
ID=17279993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25552892A Expired - Lifetime JP3255303B2 (ja) | 1992-07-31 | 1992-08-31 | 利得制御型増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3255303B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006254158A (ja) * | 2005-03-11 | 2006-09-21 | New Japan Radio Co Ltd | 利得可変増幅器 |
| US10187020B2 (en) | 2015-12-02 | 2019-01-22 | Butterfly Network, Inc. | Trans-impedance amplifier for ultrasound device and related apparatus and methods |
| US10082488B2 (en) | 2015-12-02 | 2018-09-25 | Butterfly Network, Inc. | Time gain compensation circuit and related apparatus and methods |
| US9492144B1 (en) | 2015-12-02 | 2016-11-15 | Butterfly Network, Inc. | Multi-level pulser and related apparatus and methods |
| WO2020097419A1 (en) | 2018-11-09 | 2020-05-14 | Butterfly Network, Inc. | Trans-impedance amplifier (tia) for ultrasound devices |
-
1992
- 1992-08-31 JP JP25552892A patent/JP3255303B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685585A (ja) | 1994-03-25 |
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