JP3704703B2 - 可変利得増幅器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＡＧＣ回路などに使用する可変利得増幅器に関するものである。
【０００２】
【従来の技術】
たとえば通信装置では、受信信号を復調器により復調する際、受信信号は、その信号レベルができるだけ一定となるように制御した上で復調器に入力される。
このように信号レベルを一定にすることにより復調における信頼性が向上し、そして適切な信号レベルとすることでＳＮ比（信号対雑音比）が向上するとともに飽和による信号歪みを防止できるので、これらの点でも復調の信頼性を高めることができる。受信信号の信号レベルを一定にするためには従来よりＡＧＣ（Automatic Gain Control）回路が用いられ、ＡＧＣ回路は周知のように可変利得増幅器により構成される。
【０００３】
このような可変利得増幅器に要求されるのは、レベルの低い信号を高ＳＮ比で増幅でき、かつレベルの大きい信号を飽和による歪みを生じることなく増幅できることである。これら相反する条件を同時に満たすべく、従来より、ノイズ特性が良好で利得の大きい第１の増幅回路と、入力飽和レベルが高く利得の小さい第２の増幅回路とを組み合わせて用いる技術が知られている。
【０００４】
図５はこの種の従来の可変利得増幅器の一例を示すブロック図である。
図５に示した可変利得増幅器１０２は、ノイズ特性が良好で利得の大きい第１の増幅回路１０４と、入力飽和レベルが高く利得の小さい第２の増幅回路１０６とを備え、第１および第２の増幅回路１０４、１０６に信号Ｓ１０が共通に入力され、第１および第２の増幅回路１０４、１０６の出力信号Ｓ１１、Ｓ１２は合成器１０８により合成して出力される構成となっている。
【０００５】
ここで合成器１０８は、利得制御信号Ｓ５にもとづき、可変利得増幅器１０２の利得を大きくする場合には、第１の増幅回路１０４の出力信号Ｓ１１に対して相対的に大きい重みづけを行って２つの出力信号Ｓ１１、Ｓ１２を加算する。その結果、合成器１０８の出力信号、すなわち可変利得増幅器１０２の出力信号Ｓ１３は、第１の増幅回路１０４の出力信号をより強く反映したものとなり、したがって可変利得増幅器１０２の利得が増大する。一方、可変利得増幅器１０２の利得を小さくする場合には、第１の増幅回路１０４の出力信号Ｓ１１に対して相対的に小さい重みづけを行って２つの出力信号Ｓ１１、Ｓ１２を加算する。その結果、可変利得増幅器１０２の出力信号Ｓ１３は、第２の増幅回路１０６の出力信号をより強く反映したものとなり、したがって可変利得増幅器１０２の利得が減少する。
【０００６】
なお、図５では、可変利得増幅器１０２の出力信号Ｓ１３は、２段目の可変利得増幅器１１０に入力され、さらに信号レベルが制御されるので、全体の利得の変化はさらに大きく、信号レベルはいっそう広い範囲で制御されることになる。無論、可変利得増幅器１１０以降にさらに他の可変利得増幅器を連結することも可能である。
【０００７】
図６は図５の可変利得増幅器１０２を詳しく示す回路図である。
図６に示したように、第１の増幅回路１０４はトランジスタＱ１、Ｑ２、定電流源Ｉ０、抵抗Ｒ１、Ｒ２などによる第１の差動増幅回路１１２から成り、第２の増幅回路１０６はトランジスタＱ３、Ｑ４、定電流源Ｉ１、抵抗Ｒ３、Ｒ４などによる第２の差動増幅回路１１４から成る。
【０００８】
第１の差動増幅回路１１２を構成するトランジスタＱ１、Ｑ２は、ベースがそれぞれ入力端子ＩＮ、ＩＮＢに、エミッタはともに電流路１１６の一端に接続されている。抵抗Ｒ１、Ｒ２はトランジスタＱ１、Ｑ２の負荷抵抗であり、各抵抗の一端は正の電源Ｖｃｃに接続されている。電流路１１６の他端はグランドに接続され、電流路１１６の途中に定電流源Ｉ０が挿入されている。
一方、第２の差動増幅回路１１４を構成するトランジスタＱ３、Ｑ４は、ベースがそれぞれ入力端子ＩＮ、ＩＮＢに、エミッタはともに電流路１１８の一端に抵抗ＲＥを介して接続されている。抵抗Ｒ３、Ｒ４はトランジスタＱ３、Ｑ４の負荷抵抗であり、各抵抗の一端は電源Ｖｃｃに接続されている。電流路１１８の他端はグランドに接続され、電流路１１８の途中に定電流源Ｉ１が挿入されている。
【０００９】
上記合成器１０８は、トランジスタＱ５〜Ｑ１２、抵抗ＲＳ１、ＲＳ２、電圧源Ｖｂ、ならびに可変電圧源Ｖｃにより構成されている。トランジスタＱ５、Ｑ６、トランジスタＱ７、Ｑ８、トランジスタＱ９、Ｑ１０、トランジスタＱ１１、Ｑ１２の各組は、エミッタがともにトランジスタＱ１からＱ４のコレクタにそれぞれ接続され、トランジスタＱ５、Ｑ８、Ｑ９、Ｑ１２のコレクタはそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の他端に接続されている。また、トランジスタＱ６、Ｑ７、Ｑ１０、Ｑ１１のコレクタは電源Ｖｃｃに接続されている。
【００１０】
トランジスタＱ６、Ｑ７、Ｑ９、Ｑ１２のベースはともに電圧源Ｖｂの正極に接続され、トランジスタＱ５、Ｑ８、Ｑ１０、Ｑ１１のベースはともに可変電圧源Ｖｃの正極に接続されている。可変電圧源Ｖｃの負極は電圧源Ｖｂの正極に接続され、電圧源Ｖｂの負極はグランドに接続されている。また、２つの抵抗ＲＳ１、ＲＳ２はそれぞれトランジスタＱ５、Ｑ９のコレクタ間、およびトランジスタＱ８、Ｑ１２のコレクタ間に接続されている。
そして、トランジスタＱ５、Ｑ８のコレクタがそれぞれ可変利得増幅器１０２の出力端子ＯＵＴＢ、ＯＵＴに接続されている。
【００１１】
このような構成において、利得制御信号ＳＧ（図５のＳ５に相当）により可変電圧源Ｖｃの電圧を制御し、たとえば可変電圧源の電圧を正の充分に大きい値に設定した場合には、トランジスタＱ５、Ｑ８、Ｑ１０、Ｑ１１はオン状態、トランジスタＱ６、Ｑ７、Ｑ９、Ｑ１２がオフ状態となる。したがって、トランジスタＱ３、Ｑ４のコレクタから出力される第２の差動増幅回路１１４の出力信号はトランジスタＱ９、Ｑ１２で阻止され、抵抗ＲＳを通じて第１の差動増幅回路１１２の出力信号に加算されることはない。よって、第１の差動増幅回路１１２の出力信号のみがトランジスタＱ５、Ｑ８を通じて出力端子ＯＵＴＢ、ＯＵＴから出力される。
【００１２】
逆に可変電圧源Ｖｃの電圧を負で絶対値が充分に大きい値に設定した場合には、トランジスタＱ５、Ｑ８、Ｑ１０、Ｑ１１はオフ状態、トランジスタＱ６、Ｑ７、Ｑ９、Ｑ１２がオン状態となる。したがって、トランジスタＱ１、Ｑ２のコレクタから出力される第１の差動増幅回路１１２の出力信号はトランジスタＱ５、Ｑ８で阻止され、抵抗ＲＳを通じて供給される第２の差動増幅回路１１４の出力信号に加算されることはない。よって、第２の差動増幅回路１１４の出力信号のみが出力端子ＯＵＴＢ、ＯＵＴから出力される。
【００１３】
可変電圧源Ｖｃの電圧を中間の電圧に設定した場合には、トランジスタＱ５、Ｑ８、Ｑ９、Ｑ１２のコレクタ電流は可変電圧源Ｖｃの電圧に応じた電流値となり、したがって、第１および第２の差動増幅回路１１２、１１４の出力信号は、可変電圧源の電圧に応じ重みづけ加算されて出力端子ＯＵＴＢ、ＯＵＴから出力されることになる。重みの大きさは、可変電圧源Ｖｃの電圧が高いほど第１の差動増幅回路１１２の出力信号に対する重みが大きくなり、よって第１の差動増幅回路１１２の出力信号をより強く反映した信号が出力端子ＯＵＴＢ、ＯＵＴから出力される。
そして、第１の差動増幅回路１１２は第２の差動増幅回路１１４より利得が大きいので、可変電圧源Ｖｃの電圧を高くすると可変利得増幅器１０２の利得が高くなり、逆に、可変電圧源Ｖｃの電圧を低くすると可変利得増幅器１０２の利得は低下することになる。
【００１４】
また、第１の差動増幅回路１１２では、トランジスタＱ１、Ｑ２のエミッタが直接接続されエミッタ抵抗は挿入されていないので抵抗の熱雑音は発生せず、したがって第１の差動増幅回路１１２のＳＮ比は良好である。一方、第２の差動増幅回路１１４ではトランジスタＱ３、Ｑ４にエミッタ抵抗ＲＥが接続されているので、ＳＮ比は低いものの、飽和入力レベルは第１の差動増幅回路１１２より高くなっている。
よって、この可変利得増幅器１０２では、利得を上げた場合に良好なＳＮ比が得られ、一方、利得を下げた場合には飽和入力レベルが高くなり、信号の歪みを防止あるいは抑制することができる。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来の可変利得増幅器１０２では、利得をどのような大きさに設定する場合でも、電流路１１６、１１８には定電流源Ｉ０、Ｉ１により、第１および第２の差動増幅回路１１２、１１４のバイアス電流として常時一定の電流が流されており、この点で低消費電力化の余地がある。通信装置などの電子装置において低消費電力化は、装置の小型化や軽量化と共に常に取り組むべき重要な課題である。
【００１６】
そこで本発明の目的は、消費電力の削減を図った可変利得増幅器を提供することにある。
【００１７】
【課題を解決するための手段】
本発明は上記目的を達成するため、入力信号が共通に供給される第１および第２の差動増幅回路と、前記第１および第２の差動増幅回路の出力信号を合成する合成回路とを備えており、前記第１の差動増幅回路は差動対を成す第１および第２のトランジスタを含み、前記第２の差動増幅回路は差動対を成す第３および第４のトランジスタを含み、前記第１および第３のトランジスタのベースどうしの接続点と、前記第２および第４のトランジスタのベースどうしの接続点との間に前記入力信号が供給され、前記第１、第２、第３および第４トランジスタのそれぞれのコレクタから前記合成回路に信号が出力され、前記第１の差動増幅回路は、前記第２の差動増幅回路と比べて、より高いＳＮ比と、より大きな増幅度と、より低い飽和入力レベルとを有する可変利得増幅器であって、前記第１の差動増幅回路のバイアス電流と、前記第２の差動増幅回路のバイアス電流とを、利得制御信号にもとづき制御することにより、該可変利得増幅器の利得を設定する電流制御回路を備え、前記電流制御回路は、該可変利得増幅器の利得を大きく設定するときには、前記第１の差動増幅器のバイアス電流の前記第２の差動増幅回路のバイアス電流に対する比率を大きくし、該可変利得増幅器の利得を小さく設定するときには、前記第１の差動増幅器のバイアス電流の前記第２の差動増幅回路のバイアス電流に対する比率を小さくし、前記電流制御回路は、該可変利得増幅器の利得を小さく設定するとき、前記第１の差動増幅回路の前記バイアス電流が基準値以下となることを阻止する電流規制回路を含み、前記合成回路は、前記第１の差動増幅回路の出力信号に重み付けを行った上で前記第２の差動増幅回路の出力信号と合成し、前記合成回路は、前記電流制御回路により該可変利得増幅器の利得が小さく設定されるとき、前記第１の差動増幅回路の出力信号を抑えるべく重み付けを行うことを特徴とする。
【００１８】
差動増幅回路の利得は周知のようにバイアス電流の大きさにより変化し、バイアス電流を小さくするほど利得は小さくなりり、バイアス電流を大きくするほど利得は大きくなる。本発明の可変利得増幅器では、第１の差動増幅回路の利得が第２の差動増幅回路の利得より大きいとした場合、可変利得増幅器の利得を大きくしようとするときは、利得の大きい第１の差動増幅回路の利得を上昇させ、利得の小さい第２の差動増幅回路の利得を低下させるべく、利得制御信号を電流制御回路に供給して第１の差動増幅回路のバイアス電流の比率が大きくなるように制御する。
一方、可変利得増幅器の利得を小さくしようとする場合には、利得の大きい第１の差動増幅回路の利得は低下させ、利得の小さい第２の差動増幅回路の利得を上昇させるべく、利得制御信号を電流制御回路に供給して第２の差動増幅回路のバイアス電流の比率が大きくなるように制御する。
【００１９】
したがって、本発明では、利得を大きくする場合には第２の差動増幅回路のバイアス電流が抑制され、利得を小さくする場合には第１の差動増幅回路のバイアス電流が抑制される。よって、従来のように第１および第２の差動増幅回路のバイアス電流が常に一定である場合に比べ消費電力を削減することができる。
【００２０】
【発明の実施の形態】
次に本発明の実施の形態例について図面を参照して説明する。
図１は本発明による可変利得増幅器の一例を示す回路図、図２は図１の可変利得増幅器を構成する電流制御回路周辺を詳しく示す回路図である。図中、図６と同一の要素には同一の符号が付されている。
図１に示したように、本実施の形態例の可変利得増幅器２は、第１および第２の差動増幅回路４、６、合成回路８、電流制御回路１０などを含んで構成されている。
第１の差動増幅回路４はトランジスタＱ１、Ｑ２、可変電流源Ｉ０Ｖ、抵抗Ｒ１、Ｒ２などを含み、トランジスタＱ１、Ｑ２は、ベースがそれぞれコンデンサーＣを介して入力端子ＩＮ、ＩＮＢに、エミッタはともに電流路１１６の一端に接続されている。電流路１１６の他端はグランドに接続され、途中に可変電流源Ｉ０Ｖが挿入されている。抵抗Ｒ１、Ｒ２はそれぞれトランジスタＱ１、Ｑ２のコレクタと正の電源Ｖｃｃとの間に接続されている。
【００２１】
一方、第２の差動増幅回路６はトランジスタＱ３、Ｑ４、可変電流源Ｉ１Ｖ、抵抗Ｒ３、Ｒ４などを含み、トランジスタＱ３、Ｑ４は、ベースがそれぞれコンデンサーＣを介して入力端子ＩＮ、ＩＮＢに、エミッタはともに電流路１１８の一端に抵抗ＲＥを介して接続されている。電流路１１８の他端はグランドに接続され、途中に定電流源Ｉ１が挿入されている。抵抗Ｒ３、Ｒ４はトランジスタＱ３、Ｑ４のコレクタと電源Ｖｃｃとの間に接続されている。
【００２２】
第１の差動増幅回路４の出力であるトランジスタＱ１、Ｑ２のコレクタはそれぞれ可変利得増幅器２の出力端子ＯＵＴＢ、ＯＵＴに接続され、また、第２の差動増幅回路６の出力であるトランジスタＱ３、Ｑ４のコレクタはそれぞれ抵抗ＲＳ１、ＲＳ２を介してトランジスタＱ１、Ｑ２のコレクタに接続されている。なお、抵抗ＲＳ１、ＲＳ２は合成回路８を構成している。
【００２３】
ここで、第１の差動増幅回路４では、従来と同様にトランジスタＱ１、Ｑ２のエミッタが直接電流源Ｉ０Ｖに接続されエミッタ抵抗は挿入されていないので抵抗の熱雑音は発生せず、したがって高いＳＮ比が得られ、かつ高い利得が得られる。一方、第２の差動増幅回路６ではトランジスタＱ３、Ｑ４にエミッタ抵抗ＲＥが接続されているので、ＳＮ比は低いものの、飽和入力レベルは第１の差動増幅回路４より高くなっており、また利得は低い。
【００２４】
電流制御回路１０は、可変電圧源Ｖｃおよび電流制御回路本体１６を含み、電流制御回路本体１６は、図２に示したように、差動対回路１８およびバッファー回路２０、２２を含んで構成されている。差動対回路１８はＰＮＰ型のトランジスタＱ１３、Ｑ１４、定電流源Ｉ、抵抗Ｒ１３、Ｒ１４を含み、定電流源Ｉからの電流がトランジスタＱ１３、Ｑ１４のエミッタに供給され、トランジスタＱ１３、Ｑ１４のコレクタは抵抗Ｒ１３、Ｒ１４を通じてグランドに接続されている。可変電圧源Ｖｃは、トランジスタＱ１３、Ｑ１４のベース間に、トランジスタＱ１３のベース側を正極として接続されている。
【００２５】
また、可変電流源Ｉ０Ｖ、Ｉ１ＶはそれぞれトランジスタＱ０Ｖ、Ｑ１Ｖおよび抵抗Ｒ０Ｖ、Ｒ１Ｖを含んでいる。トランジスタＱ０Ｖ、Ｑ１Ｖのコレクタは図１に示したトランジスタＱ１、Ｑ２のエミッタ、および抵抗ＲＥの共通接続点にそれぞれ電流路１１６、１１８を介して接続されている。一方、トランジスタＱ０Ｖ、Ｑ１Ｖのエミッタは抵抗Ｒ０Ｖ、Ｒ１Ｖを通じてグランドに接続されている。
【００２６】
そして、差動対回路１８の出力電圧、すなわちトランジスタＱ１３、Ｑ１４のコレクタ電圧はバッファー回路２０、２２を通じてトランジスタＱ０Ｖ、Ｑ１Ｖのベース、すなわち可変電流源Ｉ０Ｖ、Ｉ１Ｖの制御端子２４、２６に印加されている。したがって、可変電圧源Ｖｃの電圧が正の場合は（正極側の電圧が負極側より高い）、トランジスタＱ１４のコレクタ電圧の方がトランジスタＱ１３のコレクタ電圧より高く、これらの電圧がバッファー回路２０、２２を通じてトランジスタＱ０Ｖ、Ｑ１Ｖのベースに印加されるので、可変電流源Ｉ０Ｖの電流は可変電流源Ｉ１Ｖの電流より大きくなる。一方、可変電圧源Ｖｃの電圧が負の場合は（正極側の電圧が負極側より低い）、トランジスタＱ１４のコレクタ電圧の方がトランジスタＱ１３のコレクタ電圧より低いので、可変電流源Ｉ１Ｖの電流の方が可変電流源Ｉ０Ｖの電流より大きくなる。
なお、図１では、図面が必要以上に複雑になることを避けるため、トランジスタＱ１〜Ｑ４のベースにバイアス電圧を供給するための抵抗は省略されている。
【００２７】
次に、このように構成された可変利得増幅器２の動作について説明する。
差動増幅回路の利得は周知のようにバイアス電流の大きさにより変化し、バイアス電流を小さくするほど利得は小さくなり、バイアス電流を大きくするほど利得は大きくなる。
本実施の形態例の可変利得増幅器２では、全体（可変利得増幅器）の利得を大きくしようとするときは、利得制御信号ＳＧを可変電圧源Ｖｃに供給してその電圧を高い値に設定する。その結果、可変電流源Ｉ０Ｖの制御端子２４の電圧が可変電流源Ｉ１Ｖの制御端子２６の電圧に対して相対的に上昇し、可変電流源Ｉ０Ｖにより電流路１１６に流れる電流（トランジスタＱ１、Ｑ２のエミッタ電流の和、すなわちバイアス電流）が可変電流源Ｉ１Ｖにより電流路１１８に流れる電流（トランジスタＱ３、Ｑ４のエミッタ電流の和、すなわちバイアス電流）に対して相対的に増大する（すなわち電流路１１６の電流の比率が高くなる）。これにより利得の大きい第１の差動増幅回路４の利得が上昇して、可変利得増幅器２の利得が上昇する。なお、このとき第２の差動増幅回路６の利得は低下するが、第２の差動増幅回路６の利得は低いので、第２の差動増幅回路６の利得が低下することの影響は少なく、したがって全体の利得は上述のように上昇する。
【００２８】
そして、可変利得増幅器２の利得を大きい値に設定するのは入力信号の信号レベルが小さい場合であり、このとき可変利得増幅器２ではＳＮ比の高い第１の差動増幅回路４が優勢となって動作するので、高いＳＮ比で低レベルの信号を増幅することができる。
【００２９】
一方、可変利得増幅器２の利得を小さくしようとするときは、利得制御信号ＳＧを可変電圧源Ｖｃに供給してその電圧を低い値（たとえば可変電圧源Ｖｃの正極側の電圧が負極側より低い電圧）に設定する。その結果、可変電流源Ｉ０Ｖの制御端子２４の電圧が可変電流源Ｉ１Ｖの制御端子２６の電圧に対して相対的に下降し、可変電流源Ｉ０Ｖにより電流路１１６に流れる電流が可変電流源Ｉ１Ｖにより電流路１１８に流れる電流に対して相対的に減少する。これにより利得の大きい第１の差動増幅回路４の利得が低下し、利得の小さい第２の差動増幅回路６の利得が増大して、全体の利得は低下する。
【００３０】
そして、可変利得増幅器２の利得を小さい値に設定するのは入力信号の信号レベルが大きい場合であり、このとき可変利得増幅器２では飽和入力レベルの高い第２の差動増幅回路６が優勢となって動作するので、信号歪みを生じることなく信号を増幅することができる。
【００３１】
このように、本実施の形態例の可変利得増幅器２では、入力信号レベルが低く利得を大きい値に設定する場合には、利得の上昇にあまり寄与しない第２の差動増幅回路６を流れる電流が抑えられ、一方、入力信号レベルが高く利得を小さい値に設定する場合には、飽和入力レベルの向上に寄与しない第１の差動増幅回路４を流れる電流が抑えられるので、従来のように第１および第２の差動増幅回路４、６のバイアス電流が常に一定である場合に比べ、消費電力を削減することが可能となる。
【００３２】
次に、本発明の第２の実施の形態例について説明する。
図３は第２の実施の形態例の可変利得増幅器を示す回路図である。図中、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
図３に示した可変利得増幅器２８が上記可変利得増幅器２と異なるのは、合成回路８を合成回路８Ａに置き換えるとともに電圧源Ｖｏｆを追加し、更に電流制御回路１０を図４の電流制御回路３４に置き換えた点であり、これにより、第１の差動増幅回路４の利得を下げた際の周波数特性の劣化防止が図られている。
合成回路８Ａでは合成器３０が追加され、合成器３０は、トランジスタＱ１、Ｑ２のコレクタと抵抗Ｒ１、Ｒ２との間に挿入され、トランジスタＱ５〜Ｑ８により構成されている。トランジスタＱ５、Ｑ６のエミッタはトランジスタＱ１のコレクタに接続され、トランジスタＱ５のコレクタは抵抗Ｒ１と抵抗ＲＳ１との接続点に、トランジスタＱ６のコレクタは電源Ｖｃｃにそれぞれ接続されている。一方、トランジスタＱ７、Ｑ８のエミッタはトランジスタＱ２のコレクタに接続され、トランジスタＱ８のコレクタは抵抗Ｒ２と抵抗ＲＳ２との接続点に、トランジスタＱ７のコレクタは電源Ｖｃｃにそれぞれ接続されている。
【００３３】
また、トランジスタＱ５、Ｑ８のベースは共にオフセット電圧源Ｖｏｆの負極に、オフセット電圧源Ｖｏｆの正極は可変電圧源Ｖｃの正極にそれぞれ接続され、トランジスタＱ６、Ｑ７のベースは可変電圧源Ｖｃの負極に接続されている。
【００３４】
次に、このように構成された可変利得増幅器２８の動作について説明する。
ここで、まずオフセット電圧源Ｖｏｆが挿入されておらず、トランジスタＱ５、Ｑ８のベースが可変電圧源Ｖｃに直接接続されていたとすると、可変利得増幅器２８の利得を下げるべく可変電圧源Ｖｃの電圧を下げた場合、上述のように可変電流源Ｉ０Ｖ、Ｉ１Ｖの電流が変化すると同時に、トランジスタＱ５、Ｑ８のベース電圧が低下するので、トランジスタＱ５、Ｑ８のコレクタ電流が減少する。したがって、トランジスタＱ５、Ｑ８のコレクタにおいて第１の差動増幅回路４の出力信号と、抵抗ＲＳ１、ＲＳ２を通じて供給される第２の差動増幅回路６の出力信号とが加算される際に、第１の差動増幅回路４の出力信号に対しては小さい重みが乗じられることと等価となり、出力端子ＯＵＴＢ、ＯＵＴからは第２の差動増幅回路６の出力信号をより強く反映した信号が出力される。
【００３５】
そして、本実施の形態例ではオフセット電圧源Ｖｏｆが上述のように接続されているので、可変電圧源Ｖｃの電圧がオフセット電圧源Ｖｏｆの電圧より充分に高い領域では、トランジスタＱ５、Ｑ８のベース電圧の方がトランジスタＱ６、Ｑ７のベース電圧より充分に高く、トランジスタＱ５、Ｑ８はオン状態となるので上述のような作用は生しない。しかし、可変電圧源Ｖｃの電圧がオフセット電圧源Ｖｏｆの電圧近くまで低下してくると、上記重み付けの作用が生じ、出力端子ＯＵＴＢ、ＯＵＴからは第２の差動増幅回路６の出力信号をより反映した信号が出力されるようになる。
【００３６】
したがって、この可変利得増幅器２８では、利得を、あるレベル以下に低下させた場合には、出力信号における第１の差動増幅回路４の影響度が抑えらる。そのため第１の差動増幅回路４の利得を下げたことにより第１の差動増幅回路４の周波数帯域幅が狭くなることの影響が緩和され、可変利得増幅器２８全体の周波数特性は良好な状態に保たれる。
第１の差動増幅回路４の利得は第２の差動増幅回路６の利得より大きいので、その周波数特性が可変利得増幅器の周波数特性に与える影響は大きい。よって、第１の差動増幅回路４の周波数特性の劣化の影響を緩和する、このような技術を用いることが有効である。
【００３８】
次に、第２の実施の形態例に使用されている電流制御回路３４について説明する。 図４は第２の実施の形態例としての可変利得増幅器を構成する電流制御回路３４を示す回路図である。図中、図２と同一の要素には同一の符号が付されており、それらに関する説明はここでは省略する。
図４に示した電流制御回路３４は、図２に示した電流制御回路１０とは、電流制御回路本体１６Ａに電流規制回路３６を設けた点で異なっており、電流規制回路３６は、定電流源３８および抵抗Ｒ１４Ａを含んで構成されている。その他の箇所は上述した図２の電流制御回路１０と同一である。
【００３９】
図２に示した電流制御回路１０では、第１の差動増幅回路４（図１）の利得を低下させるべく可変電圧源Ｖｃの電圧を低下させた場合、トランジスタＱ１４のコレクタ電圧はどこまでも低下し、したがって電流源Ｉ０Ｖが供給する電流もどこまでも低下してしまう。しかし、第１の差動増幅回路４のバイアス電流が低下すると上述のようにその周波数特性は劣化し、そして第１の差動増幅回路４の利得は第２の差動増幅回路６より大きいので、可変利得増幅器全体の周波数特性の与える影響は大きい。
【００４０】
そこで、図４の電流制御回路３４のように、電流規制回路３６を設けた場合には、可変電圧源Ｖｃの電圧を下げてトランジスタＱ１４が仮にオフ状態になったとしても、定電流源３８から抵抗Ｒ１４Ａに電流が供給されるので、トランジスタＱ１４のコレクタの電圧は一定値が確保され、したがって、第１の差動増幅回路４のバイアス電流がある値以下に低下することが防止される。
よって、利得を大幅に低下させた場合でも、第１の差動増幅回路４の周波数特性の劣化が抑えられ、可変利得増幅器全体の周波数特性が大きく劣化することを回避できる。
なお、電流制御回路３４において、抵抗Ｒ１４Ａ、Ｒ１４Ｂの直列抵抗値は、たとえば抵抗Ｒ１４（図２）の抵抗値に等しい値とすることができる。
上記実施の形態例では、第１および第２の差動増幅回路４、６を構成する電流源Ｉ０Ｖ、Ｉ１Ｖを制御することで各差動増幅回路のバイアス電流を変化させたが、バイアス電流は、このような方式による以外にも、たとえば各差動増幅回路を構成するトランジスタのベース電流を制御することによっても変化させることができる。
また、上記実施の形態例では、第１および第２の差動増幅回路４、６は電流源Ｉ０Ｖ、Ｉ１Ｖを用いて構成したが、これらの電流源を抵抗により置き換えた構成とすることも無論可能である。その際、第２の差動増幅回路６では、たとえばトランジスタＱ３、Ｑ４のエミッタを単一の抵抗で接続し、各エミッタをそれぞれ異なる抵抗でグランドに接続するといった構成にすることも可能である。
【００４１】
【発明の効果】
以上説明したように本発明の可変利得増幅器では、第１の差動増幅回路の利得が第２の差動増幅回路の利得より大きいとした場合、可変利得増幅器の利得を大きくしようとするときは、利得の大きい第１の差動増幅回路の利得を上昇させ、利得の小さい第２の差動増幅回路の利得を低下させるべく、利得制御信号を電流制御回路に供給して第１の差動増幅回路のバイアス電流の比率が大きくなるように制御する。
一方、可変利得増幅器の利得を小さくしようとする場合には、利得の大きい第１の差動増幅回路の利得は低下させ、利得の小さい第２の差動増幅回路の利得を上昇させるべく、利得制御信号を電流制御回路に供給して第２の差動増幅回路のバイアス電流の比率が大きくなるように制御する。
【００４２】
したがって、本発明では、利得を大きくする場合には第２の差動増幅回路のバイアス電流が抑制され、利得を小さくする場合には第１の差動増幅回路のバイアス電流が抑制される。よって、従来のように第１および第２の差動増幅回路のバイアス電流が常に一定である場合に比べ消費電力を削減することができる。
【図面の簡単な説明】
【図１】 本発明による可変利得増幅器の一例を示す回路図である。
【図２】 図１の可変利得増幅器を構成する電流制御回路周辺を詳しく示す回路図である。
【図３】 第２の実施の形態例の可変利得増幅器を示す回路図である。
【図４】 図３の可変利得増幅器を構成する電流制御回路周辺を示す回路図である。
【図５】 従来の可変利得増幅器の一例を示すブロック図である。
【図６】 図５の可変利得増幅器を詳しく示す回路図である。
【符号の説明】
２……可変利得増幅器、４……第１の差動増幅回路、６……第２の差動増幅回路、８……合成回路、１０……電流制御回路、１６……電流制御回路本体、１８……差動対回路、２０……バッファー回路、２２……バッファー回路、２４……制御端子、２６……制御端子、２８……可変利得増幅器、３０……合成器、３４……電流制御回路、３６……電流規制回路、３８……定電流源、１０２……可変利得増幅器、１０４……第１の増幅回路、１０６……第２の増幅回路、１０８……合成器、１１０……可変利得増幅器、１１２……第１の差動増幅回路、１１４……第２の差動増幅回路、１１６……電流路、１１８……電流路。

Claims (3)

1. 入力信号が共通に供給される第１および第２の差動増幅回路と、前記第１および第２の差動増幅回路の出力信号を合成する合成回路とを備えており、
   前記第１の差動増幅回路は差動対を成す第１および第２のトランジスタを含み、前記第２の差動増幅回路は差動対を成す第３および第４のトランジスタを含み、前記第１および第３のトランジスタのベースどうしの接続点と、前記第２および第４のトランジスタのベースどうしの接続点との間に前記入力信号が供給され、前記第１、第２、第３および第４トランジスタのそれぞれのコレクタから前記合成回路に信号が出力され、
   前記第１の差動増幅回路は、前記第２の差動増幅回路と比べて、より高いＳＮ比と、より大きな増幅度と、より低い飽和入力レベルとを有する、
   可変利得増幅器であって、
   前記第１の差動増幅回路のバイアス電流と、前記第２の差動増幅回路のバイアス電流とを、利得制御信号にもとづき制御することにより、該可変利得増幅器の利得を設定する電流制御回路を備え、
   前記電流制御回路は、該可変利得増幅器の利得を大きく設定するときには、前記第１の差動増幅器のバイアス電流の前記第２の差動増幅回路のバイアス電流に対する比率を大きくし、該可変利得増幅器の利得を小さく設定するときには、前記第１の差動増幅器のバイアス電流の前記第２の差動増幅回路のバイアス電流に対する比率を小さくし、
   前記電流制御回路は、該可変利得増幅器の利得を小さく設定するとき、前記第１の差動増幅回路の前記バイアス電流が基準値以下となることを阻止する電流規制回路を含み、
   前記合成回路は、前記第１の差動増幅回路の出力信号に重み付けを行った上で前記第２の差動増幅回路の出力信号と合成し、
   前記合成回路は、前記電流制御回路により該可変利得増幅器の利得が小さく設定されるとき、前記第１の差動増幅回路の出力信号を抑えるべく重み付けを行う、
   ことを特徴とする可変利得増幅器。
2. 前記利得制御信号は、利得制御電圧信号であり、
   前記電流制御回路は、前記利得制御電圧信号に応じて前記第１及び第２の差動増幅回路のバイアス電流を制御し、
   前記合成回路は、前記利得制御電圧信号にオフセット電圧を加えた電圧信号に応じて前記第１差動増幅回路の出力信号に重み付けを行う、
   ことを特徴とする請求項１記載の可変利得増幅器。
3. 前記第１の差動増幅回路の前記第１および第２のトランジスタのエミッタは相互に直接接続されて第１の可変電流源を介して第１の電位点へ接続され、前記第２の差動増幅回路の前記第３および第４のトランジスタのエミッタは相互に抵抗を介し接続されて第２の可変電流源を介して前記第１の電位点へ接続されており、
   前記電流制御回路は、前記利得制御電圧信号に応じて前記第１及び第２の可変電流源を制御することで前記第１及び第２の差動増幅回路のバイアス電流を制御することを特徴とする請求項２記載の可変利得増幅器。

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