JPH09331220A - 利得可変増幅器 - Google Patents
利得可変増幅器Info
- Publication number
- JPH09331220A JPH09331220A JP8168292A JP16829296A JPH09331220A JP H09331220 A JPH09331220 A JP H09331220A JP 8168292 A JP8168292 A JP 8168292A JP 16829296 A JP16829296 A JP 16829296A JP H09331220 A JPH09331220 A JP H09331220A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- voltage
- collector
- differential circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】利得を変えたときの出力直流電圧のずれを無く
し、かつ、歪みを抑えた利得可変増幅器を提供すること
を目的とする。 【解決手段】双差動回路を用いた利得可変増幅器におい
て、第１のトランジスタのコレクタと電源電圧供給端子
１０との間に第７のトランジスタと第３の負荷抵抗を追
加し、第５及び第６のトランジスタの共通エミッタと定
電流源５との間に第８のトランジスタを追加する。
し、かつ、歪みを抑えた利得可変増幅器を提供すること
を目的とする。 【解決手段】双差動回路を用いた利得可変増幅器におい
て、第１のトランジスタのコレクタと電源電圧供給端子
１０との間に第７のトランジスタと第３の負荷抵抗を追
加し、第５及び第６のトランジスタの共通エミッタと定
電流源５との間に第８のトランジスタを追加する。
Description
【０００１】
【発明の属する技術分野】本発明は利得可変増幅器に関
し、特に無線通信機の自動利得制御回路などに用いて好
適な利得可変増幅器に関する。
し、特に無線通信機の自動利得制御回路などに用いて好
適な利得可変増幅器に関する。
【０００２】
【従来の技術】この種の利得可変増幅器の第１の従来技
術として、例えば図５に示す回路が知られている。
術として、例えば図５に示す回路が知られている。
【０００３】図５を参照すると、この従来の利得可変増
幅回路は、エミッタが共通接続されて定電流源６を介し
て基準電位に接続され、ベースがそれぞれ定電圧源８、
及び信号源４を介して定電圧源８に接続され第１の差動
回路１を構成するトランジスタＱ１、Ｑ２と、エミッタ
が共通接続されトランジスタＱ２のコレクタに接続され
て第２の差動回路２を構成するトランジスタＱ３、Ｑ４
と、エミッタが共通接続されてトランジスタＱ１のコレ
クタに接続され第３の差動回路３を構成するトランジス
タＱ５、Ｑ６と、を備え、トランジスタＱ３、Ｑ５のコ
レクタは共通接続されて負荷抵抗Ｒ１を介して電源電圧
供給端子１０に接続され、トランジスタＱ４、Ｑ６のコ
レクタは共通接続されて負荷抵抗Ｒ２を介して電源電圧
供給端子１０に接続され、またトランジスタＱ３、Ｑ６
のベースは共通接続されて定電圧源７に接続され、トラ
ンジスタＱ４、Ｑ５のベースは共通接続されて制御用電
源９を介して定電圧源７に接続され、トランジスタＱ
４、Ｑ６のコレクタの共通接続点を出力端子１１に接続
して構成されている。
幅回路は、エミッタが共通接続されて定電流源６を介し
て基準電位に接続され、ベースがそれぞれ定電圧源８、
及び信号源４を介して定電圧源８に接続され第１の差動
回路１を構成するトランジスタＱ１、Ｑ２と、エミッタ
が共通接続されトランジスタＱ２のコレクタに接続され
て第２の差動回路２を構成するトランジスタＱ３、Ｑ４
と、エミッタが共通接続されてトランジスタＱ１のコレ
クタに接続され第３の差動回路３を構成するトランジス
タＱ５、Ｑ６と、を備え、トランジスタＱ３、Ｑ５のコ
レクタは共通接続されて負荷抵抗Ｒ１を介して電源電圧
供給端子１０に接続され、トランジスタＱ４、Ｑ６のコ
レクタは共通接続されて負荷抵抗Ｒ２を介して電源電圧
供給端子１０に接続され、またトランジスタＱ３、Ｑ６
のベースは共通接続されて定電圧源７に接続され、トラ
ンジスタＱ４、Ｑ５のベースは共通接続されて制御用電
源９を介して定電圧源７に接続され、トランジスタＱ
４、Ｑ６のコレクタの共通接続点を出力端子１１に接続
して構成されている。
【０００４】この従来の利得可変増幅回路においては、
信号源４からの信号を入力するトランジスタＱ１、Ｑ２
のそれぞれのコレクタに信号電流が流れ、制御用電源９
を正の電圧に設定した場合、出力端子１１から入力信号
に対して増幅された正相の信号が出力され、また制御用
電源１０を負の電圧に設定した場合には、出力端子１１
から入力信号に対して増幅された逆相の信号が出力さ
れ、さらに制御用電源９を０Ｖに設定した場合には、位
相が互いに打ち消し合い、出力端子１１から信号は出力
せずに、直流電圧のみ出力される。
信号源４からの信号を入力するトランジスタＱ１、Ｑ２
のそれぞれのコレクタに信号電流が流れ、制御用電源９
を正の電圧に設定した場合、出力端子１１から入力信号
に対して増幅された正相の信号が出力され、また制御用
電源１０を負の電圧に設定した場合には、出力端子１１
から入力信号に対して増幅された逆相の信号が出力さ
れ、さらに制御用電源９を０Ｖに設定した場合には、位
相が互いに打ち消し合い、出力端子１１から信号は出力
せずに、直流電圧のみ出力される。
【０００５】このように、図５に示した従来の利得可変
増幅器においては、利得の可変範囲は、制御用電源９の
制御電圧０Ｖを中心として正側あるいは負側ということ
になり、制御電圧範囲の半分しか使用できないので、制
御電圧範囲は狭くなる。
増幅器においては、利得の可変範囲は、制御用電源９の
制御電圧０Ｖを中心として正側あるいは負側ということ
になり、制御電圧範囲の半分しか使用できないので、制
御電圧範囲は狭くなる。
【０００６】なお、出力端子１１の出力直流電圧は以下
に示す通りである。図５において、トランジスタＱ１〜
Ｑ６は全て同等の特性であるものとし、電源電圧供給端
子１０の電源電圧をＶCC、定電流源６に流れる定電流値
をＩO、制御用電源９の制御電圧を正の最大すなわち利
得最大とした際の、トランジスタＱ２、Ｑ４、Ｑ６のそ
れぞれの、コレクタ電流をＩC2、ＩC4、ＩC6、ベース電
流をＩB2、ＩB4、ＩB6とし、信号源４から信号が入力さ
れていないものとすると、出力端子１１から出力される
直流電圧ＶOは、次式（１）で与えられる。
に示す通りである。図５において、トランジスタＱ１〜
Ｑ６は全て同等の特性であるものとし、電源電圧供給端
子１０の電源電圧をＶCC、定電流源６に流れる定電流値
をＩO、制御用電源９の制御電圧を正の最大すなわち利
得最大とした際の、トランジスタＱ２、Ｑ４、Ｑ６のそ
れぞれの、コレクタ電流をＩC2、ＩC4、ＩC6、ベース電
流をＩB2、ＩB4、ＩB6とし、信号源４から信号が入力さ
れていないものとすると、出力端子１１から出力される
直流電圧ＶOは、次式（１）で与えられる。
【０００７】
【数１】
【０００８】すなわち、出力端子１１の出力直流電圧
は、電源電圧ＶCCから負荷抵抗Ｒ２の電圧降下分を差し
引いた電位に等しく、この電圧降下はトランジスタＱ
４、Ｑ６のコレクタ電流の和に抵抗Ｒ２の抵抗値を乗じ
た値とされ、また信号源４からの信号がトランジスタＱ
１、Ｑ２に入力されていない時には、定電圧源８でバイ
アスされているトランジスタＱ１、Ｑ２には、定電流源
６の電流値の１／２の電流（＝Ｉ0／２）が流れ、制御
電圧が正の最大値にセットされていることから、トラン
ジスタＱ３、Ｑ６に流れる電流が無視され（ＩC6≒０、
ＩC4＋ＩC6≒ＩC4）、ＩC4＋ＩB4＝ＩC2＝Ｉ0／２−Ｉ
B2から、ＩC4＝Ｉ0／２−ＩB2−ＩB4となり、上式
（１）が導かれる。
は、電源電圧ＶCCから負荷抵抗Ｒ２の電圧降下分を差し
引いた電位に等しく、この電圧降下はトランジスタＱ
４、Ｑ６のコレクタ電流の和に抵抗Ｒ２の抵抗値を乗じ
た値とされ、また信号源４からの信号がトランジスタＱ
１、Ｑ２に入力されていない時には、定電圧源８でバイ
アスされているトランジスタＱ１、Ｑ２には、定電流源
６の電流値の１／２の電流（＝Ｉ0／２）が流れ、制御
電圧が正の最大値にセットされていることから、トラン
ジスタＱ３、Ｑ６に流れる電流が無視され（ＩC6≒０、
ＩC4＋ＩC6≒ＩC4）、ＩC4＋ＩB4＝ＩC2＝Ｉ0／２−Ｉ
B2から、ＩC4＝Ｉ0／２−ＩB2−ＩB4となり、上式
（１）が導かれる。
【０００９】また制御用電源９の制御電圧を０Ｖ、すな
わち利得最小にし、その時のトランジスタＱ２、Ｑ４、
Ｑ６のコレクタ電流をＩ′C2、Ｉ′C4、Ｉ′C6とし、ベ
ース電流をＩ′B2、Ｉ′B4、Ｉ′B6とし、出力端子１１
から出力する直流電圧Ｖ′Oは、次式（２）のように表
される。
わち利得最小にし、その時のトランジスタＱ２、Ｑ４、
Ｑ６のコレクタ電流をＩ′C2、Ｉ′C4、Ｉ′C6とし、ベ
ース電流をＩ′B2、Ｉ′B4、Ｉ′B6とし、出力端子１１
から出力する直流電圧Ｖ′Oは、次式（２）のように表
される。
【００１０】
【数２】
【００１１】従って、利得最大時と利得最小時の出力直
流電圧ＶO、Ｖ′Oの差を計算すると、上式（１）、
（２）より、 （２Ｉ′B4−ＩB4）×Ｒ２ …（３） となる。
流電圧ＶO、Ｖ′Oの差を計算すると、上式（１）、
（２）より、 （２Ｉ′B4−ＩB4）×Ｒ２ …（３） となる。
【００１２】そして、利得最大時と最小時の、トランジ
スタＱ４のベース電流ＩB4とＩ′B4の関係は、ＩB4＝
Ｉ′B4／２となるため、出力直流電圧の差は０Ｖであ
り、ずれは生じない。
スタＱ４のベース電流ＩB4とＩ′B4の関係は、ＩB4＝
Ｉ′B4／２となるため、出力直流電圧の差は０Ｖであ
り、ずれは生じない。
【００１３】また、利得制御電圧範囲を広く取れるよう
に改良された第２の従来技術として図６に示す回路が知
られている。
に改良された第２の従来技術として図６に示す回路が知
られている。
【００１４】図６を参照すると、この第２の従来技術に
おいては、図５に示した第１の従来技術における負荷抵
抗Ｒ１が削除され、第２の差動回路２を構成するトラン
ジスタＱ３のコレクタは直接電源電圧供給端子１０に接
続されている。また第１の差動回路１を構成するトラン
ジスタＱ１のコレクタは、図５に示したように、第３の
差動回路３の共通エミッタに接続されるのではなく、電
源電圧供給端子１０に直接接続されており、第３の差動
回路３を構成するトランジスタＱ５のコレクタも直接電
源電圧供給端子１０に接続されている。さらに、第３の
差動回路３を構成するトランジスタＱ５、Ｑ６のエミッ
タ共通接続点は定電流源５を介して基準電位に接続され
ており、第３の差動回路３の定電流源５と、トランジス
タＱ１、Ｑ２からなる第１の差動回路の定電流源６と、
の電流比は、１：２に設定されている（例えば特開平３
−３２２０９号公報参照）。
おいては、図５に示した第１の従来技術における負荷抵
抗Ｒ１が削除され、第２の差動回路２を構成するトラン
ジスタＱ３のコレクタは直接電源電圧供給端子１０に接
続されている。また第１の差動回路１を構成するトラン
ジスタＱ１のコレクタは、図５に示したように、第３の
差動回路３の共通エミッタに接続されるのではなく、電
源電圧供給端子１０に直接接続されており、第３の差動
回路３を構成するトランジスタＱ５のコレクタも直接電
源電圧供給端子１０に接続されている。さらに、第３の
差動回路３を構成するトランジスタＱ５、Ｑ６のエミッ
タ共通接続点は定電流源５を介して基準電位に接続され
ており、第３の差動回路３の定電流源５と、トランジス
タＱ１、Ｑ２からなる第１の差動回路の定電流源６と、
の電流比は、１：２に設定されている（例えば特開平３
−３２２０９号公報参照）。
【００１５】この利得可変増幅回路では、信号源４から
信号が入力されたトランジスタＱ１、Ｑ２の、それぞれ
のコレクタに信号電流が流れ、制御用電源９を正の電圧
に設定したとき出力端子１１から入力信号に対して増幅
された正相の信号が出力され、制御用電源１０を０Ｖに
設定したときは出力端子１１から最大利得の１／２の利
得に設定されたことになり、この利得分だけ増幅された
入力信号に対して正相の信号が出力される。
信号が入力されたトランジスタＱ１、Ｑ２の、それぞれ
のコレクタに信号電流が流れ、制御用電源９を正の電圧
に設定したとき出力端子１１から入力信号に対して増幅
された正相の信号が出力され、制御用電源１０を０Ｖに
設定したときは出力端子１１から最大利得の１／２の利
得に設定されたことになり、この利得分だけ増幅された
入力信号に対して正相の信号が出力される。
【００１６】制御用電源９を負の電圧に設定したときは
出力端子１１から信号は出力されずに直流電圧のみ出力
される。
出力端子１１から信号は出力されずに直流電圧のみ出力
される。
【００１７】このため、利得の可変範囲は、制御電圧
が、正の電圧最大から負の電圧最大まで、全制御電圧範
囲を使用することができるため、制御電圧範囲は広くな
る。
が、正の電圧最大から負の電圧最大まで、全制御電圧範
囲を使用することができるため、制御電圧範囲は広くな
る。
【００１８】しかし、図６に示した従来の利得可変増幅
回路は、以下に説明するように、利得最大と利得最小を
比較すると、出力される直流電圧のずれが大きい。
回路は、以下に説明するように、利得最大と利得最小を
比較すると、出力される直流電圧のずれが大きい。
【００１９】図６において、電源電圧をＶCCとし、トラ
ンジスタＱ１〜Ｑ６は全て同等の特性であるものとし、
トランジスタＱ２、Ｑ４、Ｑ６のコレクタ電流をＩC2、
ＩC4、ＩC6とし、ベース電流をＩB2、ＩB4、ＩB6とし、
定電流源６に流れる電流をＩOとし、定電流源５に流れ
る電流をＩO／２とし、制御用電源９の制御電圧を正の
最大、すなわち利得最大とすると、出力端子１１から出
力される直流電圧ＶOは、次式（４）で表される。
ンジスタＱ１〜Ｑ６は全て同等の特性であるものとし、
トランジスタＱ２、Ｑ４、Ｑ６のコレクタ電流をＩC2、
ＩC4、ＩC6とし、ベース電流をＩB2、ＩB4、ＩB6とし、
定電流源６に流れる電流をＩOとし、定電流源５に流れ
る電流をＩO／２とし、制御用電源９の制御電圧を正の
最大、すなわち利得最大とすると、出力端子１１から出
力される直流電圧ＶOは、次式（４）で表される。
【００２０】
【数３】
【００２１】同様に、制御用電源９の制御電圧を、負の
最大すなわち利得最小にすると、出力端子１１から出力
する直流電圧Ｖ′Oは、次式（５）となる。制御電圧が
負の最大の時、トランジスタＱ５、Ｑ４には電流が流れ
ず、このため負荷抵抗Ｒ２に流れる電流としては、トラ
ンジスタＱ６のコレクタ電流ＩC6（＝Ｉ0／２−ＩB6）
となるためである。
最大すなわち利得最小にすると、出力端子１１から出力
する直流電圧Ｖ′Oは、次式（５）となる。制御電圧が
負の最大の時、トランジスタＱ５、Ｑ４には電流が流れ
ず、このため負荷抵抗Ｒ２に流れる電流としては、トラ
ンジスタＱ６のコレクタ電流ＩC6（＝Ｉ0／２−ＩB6）
となるためである。
【００２２】
【数４】
【００２３】利得最大時と利得最小時の出力直流電圧Ｖ
O、Ｖ′Oの差を計算すると、上式（４）、（５）より、 （ＩB6−ＩB2−ＩB4）×Ｒ２ …（６） となる。
O、Ｖ′Oの差を計算すると、上式（４）、（５）より、 （ＩB6−ＩB2−ＩB4）×Ｒ２ …（６） となる。
【００２４】ここで、トランジスタＱ１〜Ｑ６が全て同
等ということから、ＩB6＝ＩB4となるため、利得最大時
と最小時の出力直流電圧の差は、ＩB2×Ｒ２となり、出
力直流電圧にずれが生じる。
等ということから、ＩB6＝ＩB4となるため、利得最大時
と最小時の出力直流電圧の差は、ＩB2×Ｒ２となり、出
力直流電圧にずれが生じる。
【００２５】また、図６に示した第２の従来技術におい
ては、トランジスタＱ１とトランジスタＱ２のコレクタ
・エミッタ間電圧ＶCE（ＶCE1＞ＶCE2）の差から信号歪
みの劣化が生じる。
ては、トランジスタＱ１とトランジスタＱ２のコレクタ
・エミッタ間電圧ＶCE（ＶCE1＞ＶCE2）の差から信号歪
みの劣化が生じる。
【００２６】
【発明が解決しようとする課題】上記第１の従来技術の
利得可変増幅器は、制御電圧範囲が狭いが、利得を変え
たときに、出力直流電圧にずれは生じない。
利得可変増幅器は、制御電圧範囲が狭いが、利得を変え
たときに、出力直流電圧にずれは生じない。
【００２７】一方、上記第２の従来技術の利得可変増幅
器では、制御電圧範囲は広いが、利得を変えたときに、
出力直流電圧にずれが生じる。特に、ＩＣ（半導体集積
回路）などではトランジスタの製造における電流増幅率
ｈFEばらつき等により、より大きなずれとなる可能性が
高い。
器では、制御電圧範囲は広いが、利得を変えたときに、
出力直流電圧にずれが生じる。特に、ＩＣ（半導体集積
回路）などではトランジスタの製造における電流増幅率
ｈFEばらつき等により、より大きなずれとなる可能性が
高い。
【００２８】無線通信機などでは、この出力直流電圧の
ずれが後段の増幅器でさらに増幅され、様々な特性の劣
化を引き起こすことになる。
ずれが後段の増幅器でさらに増幅され、様々な特性の劣
化を引き起こすことになる。
【００２９】また、トランジスタＱ１とトランジスタＱ
２のコレクタ・エミッタ間電圧ＶCEの差から歪みが生じ
る。無線通信機などでは、受信あるいは送信周波数の高
調波として現れ、特性の劣化を引き起こす。
２のコレクタ・エミッタ間電圧ＶCEの差から歪みが生じ
る。無線通信機などでは、受信あるいは送信周波数の高
調波として現れ、特性の劣化を引き起こす。
【００３０】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、利得を可変させたとき
の出力直流電圧のずれを無くすと共に、歪みを低減し、
例えば無線通信機に適用した際にその特性を向上するこ
とができる利得可変増幅器を提供することにある。
れたものであって、その目的は、利得を可変させたとき
の出力直流電圧のずれを無くすと共に、歪みを低減し、
例えば無線通信機に適用した際にその特性を向上するこ
とができる利得可変増幅器を提供することにある。
【００３１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の利得可変増幅器は、入力信号が入力される
第１の差動回路と、前記第１の差動回路の第１の出力に
差動対トランジスタの共通エミッタを接続し、第１及び
／又は第２の出力から出力信号を取り出してなる第２の
差動回路と、前記第１の差動回路の第２の出力と電源電
圧供給端子との間に負荷抵抗素子と共に挿入される一の
トランジスタと、第１、第２の出力が前記第２の差動回
路の第１、第２の出力とそれぞれ共通接続されてなる第
３の差動回路と、を備え、前記第３の差動回路の共通エ
ミッタは他のトランジスタを介して定電流源に接続さ
れ、前記第２及び第３の差動回路をそれぞれ構成する差
動対トランジスタの各共通ベースに制御用電圧を入力
し、前記一のトランジスタを前記第２及び第３の差動回
路の共通ベースの一方に接続したことを特徴とする。
め、本発明の利得可変増幅器は、入力信号が入力される
第１の差動回路と、前記第１の差動回路の第１の出力に
差動対トランジスタの共通エミッタを接続し、第１及び
／又は第２の出力から出力信号を取り出してなる第２の
差動回路と、前記第１の差動回路の第２の出力と電源電
圧供給端子との間に負荷抵抗素子と共に挿入される一の
トランジスタと、第１、第２の出力が前記第２の差動回
路の第１、第２の出力とそれぞれ共通接続されてなる第
３の差動回路と、を備え、前記第３の差動回路の共通エ
ミッタは他のトランジスタを介して定電流源に接続さ
れ、前記第２及び第３の差動回路をそれぞれ構成する差
動対トランジスタの各共通ベースに制御用電圧を入力
し、前記一のトランジスタを前記第２及び第３の差動回
路の共通ベースの一方に接続したことを特徴とする。
【００３２】本発明は、好ましくは、エミッタが共通接
続されて第１の定電流源を介して基準電位に接続され入
力信号をそれぞれベース入力とする第１、第２のトラン
ジスタからなる第１の差動回路と、エミッタが共通接続
されて前記第２のトランジスタのコレクタに接続され、
コレクタがそれぞれ第１、第２の負荷抵抗素子を介して
電源電圧供給端子に接続された第３、第４のトランジス
タからなる第２の差動回路と、エミッタが共通接続され
コレクタがそれぞれ前記第３、第４のトランジスタのコ
レクタと共通接続された第５、第６のトランジスタから
なる第３の差動回路と、を備え、前記第４及び第５のト
ランジスタのベースは共通接続されて該ベースの電位を
可変する手段を介して定電圧源に接続され、前記第３及
び第６のトランジスタのベースは共通接続されて前記定
電圧源に接続され、エミッタが前記第１のトランジスタ
のコレクタに接続され、ベースが前記第３及び第６のト
ランジスタのベースの共通接続点に接続され、コレクタ
が第３の負荷抵抗素子を介して前記電源電圧供給端子に
接続されてなる第７のトランジスタと、エミッタが前記
第２の定電流源を介して基準電位と接続され、ベースが
前記第１のトランジスタのベースと共通接続され、コレ
クタが前記第５及び第６のトランジスタのエミッタの共
通接続点と接続されてなる第８のトランジスタと、を備
え、前記第１のトランジスタのコレクタを前記電源電圧
供給端子に接続し、前記第３及び／又は第４のトランジ
スタのコレクタから出力信号を取り出す、ように構成さ
れてなることを特徴とする。
続されて第１の定電流源を介して基準電位に接続され入
力信号をそれぞれベース入力とする第１、第２のトラン
ジスタからなる第１の差動回路と、エミッタが共通接続
されて前記第２のトランジスタのコレクタに接続され、
コレクタがそれぞれ第１、第２の負荷抵抗素子を介して
電源電圧供給端子に接続された第３、第４のトランジス
タからなる第２の差動回路と、エミッタが共通接続され
コレクタがそれぞれ前記第３、第４のトランジスタのコ
レクタと共通接続された第５、第６のトランジスタから
なる第３の差動回路と、を備え、前記第４及び第５のト
ランジスタのベースは共通接続されて該ベースの電位を
可変する手段を介して定電圧源に接続され、前記第３及
び第６のトランジスタのベースは共通接続されて前記定
電圧源に接続され、エミッタが前記第１のトランジスタ
のコレクタに接続され、ベースが前記第３及び第６のト
ランジスタのベースの共通接続点に接続され、コレクタ
が第３の負荷抵抗素子を介して前記電源電圧供給端子に
接続されてなる第７のトランジスタと、エミッタが前記
第２の定電流源を介して基準電位と接続され、ベースが
前記第１のトランジスタのベースと共通接続され、コレ
クタが前記第５及び第６のトランジスタのエミッタの共
通接続点と接続されてなる第８のトランジスタと、を備
え、前記第１のトランジスタのコレクタを前記電源電圧
供給端子に接続し、前記第３及び／又は第４のトランジ
スタのコレクタから出力信号を取り出す、ように構成さ
れてなることを特徴とする。
【００３３】また、本発明においては、前記第７のトラ
ンジスタのベースが、前記第４及び第５のトランジスタ
のベースの共通接続点に接続して構成してもよい。
ンジスタのベースが、前記第４及び第５のトランジスタ
のベースの共通接続点に接続して構成してもよい。
【００３４】さらに、本発明においては、エミッタが前
記第７のトランジスタのエミッタと共通接続され、ベー
スが前記第４及び第５のトランジスタのベースの共通接
続点と接続され、コレクタが第４の負荷抵抗を介して前
記電源電圧供給端子に接続される第９のトランジスタを
更に備えた構成としてもよい。
記第７のトランジスタのエミッタと共通接続され、ベー
スが前記第４及び第５のトランジスタのベースの共通接
続点と接続され、コレクタが第４の負荷抵抗を介して前
記電源電圧供給端子に接続される第９のトランジスタを
更に備えた構成としてもよい。
【００３５】そして、本発明においては、前記第７のト
ランジスタのベースが前記第４及び第５のトランジスタ
のベースの共通接続点と接続され、前記第９のトランジ
スタのベースが前記第３及び第６のトランジスタのベー
スの共通接続点に接続されるように構成してもよい。
ランジスタのベースが前記第４及び第５のトランジスタ
のベースの共通接続点と接続され、前記第９のトランジ
スタのベースが前記第３及び第６のトランジスタのベー
スの共通接続点に接続されるように構成してもよい。
【００３６】本発明によれば、出力直流電圧のずれが０
Ｖとされ、第１の差動回路を構成するトランジスタＱ１
とトランジスタＱ２のコレクタ・エミッタ間電圧ＶCEの
差がなくなり、歪みを低減するものである。
Ｖとされ、第１の差動回路を構成するトランジスタＱ１
とトランジスタＱ２のコレクタ・エミッタ間電圧ＶCEの
差がなくなり、歪みを低減するものである。
【００３７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の回路構成を示す図である。
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の回路構成を示す図である。
【００３８】図１を参照すると、本発明の第１の実施の
形態は、エミッタが共通接続されて定電流源６を介して
基準電位に接続され、信号源４からの入力信号をそれぞ
れベース入力とし第１の差動回路１を構成するトランジ
スタＱ１、Ｑ２と、エミッタが共通接続されてトランジ
スタＱ２のコレクタに接続され、第２の差動回路２を構
成するトランジスタＱ３、Ｑ４と、エミッタが共通接続
されトランジスタＱ８、及び定電流源５を介して基準電
位に接続され第３の差動回路３を構成するトランジスタ
Ｑ５、Ｑ６と、エミッタがトランジスタＱ１のコレクタ
に接続され、ベースが定電圧源７に接続され（すなわち
トランジスタＱ３、Ｑ６の共通ベースに接続され）、コ
レクタが抵抗Ｒ３を介して電源電圧供給端子１０に接続
されたトランジスタＱ７と、を備え、トランジスタＱ
３、Ｑ５のコレクタは共通接続されて負荷抵抗Ｒ１を介
して電源電圧供給端子１０に接続され、トランジスタＱ
４、Ｑ６のコレクタは共通接続されて負荷抵抗Ｒ２を介
して電源電圧供給端子１０に接続され、トランジスタＱ
３、Ｑ６のベースは共通接続されて定電圧源７に接続さ
れ、トランジスタＱ４、Ｑ５のベースは共通接続されて
制御用電源９を介して定電圧源７に接続され、トランジ
スタＱ４、Ｑ６のコレクタの共通接続点を出力端子１１
に接続して構成されている。
形態は、エミッタが共通接続されて定電流源６を介して
基準電位に接続され、信号源４からの入力信号をそれぞ
れベース入力とし第１の差動回路１を構成するトランジ
スタＱ１、Ｑ２と、エミッタが共通接続されてトランジ
スタＱ２のコレクタに接続され、第２の差動回路２を構
成するトランジスタＱ３、Ｑ４と、エミッタが共通接続
されトランジスタＱ８、及び定電流源５を介して基準電
位に接続され第３の差動回路３を構成するトランジスタ
Ｑ５、Ｑ６と、エミッタがトランジスタＱ１のコレクタ
に接続され、ベースが定電圧源７に接続され（すなわち
トランジスタＱ３、Ｑ６の共通ベースに接続され）、コ
レクタが抵抗Ｒ３を介して電源電圧供給端子１０に接続
されたトランジスタＱ７と、を備え、トランジスタＱ
３、Ｑ５のコレクタは共通接続されて負荷抵抗Ｒ１を介
して電源電圧供給端子１０に接続され、トランジスタＱ
４、Ｑ６のコレクタは共通接続されて負荷抵抗Ｒ２を介
して電源電圧供給端子１０に接続され、トランジスタＱ
３、Ｑ６のベースは共通接続されて定電圧源７に接続さ
れ、トランジスタＱ４、Ｑ５のベースは共通接続されて
制御用電源９を介して定電圧源７に接続され、トランジ
スタＱ４、Ｑ６のコレクタの共通接続点を出力端子１１
に接続して構成されている。
【００３９】次に、本発明の実施の形態に係る利得可変
増幅器の動作について説明する。
増幅器の動作について説明する。
【００４０】まず、入力信号が信号源４から第１の差動
回路に入力され、第１の差動回路のトランジスタＱ２の
コレクタから信号電流が、トランジスタＱ３、Ｑ４から
なる第２の差動回路に入力される。
回路に入力され、第１の差動回路のトランジスタＱ２の
コレクタから信号電流が、トランジスタＱ３、Ｑ４から
なる第２の差動回路に入力される。
【００４１】制御用電源９の制御電圧を可変させること
により、トランジスタＱ４、Ｑ５と、トランジスタＱ
３、Ｑ６の電流比が決まる。
により、トランジスタＱ４、Ｑ５と、トランジスタＱ
３、Ｑ６の電流比が決まる。
【００４２】そして、この電流変化を負荷抵抗Ｒ２で電
圧に変換して出力端子１１から電圧出力として出力す
る。
圧に変換して出力端子１１から電圧出力として出力す
る。
【００４３】図１において、トランジスタは全て特性が
同等のものとし、電源電圧をＶCC、トランジスタＱ２、
Ｑ４、Ｑ６、Ｑ８のそれぞれのコレクタ電流をＩC2、Ｉ
C4、ＩC6、ＩC8、ベース電流をＩB2、ＩB4、ＩB6、
ＩB8、定電流源６に流れる定電流値をＩO、定電流源５
に流れる定電流値をＩO／２、制御用電源９の制御電圧
を正の最大すなわち利得最大にすると、出力端子１１か
ら出力する直流電圧ＶOは、次式（７）で表される。
同等のものとし、電源電圧をＶCC、トランジスタＱ２、
Ｑ４、Ｑ６、Ｑ８のそれぞれのコレクタ電流をＩC2、Ｉ
C4、ＩC6、ＩC8、ベース電流をＩB2、ＩB4、ＩB6、
ＩB8、定電流源６に流れる定電流値をＩO、定電流源５
に流れる定電流値をＩO／２、制御用電源９の制御電圧
を正の最大すなわち利得最大にすると、出力端子１１か
ら出力する直流電圧ＶOは、次式（７）で表される。
【００４４】
【数５】
【００４５】同様にして、制御用電源９の制御電圧を負
の最大すなわち利得最小にすると、出力端子１１から出
力する直流電圧Ｖ′Oは、次式（８）のようになる。す
なわち、制御電圧が負の最大の時、トランジスタＱ４、
Ｑ５には電流（コレクタ電流）は流れず、トランジスタ
Ｑ６のコレクタ電流ＩC6は、トランジスタＱ８のコレク
タ電流（ＩC8＝Ｉ0／２−ＩB8）からベース電流ＩB6を
差し引いた値となる。
の最大すなわち利得最小にすると、出力端子１１から出
力する直流電圧Ｖ′Oは、次式（８）のようになる。す
なわち、制御電圧が負の最大の時、トランジスタＱ４、
Ｑ５には電流（コレクタ電流）は流れず、トランジスタ
Ｑ６のコレクタ電流ＩC6は、トランジスタＱ８のコレク
タ電流（ＩC8＝Ｉ0／２−ＩB8）からベース電流ＩB6を
差し引いた値となる。
【００４６】
【数６】
【００４７】利得最大時と利得最小時の出力直流電圧Ｖ
O、Ｖ′Oの差を計算すると、上式（７）、（８）式よ
り、 （ＩB6＋ＩB8−ＩB2−ＩB4）×Ｒ２ …（９） となる。
O、Ｖ′Oの差を計算すると、上式（７）、（８）式よ
り、 （ＩB6＋ＩB8−ＩB2−ＩB4）×Ｒ２ …（９） となる。
【００４８】この場合、トランジスタが全て同等という
ことから、 ＩB6＝ＩB4、ＩB8＝ＩB2 …（１０） となるため、出力直流電圧の差は０Ｖであり、ずれは生
じない。
ことから、 ＩB6＝ＩB4、ＩB8＝ＩB2 …（１０） となるため、出力直流電圧の差は０Ｖであり、ずれは生
じない。
【００４９】また、本発明の実施の形態においては、ト
ランジスタＱ１とトランジスタＱ２のコレクタ・エミッ
タ間電圧ＶCEは、トランジスタＱ７と抵抗Ｒ３を挿入す
ることで、その差を小さくし、利得最小のときに歪みが
最も低減される。
ランジスタＱ１とトランジスタＱ２のコレクタ・エミッ
タ間電圧ＶCEは、トランジスタＱ７と抵抗Ｒ３を挿入す
ることで、その差を小さくし、利得最小のときに歪みが
最も低減される。
【００５０】なお、図１に示す利得可変増幅回路におい
ては、入力信号に対して、常に正相の信号を出力端子１
１から出力する。
ては、入力信号に対して、常に正相の信号を出力端子１
１から出力する。
【００５１】図２は、本発明の第２の実施の形態に係る
利得可変増幅器の回路構成を示す図である。図２におい
て、前記第１の形態で説明で参照した図１と同等の要素
には同一の参照符号を付してある。以下では前記第１の
実施の形態との相違点を説明する。
利得可変増幅器の回路構成を示す図である。図２におい
て、前記第１の形態で説明で参照した図１と同等の要素
には同一の参照符号を付してある。以下では前記第１の
実施の形態との相違点を説明する。
【００５２】図２を参照すると、この実施の形態は、図
１に示した前記第１の実施の形態におけるトランジスタ
Ｑ７のベースを、トランジスタＱ４、Ｑ５のベースに共
通接続したものである。すなわち、トランジスタＱ４、
Ｑ５、Ｑ７のベースは定電圧源７に制御用電源９の制御
電圧が重畳した電圧値が印加される。
１に示した前記第１の実施の形態におけるトランジスタ
Ｑ７のベースを、トランジスタＱ４、Ｑ５のベースに共
通接続したものである。すなわち、トランジスタＱ４、
Ｑ５、Ｑ７のベースは定電圧源７に制御用電源９の制御
電圧が重畳した電圧値が印加される。
【００５３】この第２の実施の形態においては、トラン
ジスタＱ７のコレクタ・エミッタ間電圧ＶCEが、トラン
ジスタＱ４、Ｑ５のコレクタ・エミッタ間電圧ＶCEと連
動されるようにしたものであり、利得最大時、最小時の
出力直流電圧ＶO、Ｖ′Oは上式（７）、（８）と同様で
ある。
ジスタＱ７のコレクタ・エミッタ間電圧ＶCEが、トラン
ジスタＱ４、Ｑ５のコレクタ・エミッタ間電圧ＶCEと連
動されるようにしたものであり、利得最大時、最小時の
出力直流電圧ＶO、Ｖ′Oは上式（７）、（８）と同様で
ある。
【００５４】また、信号の歪みは、利得最大のときに最
も低減する。
も低減する。
【００５５】図３は、本発明の第３の実施の形態に係る
利得可変増幅器の回路構成を示す図である。図３におい
て、前記第１の実施の形態の説明で参照した図１と同等
の要素には同一の参照符号を付してある。以下では前記
第１の実施の形態との相違点を説明する。図３に示すよ
うに、この実施の形態は、前記第１の実施の形態の構成
に、トランジスタＱ７と共に差動回路を構成するトラン
ジスタＱ９と、トランジスタＱ９のコククタと電源電圧
供給端子１０との間に接続される抵抗Ｒ４を追加し、ト
ランジスタＱ７、Ｑ９とは、エミッタを共通接続してト
ランジスタＱ１のコレクタに接続し第４の差動回路を構
成している。トランジスタＱ９のベースはトランジスタ
Ｑ４、Ｑ５のベースと共通接続されている。
利得可変増幅器の回路構成を示す図である。図３におい
て、前記第１の実施の形態の説明で参照した図１と同等
の要素には同一の参照符号を付してある。以下では前記
第１の実施の形態との相違点を説明する。図３に示すよ
うに、この実施の形態は、前記第１の実施の形態の構成
に、トランジスタＱ７と共に差動回路を構成するトラン
ジスタＱ９と、トランジスタＱ９のコククタと電源電圧
供給端子１０との間に接続される抵抗Ｒ４を追加し、ト
ランジスタＱ７、Ｑ９とは、エミッタを共通接続してト
ランジスタＱ１のコレクタに接続し第４の差動回路を構
成している。トランジスタＱ９のベースはトランジスタ
Ｑ４、Ｑ５のベースと共通接続されている。
【００５６】この第３の実施の形態では、トランジスタ
Ｑ７のコレクタ・エミッタ間電圧ＶCEはトランジスタＱ
３、Ｑ６のＶCE電圧と連動させ、トランジスタＱ９のコ
レクタ・エミッタ間電圧ＶCEはトランジスタＱ４、Ｑ５
のＶCE電圧と連動させており、利得最大時、最小時の出
力直流電圧ＶO、Ｖ′Oは上式（７）、（８）と同様であ
る。
Ｑ７のコレクタ・エミッタ間電圧ＶCEはトランジスタＱ
３、Ｑ６のＶCE電圧と連動させ、トランジスタＱ９のコ
レクタ・エミッタ間電圧ＶCEはトランジスタＱ４、Ｑ５
のＶCE電圧と連動させており、利得最大時、最小時の出
力直流電圧ＶO、Ｖ′Oは上式（７）、（８）と同様であ
る。
【００５７】また、信号の歪みは、制御電圧の正負にか
かわらず、トランジスタＱ１、Ｑ２のコレクタ・エミッ
タ間電圧ＶCEが等しいため、設定した利得にかかわらず
全範囲で一定に低減する。
かわらず、トランジスタＱ１、Ｑ２のコレクタ・エミッ
タ間電圧ＶCEが等しいため、設定した利得にかかわらず
全範囲で一定に低減する。
【００５８】図４は、本発明の第４の実施の形態に係る
利得可変増幅器の回路構成を示す図である。図４におい
て、前記第３の実施の形態の説明で参照した図３と同等
の要素には同一の参照符号を付してある。以下では前記
第１の実施の形態との相違点を説明する。図４に示すよ
うに、この実施の形態は、前記第３の実施の形態のトラ
ンジスタＱ７のベースをトランジスタＱ４、Ｑ５のベー
スの共通接続点に接続し、トランジスタＱ９のベースを
トランジスタＱ３、Ｑ６のベースの共通接続点に接続し
たものである。
利得可変増幅器の回路構成を示す図である。図４におい
て、前記第３の実施の形態の説明で参照した図３と同等
の要素には同一の参照符号を付してある。以下では前記
第１の実施の形態との相違点を説明する。図４に示すよ
うに、この実施の形態は、前記第３の実施の形態のトラ
ンジスタＱ７のベースをトランジスタＱ４、Ｑ５のベー
スの共通接続点に接続し、トランジスタＱ９のベースを
トランジスタＱ３、Ｑ６のベースの共通接続点に接続し
たものである。
【００５９】この第４の実施の形態では、トランジスタ
Ｑ７のコレクタ・エミッタ間電圧ＶCEは、トランジスタ
Ｑ４、Ｑ５におけるコレクタ・エミッタ間電圧ＶCEと連
動させ、トランジスタＱ９のコレクタ・エミッタ間電圧
ＶCEはトランジスタＱ３、Ｑ６のＶCE電圧と連動させて
おり、利得最大時、最小時の出力直流電圧ＶO、Ｖ′Oは
上式（７）、（８）と同様である。また、歪みも上記第
３の実施の形態と同様に低減する。
Ｑ７のコレクタ・エミッタ間電圧ＶCEは、トランジスタ
Ｑ４、Ｑ５におけるコレクタ・エミッタ間電圧ＶCEと連
動させ、トランジスタＱ９のコレクタ・エミッタ間電圧
ＶCEはトランジスタＱ３、Ｑ６のＶCE電圧と連動させて
おり、利得最大時、最小時の出力直流電圧ＶO、Ｖ′Oは
上式（７）、（８）と同様である。また、歪みも上記第
３の実施の形態と同様に低減する。
【００６０】
【発明の効果】以上説明したように、本発明の可変利得
増幅器によれば、双差動回路に、トランジスタを数個、
抵抗を数本追加した構成により、ベース電流の補正およ
びコレクタ・エミッタ間電圧ＶCEの補正を行うことで、
利得を可変したときの出力の直流電圧のずれを無くし、
かつ、歪みを低減させるという効果を奏するものであ
る。
増幅器によれば、双差動回路に、トランジスタを数個、
抵抗を数本追加した構成により、ベース電流の補正およ
びコレクタ・エミッタ間電圧ＶCEの補正を行うことで、
利得を可変したときの出力の直流電圧のずれを無くし、
かつ、歪みを低減させるという効果を奏するものであ
る。
【図１】本発明の第１の実施の形態の回路構成を示す図
である。
である。
【図２】本発明の第２の実施の形態の回路構成を示す図
である。
である。
【図３】本発明の第３の実施の形態の回路構成を示す図
である。
である。
【図４】本発明の第４の実施の形態の回路構成を示す図
である。
である。
【図５】第１の従来技術の回路構成を示す図である。
【図６】第２の従来技術の回路構成を示す図である。
１、２、３、１２ 差動回路 ４ 信号源 ５、６ 定電流源 ７、８ 定電圧源 ９ 制御用電源 １０ 電源電圧供給端子 １１ 出力端子 Ｑ１〜Ｑ８ バイポーラトランジスタ
Claims (5)
- 【請求項１】入力信号が入力される第１の差動回路と、 前記第１の差動回路の第１の出力に差動対トランジスタ
の共通エミッタを接続し、第１及び／又は第２の出力か
ら出力信号を取り出してなる第２の差動回路と、 前記第１の差動回路の第２の出力と電源電圧供給端子と
の間に負荷抵抗素子と共に挿入される一のトランジスタ
と、 第１、第２の出力が前記第２の差動回路の第１、第２の
出力とそれぞれ共通接続されてなる第３の差動回路と、 を備え、 前記第３の差動回路の共通エミッタは他のトランジスタ
を介して定電流源に接続され、 前記第２及び第３の差動回路をそれぞれ構成する差動対
トランジスタの各共通ベースに制御用電圧を入力し、 前記一のトランジスタを前記第２及び第３の差動回路の
共通ベースの一方に接続したことを特徴とする利得可変
増幅器。 - 【請求項２】エミッタが共通接続されて第１の定電流源
を介して基準電位に接続され入力信号をそれぞれベース
入力とする第１、第２のトランジスタからなる第１の差
動回路と、 エミッタが共通接続されて前記第２のトランジスタのコ
レクタに接続され、コレクタがそれぞれ第１、第２の負
荷抵抗素子を介して電源電圧供給端子に接続された第
３、第４のトランジスタからなる第２の差動回路と、 エミッタが共通接続されコレクタがそれぞれ前記第３、
第４のトランジスタのコレクタと共通接続された第５、
第６のトランジスタからなる第３の差動回路と、 を備え、 前記第４及び第５のトランジスタのベースは共通接続さ
れて該ベースの電位を可変する手段を介して定電圧源に
接続され、 前記第３及び第６のトランジスタのベースは共通接続さ
れて前記定電圧源に接続され、 エミッタが前記第１のトランジスタのコレクタに接続さ
れ、ベースが前記第３及び第６のトランジスタのベース
の共通接続点に接続され、コレクタが第３の負荷抵抗素
子を介して前記電源電圧供給端子に接続されてなる第７
のトランジスタと、 エミッタが前記第２の定電流源を介して基準電位と接続
され、ベースが前記第１のトランジスタのベースと共通
接続され、コレクタが前記第５及び第６のトランジスタ
のエミッタの共通接続点と接続されてなる第８のトラン
ジスタと、 を備え、 前記第１のトランジスタのコレクタを前記電源電圧供給
端子に接続し、前記第３及び／又は第４のトランジスタ
のコレクタから出力信号を取り出す、ように構成されて
なることを特徴とする利得可変増幅器。 - 【請求項３】前記第７のトランジスタのベースが、前記
第３及び第６のトランジスタのベースの共通接続点の代
わりに、前記第４及び第５のトランジスタのベースの共
通接続点に接続されたことを特徴とする請求項２記載の
利得可変増幅器。 - 【請求項４】エミッタが前記第７のトランジスタのエミ
ッタと共通接続され、ベースが前記第４及び第５のトラ
ンジスタのベースの共通接続点と接続され、コレクタが
第４の負荷抵抗を介して前記電源電圧供給端子に接続さ
れる第９のトランジスタを更に備えたことを特徴とする
請求項２記載の利得可変増幅器。 - 【請求項５】前記第７のトランジスタのベースが前記第
４及び第５のトランジスタのベースの共通接続点と接続
され、前記第９のトランジスタのベースが前記第３及び
第６のトランジスタのベースの共通接続点に接続される
ことを特徴とする請求項４記載の利得可変増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08168292A JP3097563B2 (ja) | 1996-06-07 | 1996-06-07 | 利得可変増幅器 |
| EP97109134A EP0812063B1 (en) | 1996-06-07 | 1997-06-05 | Gain-variable amplifier having small DC output deviation and small distortion |
| DE69721898T DE69721898T2 (de) | 1996-06-07 | 1997-06-05 | Verstärker mit variabler Verstärkung und geringer Gleichspannungsabweichung am Ausgang und geringen Verzerrungen |
| US08/869,909 US5949285A (en) | 1996-06-07 | 1997-06-05 | Gain-variable amplifier having small DC output deviation and small distortion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08168292A JP3097563B2 (ja) | 1996-06-07 | 1996-06-07 | 利得可変増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331220A true JPH09331220A (ja) | 1997-12-22 |
| JP3097563B2 JP3097563B2 (ja) | 2000-10-10 |
Family
ID=15865313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08168292A Expired - Fee Related JP3097563B2 (ja) | 1996-06-07 | 1996-06-07 | 利得可変増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5949285A (ja) |
| EP (1) | EP0812063B1 (ja) |
| JP (1) | JP3097563B2 (ja) |
| DE (1) | DE69721898T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982848B1 (en) * | 1998-08-26 | 2002-10-30 | Nippon Telegraph and Telephone Corporation | Complementary tuned mixer |
| JP2000174576A (ja) * | 1998-12-08 | 2000-06-23 | Fujitsu Ltd | 可変利得増幅器 |
| US6968167B1 (en) * | 1999-10-21 | 2005-11-22 | Broadcom Corporation | Adaptive radio transceiver with calibration |
| US7555263B1 (en) * | 1999-10-21 | 2009-06-30 | Broadcom Corporation | Adaptive radio transceiver |
| US6684065B2 (en) | 1999-12-20 | 2004-01-27 | Broadcom Corporation | Variable gain amplifier for low voltage applications |
| US6566951B1 (en) * | 2001-10-25 | 2003-05-20 | Lsi Logic Corporation | Low voltage variable gain amplifier having constant common mode DC output |
| KR100813464B1 (ko) * | 2006-11-24 | 2008-03-13 | (주)에프씨아이 | 저 전력 가변이득증폭기 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201311A (en) * | 1981-06-04 | 1982-12-09 | Toshiba Corp | Amplifier circuit |
| JPS59110211A (ja) * | 1982-12-15 | 1984-06-26 | Nec Corp | 利得制御回路 |
| JPS61152109A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 制御回路 |
| JPS61157015A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 可変利得増幅器 |
| JPS63244909A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 利得制御増幅器 |
| JPH02301307A (ja) * | 1989-05-16 | 1990-12-13 | Matsushita Electric Ind Co Ltd | ゲイン切替回路 |
| JPH077894B2 (ja) * | 1989-06-29 | 1995-01-30 | 日本電気株式会社 | 電圧制御増幅器 |
| JP3068903B2 (ja) * | 1991-08-29 | 2000-07-24 | 株式会社東芝 | ゲイン制御回路 |
| JPH0786854A (ja) * | 1993-09-17 | 1995-03-31 | Japan Radio Co Ltd | 自動利得制御増幅器 |
-
1996
- 1996-06-07 JP JP08168292A patent/JP3097563B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-05 EP EP97109134A patent/EP0812063B1/en not_active Expired - Lifetime
- 1997-06-05 DE DE69721898T patent/DE69721898T2/de not_active Expired - Fee Related
- 1997-06-05 US US08/869,909 patent/US5949285A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0812063A3 (en) | 1999-06-16 |
| EP0812063B1 (en) | 2003-05-14 |
| US5949285A (en) | 1999-09-07 |
| EP0812063A2 (en) | 1997-12-10 |
| DE69721898T2 (de) | 2004-05-19 |
| DE69721898D1 (de) | 2003-06-18 |
| JP3097563B2 (ja) | 2000-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4698776B2 (ja) | 低電圧二重平衡型ミキサー回路装置 | |
| EP2110946A1 (en) | Differential RF amplifier | |
| JPH0775289B2 (ja) | 相互コンダクタンス増幅回路 | |
| EP0938776A1 (en) | Folded-cascode amplifier stage | |
| JP2559392B2 (ja) | ブリツジ増幅器 | |
| US4240040A (en) | Operational amplifier | |
| EP0114731B1 (en) | Differential amplifier with high common-mode rejection | |
| JPH08250941A (ja) | 低歪差動増幅回路 | |
| JP2622321B2 (ja) | 高周波数クロス接合折返しカスコード回路 | |
| US4774478A (en) | Feedback amplifier compensation circuitry | |
| JP3097563B2 (ja) | 利得可変増幅器 | |
| US6437631B2 (en) | Analog multiplying circuit and variable gain amplifying circuit | |
| JP3544954B2 (ja) | 差動増幅回路、ミキサ回路および可変利得増幅回路 | |
| US7612609B1 (en) | Self-stabilizing differential load circuit with well controlled complex impedance | |
| JP3833530B2 (ja) | 差動増幅器 | |
| EP1676362B1 (en) | Electronic circuit for amplification of a bipolar signal | |
| JP2002016453A (ja) | 無線周波数増幅器と同調器 | |
| JPH0870223A (ja) | オフセットキャンセル回路 | |
| KR100554569B1 (ko) | 선형성 및 잡음 특성이 개선된 믹서 회로 | |
| KR19990030039A (ko) | 대칭 신호를 비대칭 신호로 변환하는 장치 | |
| JPH11271367A (ja) | 電界強度検出回路 | |
| KR830001979B1 (ko) | 전력 증폭 회로 | |
| JP2600648B2 (ja) | 差動増幅回路 | |
| KR20010017641A (ko) | 저 전압용 발룬 회로 | |
| JPH06177654A (ja) | 平衡変調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
|
| LAPS | Cancellation because of no payment of annual fees |