JP2000174576A - 可変利得増幅器 - Google Patents

可変利得増幅器

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JP2000174576A
JP2000174576A JP10348810A JP34881098A JP2000174576A JP 2000174576 A JP2000174576 A JP 2000174576A JP 10348810 A JP10348810 A JP 10348810A JP 34881098 A JP34881098 A JP 34881098A JP 2000174576 A JP2000174576 A JP 2000174576A
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Kohei Shibata
康平 柴田
Satoshi Ide
聡 井出
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Fujitsu Ltd
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Fujitsu Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers

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Abstract

(57)【要約】 【課題】差動対を用い利得制御信号により利得を制御す
る可変利得増幅器に関し、利得制御信号の変化に対する
利得変化を単調にして誤動作の発生を抑えるとともに低
電圧動作を可能にする。 【解決手段】負荷抵抗Ｒ１，Ｒ２を同じ出力極性に対し
て共有するように相互接続した同一バイアス電流に対す
る高利得差動対Ｑ１及び低利得差動対Ｑ２と両差動対Ｑ
１，Ｑ２に共通なバイアス電流源Ｂ１との間に利得切換
用差動対Ｑ３又は利得切換用差動対とカレントミラーを
構成するバイアス回路を接続し利得制御信号により両差
動対Ｑ１，Ｑ２の動作切換を行うとともに、両差動対Ｑ
１，Ｑ２の内、少なくとも該低利得差動対Ｑ２に一定の
オフセット電流Ｉb を流すための電流源Ｂ２を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は可変利得増幅器に関
し、特に差動対を用い利得制御信号により利得を制御す
る可変利得増幅器に関するものである。可変利得増幅器
は分野を問わず、多くの電気回路を用いた装置で利用さ
れており、回路設計の都合上、入力ダイナッミクレンジ
の拡大を図る場合、単なる可変利得増幅器としてではな
く、例えば、小信号入力に対しては線形増幅器、中信号
入力に対しては可変利得増幅器、そして大信号入力に対
しては振幅制限増幅器としての利用が求められている。
【０００２】
【従来の技術】図１４は従来の可変利得増幅器の構成例
を示している。この可変利得増幅器は、負荷抵抗Ｒ１及
びＲ２を共有した二つの差動対Ｑ１及びＱ２と、これら
の差動対Ｑ１及びＱ２の利得切換を行うための差動対Ｑ
３と、この差動対Ｑ３を介して差動対Ｑ１及びＱ２にバ
イアス電流を与えるためのバイアス電流源Ｂ１とで構成
されている。
【０００３】差動対Ｑ１は、同一のバイアス電流量で比
較した場合、差動対Ｑ２より高い利得を与える差動対で
あり、高利得差動対Ｑ１及び低利得差動対Ｑ２をそれぞ
れ構成するトランジスタＭ３及びＭ５のドレイン同士が
結合され共通して負荷抵抗Ｒ１に接続されており、同様
にトランジスタＭ４及びＭ６のドレイン同士が結合され
共通して負荷抵抗Ｒ２に接続されている。
【０００４】また、高利得差動対Ｑ１のトランジスタＭ
３及びＭ４はソース同士が結合されて利得切換用差動対
Ｑ３を構成するトランジスタＭ１のドレインに接続され
ており、同様に低利得差動対Ｑ２のトランジスタＭ５及
びＭ６のソース同士が結合されて差動対Ｑ３のトランジ
スタＭ２のドレインに接続されている。
【０００５】更に、トランジスタＭ３及びＭ５のゲート
は信号入力端子Ｓ１に共通接続されており、同様にトラ
ンジスタＭ４及びＭ６のゲートが信号入力端子Ｓ２に共
通接続されている。そして、これらの差動対Ｑ１及びＱ
２と負荷抵抗Ｒ１及びＲ２との各接続点が出力端子Ｏ１
及びＯ２に接続されている。
【０００６】また、利得切換用差動対Ｑ３のトランジス
タＭ１及びＭ２はソース同士が結合されてバイアス電流
源Ｂ１に共通接続されており、トランジスタＭ１のゲー
ト端子が利得制御信号入力端子Ｃ１に接続され、トラン
ジスタＭ２のゲートが利得制御信号入力端子Ｃ２に接続
されている。
【０００７】このような可変利得増幅器においては、利
得切換用差動対Ｑ３のトランジスタＭ１及びＭ２のゲー
トに与えられる信号入力端子Ｃ１及びＣ２からの利得制
御信号の電位を変化させることにより、高利得差動対Ｑ
１及び低利得差動対Ｑ２をそれぞれ流れる電流量の比
（１−α）：α〔０≦α≦１〕を制御し、負荷抵抗Ｒ１
及びＲ２を流れる直流電流量を一定に保つことで、負荷
抵抗値×直流電流量で決まる出力端子Ｏ１及びＯ２に出
力される直流レベルを変化させることなく、出力利得を
可変にしている。
【０００８】すなわち、負荷抵抗Ｒ１及びＲ２の各負荷
抵抗値がＲl のＣＭＯＳ差動対Ｑ１及びＱ２の各小信号
利得Ｇは、相互コンダクタンスｇm を用いてＧ＝ｇm ×
Ｒlで表される。ここでｇm はバイアス電流源Ｂ１によ
るバイアス電流 Is のルートに比例するのでＧ＝Ｒl×k
Is 0.5となる（k はトランジスタのサイズβに依存する
係数）。
【０００９】これより、図１４に示した差動対Ｑ１及び
Ｑ２のバイアス電流比（０≦α≦１：αは差動対Ｑ３の
入力電位によって制御される値）によって利得が変化す
る可変利得増幅器としての小信号利得Ｇvは、 Ｇv ＝Ｒl×｛kh[(１−α)Is ]0.5＋kl[αIs]0.5｝・・・式(1) で与えられる（ここで添字h, lは、高利得、低利得の差
動対に付帯することを示す）。
【００１０】式(1) において、右辺の｛ ｝中の第１項
及び第２項はそれぞれ電流比αに対する高利得差動対Ｑ
１及び低利得差動対Ｑ２の利得変化を示しており、図１
５に●印及び▲印でそれぞれ示されている。両者を合成
した可変利得増幅器の小信号利得Ｇv の特性は同図に■
印で示されている。
【００１１】
【発明が解決しようとする課題】図１５に示す利得特性
から分かることは、αが０から変化した場合、小信号利
得Ｇv は単調に減少せず、点線が囲んだ部分１００のよ
うに一旦利得が大きく膨らんでいる点である。
【００１２】これは抵抗負荷差動対Ｑ１及びＱ２の利得
変化が、バイアス電流比αのゼロ（高利得差動対Ｑ１の
み動作）付近において線形でなく、高利得差動対Ｑ１の
トランジスタＭ３及びＭ４での利得低下よりも、低利得
差動対Ｑ２のトランジスタＭ５及びＭ６での利得上昇が
大きいためである。
【００１３】従って、バイアス電流比αの変化、つまり
利得制御信号入力変化に対し、利得変化が単調でなく、
利得が低下して欲しい時に、利得が上昇してしまい、誤
動作する可能性があった。一方、近年のトランジスタの
微細加工技術の向上により、大口径ウエハを利用した低
コスト化が盛んになって来ているが、トランジスタの微
細化が進むにつれ、使用可能な電源電圧は低下する傾向
にある。
【００１４】しかしながら、上記のような可変利得増幅
器においては、高利得差動対又は低利得差動対と利得切
換用差動対とバイアス電流源とが電源端子間に直列接続
された形となっており、所謂、トランジスタの縦積の数
が増えてしまうので十分な動作電圧を確保できず直流設
計が苦しくなるという欠点がある。
【００１５】従って本発明は、利得制御信号の変化に対
する利得変化を単調にして誤動作の発生を抑えるととも
に低電圧動作を可能にした可変利得増幅器を実現するこ
とを目的としている。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る可変利得増幅器は、負荷抵抗を同じ出
力極性に対して共有するように相互接続した同一バイア
ス電流に対する高利得差動対及び低利得差動対と、両差
動対に共通なバイアス電流源と、両差動対と該バイアス
電流源との間に接続され利得制御信号により両差動対の
動作切換を行う利得切換用差動対と、両差動対の内、少
なくとも該低利得差動対に一定のオフセット電流を流す
ための電流源と、を備えたことを特徴としている。
【００１７】すなわち、本発明においては高利得差動対
及び低利得差動対の内、少なくとも低利得差動対に一定
のオフセット電流を流すための電流源を接続したもので
あり、この特徴について以下に説明する。低利得差動対
に常に電流源による一定量のオフセット電流Ｉb を予め
流しておくことにより、可変利得増幅器の小信号利得Ｇ
vは、 Ｇv＝Ｒl×｛ kh[(１−α)Is]0.5＋kl[αIs＋Ib]0.5｝・・・式(2) となる。
【００１８】図２に、式(2) で表される可変利得増幅器
の電流比αに対する小信号利得Ｇvの変化特性例を示
す。低利得差動対に一定のオフセット電流Ｉb を流すこ
とでバイアス電流比αのゼロ付近における低利得差動対
の急峻な利得変化を防ぐことができ、高利得差動対の利
得変化（●印で図示）に比べ低差動対の利得変化（▲印
で図示）を同等以下に押さえ、可変利得増幅器の利得変
化（■印で図示）を単調なものとすることができる。
【００１９】一方、使用可能な電源電圧の低下傾向に対
処するためには、トランジスタの縦積の数を減少させれ
ばよい。そこで本発明では、負荷抵抗を同じ出力極性に
対して共有するように相互接続した高利得差動対及び低
利得差動対と、該高利得差動対及び低利得差動対にそれ
ぞれ接続された第１及び第２のバイアス回路と、該第１
及び第２のバイアス回路とカレントミラーを構成すると
ともに利得制御信号により電流源からの定電流を該バイ
アス回路に与えて両差動対の動作切換を行う利得切換用
差動対と、を備えた可変利得増幅器を提供する。
【００２０】すなわち、高利得差動対及び低利得差動対
と利得切換用差動対との間で分離し、その代わりに高利
得差動対及び低利得差動対にはそれぞれ第１及び第２の
バイアス回路を接続する。そして、利得切換用差動対を
これら第１及び第２のバイアス回路に対してカレントミ
ラーを構成する。
【００２１】これにより、利得切換用差動対で発生する
高利得用及び低利得用制御電流をそれぞれ第１及び第２
のバイアス回路に複製させ、この複製された利得制御電
流をそれぞれ高利得差動対及び低利得差動対のバイアス
電流とする。従って、上記の可変利得増幅器と同じ動作
を実現しつつ、さらに接地電位から電源の間に積まれて
いるトランジスタ数を少なくし低電圧動作を可能にして
いる。
【００２２】この場合においても、少なくとも低利得差
動対に一定のオフセット電流を流すための電流源を設け
ることができる。さらに、低利得差動対に一定のオフセ
ット電流を流すための電流源を設ける代わりに、上記の
第２のバイアス回路に対して該利得切換用差動対の側か
ら一定のオフセット電流を流すための電流源を設けても
よい。
【００２３】さらに、上記の高利得差動対及び低利得差
動対の少なくとも一方のソース間に抵抗を挿入接続し、
該抵抗の両端に該利得切換用差動対とカレントミラーを
構成するバイアス回路をそれぞれ接続し、以て上記の小
信号利得を与えるパラメータにソース抵抗を含めること
ができる。
【００２４】さらには、各負荷抵抗と各差動対との間に
カスコード・トランジスタを挿入接続し、以て差動対の
トランジスタの寄生容量が負荷抵抗から直接見えなくし
て信号帯域を改善した可変利得増幅器としてもよい。ま
た、上記の電流源として、環境条件及び製造プロセス条
件を含む条件の変動に対して該差動対の小信号利得変動
を抑制するように変化する定電流を発生する電流源を用
いることができる。
【００２５】この電流源としては、該条件の変動を抑制
するための要素が異なるとともに抑制用抵抗を一方のト
ランジスタに設けたカレントミラーを有する第１のトラ
ンジスタ対と、該第１のトランジスタ対のカレントミラ
ーとは逆構成のカレントミラーを有し該第１のトランジ
スタ対に等量の電流を流す第２のトランジスタ対と、両
トランジスタ対の内の少なくとも一方から該等量の電流
を取り出す手段と、各トランジスタ対のバイアス回路と
で構成することができる。
【００２６】また、上記の可変利得増幅器に加えて、入
力信号のピーク値及びボトム値をそれぞれ検出するピー
ク検出器及びボトム検出器と、両検出器の出力を分圧し
て閾値信号を発生する分圧部と、該入力信号と該閾値信
号を該高利得差動対及び低利得差動対に入力する手段
と、該ピーク値及びボトム値によって制御される該利得
制御信号を生成する利得制御信号発生回路と、をさらに
設けることにより、バーストデータの受信に適したフィ
ードフォワード制御型の可変利得増幅器とすることが可
能となる。
【００２７】該利得制御信号発生回路は、該ピーク値及
びボトム値のいずれかをシフトするレベルシフト回路
と、該ピーク値及びボトム値の内のレベルシフトされて
いない方と該レベルシフト回路の出力信号とを入力して
所定の利得で増幅した該利得制御信号を発生する差動対
とで構成することができる。
【００２８】また、このような可変利得増幅器を少なく
とも２段接続した多段可変利得増幅器であって、各可変
利得増幅器が該ピーク検出器及びボトム検出器を共用
し、前段の可変利得増幅器の出力信号を後段の可変利得
増幅器における該高利得差動対及び低利得差動対に入力
する手段を設けるとともに利得切換特性が入力振幅に対
して実質的に反比例の関係になるように各利得制御信号
発生回路の入出力特性を設定したものとすることもでき
る。これにより、中〜大振幅で出力振幅を一定に保つ特
性を得ることができる。
【００２９】なお、上記のカレントミラーのドレイン側
にカスコード・トランジスタを挿入接続してもよく、ド
レイン及びソースの代わりにそれぞれコレクタ及びエミ
ッタを用いることも可能である。
【００３０】
【発明の実施の形態】以下、本発明に係る可変利得増幅
器の実施例を図面を参照して以下に説明する。図１は、
本発明に係る可変利得増幅器の実施例（１）を示したも
のである。この実施例では、図１４に示した従来例に対
して、低利得差動対Ｑ２のトランジスタＭ５及びＭ６の
側にオフセット定電流Ｉb が流れるように、トランジス
タＭ５及びＭ６のソース結合部に定電流源Ｂ２を設けて
いる。
【００３１】これにより、利得制御用差動対Ｑ３のトラ
ンジスタＭ１及びＭ２の電流切換えによって図１５に示
したような低利得差動対Ｑ２のトランジスタＭ５及びＭ
６の利得が急激に立ち上がることを防ぎ、図２に示した
ように高利得差動対Ｑ１の利得変化に比べ低差動対Ｑ２
の利得変化を同等以下に押さえ、可変利得増幅器の利得
変化を単調にしている。
【００３２】ここで、低利得差動対Ｑ２に常に流すオフ
セット電流Ｉb の量は、低利得差動対Ｑ２のトランジス
タＭ５及びＭ６のサイズ（β）で決まる係数ｋl に依存
するため、設計に合わせ利得変化が緩やかになるように
適宜決定すればよい。また、低利得差動対Ｑ２とともに
高利得差動対Ｑ１にも電流源Ｂ２を設けて一定電流を流
してもよい。
【００３３】また、可変利得増幅器の出力直流レベルＶ
dc-outは、電源電圧をＶddとすると、 Ｎ型差動対：Ｖdc-out＝Ｖdd−0.5×Ｒl×（Is＋Ib） ・・・式(3) Ｐ型差動対：Ｖdc-out＝0.5×Ｒl×（Is＋Ib） ・・・式(4) となるため、Ｉb を付加したことによる直流レベルの変
化を防ぐにはＩs ＋Ｉbを、Ｉb 付加以前のＩs の値に
なるようにバイアス電流源Ｂ１によりバイアス電流Ｉs
を変更すればよい。
【００３４】図３は、本発明に係る可変利得増幅器の実
施例（２）を示したものである。この実施例では、利得
の発生する差動対Ｑ１及びＱ２と、利得を制御する差動
対Ｑ３とを分離し、高利得差動対Ｑ１に対してトランジ
スタＭ７を接続するとともに、このトランジスタＭ７に
対してカスコード・トランジスタＭ８を接続している。
同様に、低利得差動対Ｑ２に対してもトランジスタＭ９
を接続するとともに、このトランジスタＭ９に対してカ
スコード・トランジスタＭ10を接続している。
【００３５】そして、トランジスタＭ７及びＭ８に対し
てカレントミラーを構成するようにトランジスタＭ13及
びＭ14を接続するとともに、トランジスタＭ９及びＭ10
に対してもカレントミラーを構成するようにトランジス
タＭ13及びＭ14を接続する。なお、トランジスタＭ12及
びＭ14は、トランジスタＭ８及びＭ10と同様にカスコー
ド・トランジスタを構成している。
【００３６】トランジスタＭ13及びＭ14に対してはさら
に利得切換用差動対Ｑ３のトランジスタＭ15が直列接続
されており、またトランジスタＭ13及びＭ14に対しては
トランジスタＭ16が直列接続されている。これらのトラ
ンジスタＭ15及びＭ16のドレイン同士は共通してバイア
ス電流源Ｂ３に接続されている。
【００３７】なお、カスコード・トランジスタＭ8, Ｍ1
0, Ｍ12, 及びＭ14は直流電源Ｅから直流バイアスが各
ゲート端子に与えられており、それぞれのカレントミラ
ーにおいて、電流の受渡しを担うトランジスタＭ7, Ｍ
9, Ｍ11, 及びＭ13のドレイン電位の変化を抑制し、カ
レントミラーの精度を向上する機能を果たしている。
【００３８】特にＣＭＯＳトランジスタではソース・ド
レイン間抵抗が低く（数ＭΩ程度であるが、但し製造プ
ロセスに依存する）、そのドレイン電位の変化によりソ
ース・ドレイン間を流れる電流が変化し易い（従って、
実施例において電流源記号で表されている電流源にもゲ
ート接地のトランジスタが挿入されている）。
【００３９】但し、製造プロセスにおいてソース・ドレ
イン間抵抗を十分に高くできる場合（ドレイン電位変化
によるソース・ドレイン間電流の変化が仕様等から決定
される許容範囲に収まるレベルの場合）には、カレント
ミラーにゲート接地トランジスタを挿入する必要はな
い。
【００４０】このようにして、この実施例（２）におい
ては、高利得差動対Ｑ１の側においてはトランジスタＭ
７及びＭ８が挿入接続されているだけであり、同様に低
利得差動対Ｑ２においてもトランジスタＭ９及びＭ10が
挿入接続されているので、バイアス電流源（図１の電流
源Ｂ１）１段分の電圧を稼ぐ（余裕を持たせる）ことが
できる。
【００４１】図４は、本発明に係る可変利得増幅器の実
施例（３）を示したものである。この実施例において
は、図３に示した実施例（２）に対して、図２に示した
実施例（１）と同様に、低利得差動対Ｑ２に定電流Ｉb
が流れるようにトランジスタＭ５及びＭ６のソース結合
部に定電流源Ｂ４を接続している。
【００４２】これにより実施例（２）における利得切換
用差動対Ｑ３の電流切換によって低利得差動対Ｑ２の利
得が急激に立ち上がることを防いでいる（図２参照）。
すなわち、この実施例（３）においては、信号入力端子
Ｃ１及びＣ２から与えられた利得制御信号に基づいて利
得切換用差動対Ｑ３のトランジスタＭ15及びＭ16が作動
し、バイアス電流源Ｂ３からの電流を図示のようにトラ
ンジスタＭ15においてIh＝(1−α)Is だけ流し、トラン
ジスタＭ16において電流Il＝αIsを流す。
【００４３】そして、それぞれカレントミラーを用いて
トランジスタＭ11及びＭ12からトランジスタＭ７及びＭ
８に同じ電流Ihを流し、トランジスタＭ13及びＭ14から
トランジスタＭ９及びＭ10に対して同じ電流Il＝αIsを
流す。これにより、利得切換差動対Ｑ３が高利得差動対
Ｑ１及び低利得差動対Ｑ２に直接接続されているのと同
様の動作を呈する。
【００４４】図５は、本発明に係る可変利得増幅器の実
施例（４）を示したものである。この実施例では、図４
に示した実施例（３）における電流源Ｂ４の代わりに利
得切換用差動対Ｑ３のトランジスタＭ16のソース端子に
電流源Ｂ５を接続したものである。
【００４５】すなわち、この実施例においては低利得差
動対Ｑ２のトランジスタＭ５及びＭ６に定電流Ｉb を流
すため、互いにカレントミラーを構成するトランジスタ
Ｍ9,Ｍ10, Ｍ13, 及びＭ14を介してバイアス電流Ｉb を
制御するトランジスタＭ16のソースに定電流源Ｂ５を設
け、この利得切換用差動対Ｑ３の電流切換によって低利
得差動対Ｑ２の利得が急激に立ち上がることを上記の実
施例と同様に防いでいる。
【００４６】図６は、本発明に係る可変利得増幅器の実
施例（５）を示したものである。この実施例では、図５
に示した実施例（４）に対し低利得差動対Ｑ２における
トランジスタＭ５とＭ６のソース間にソース抵抗Ｒ３を
挿入接続し、このソース抵抗Ｒ３の両端にそれぞれトラ
ンジスタＭ17, Ｍ18及びＭ19, Ｍ20を接続したものであ
る。なお、この実施例においても、トランジスタＭ18及
びＭ20はそれぞれトランジスタＭ17及びＭ19のカスコー
ド・トランジスタを構成している。
【００４７】このような実施例に用いるソース抵抗付き
の差動対Ｑ２の小信号利得Ｇs は負荷抵抗値Ｒl とソー
ス抵抗値Ｒs を用いて次式で近似されることが知られて
いる。 Ｇs ＝ｇm×Ｒl／(１＋ｇm×Ｒs） ・・・式(5) この式(5) より、該ソース抵抗付き差動対Ｑ２の小信号
利得は、ｇm が十分に大きい場合、またはＲs が十分に
大きい場合には、ほぼ負荷抵抗Ｒ１及びＲ２の抵抗値Ｒ
l とソース抵抗Ｒ３との比Ｒl/Ｒs で決まることが分か
る。
【００４８】すなわち、低利得差動対Ｑ２を高利得差動
対Ｑ１のような通常のソース抵抗無しの構成で実現する
場合には、差動対のサイズのみで利得を落とすことにな
り、その結果、差動対のソース・ドレイン間の電流密度
を高め、より多くのソース・ドレイン間電位を必要と
し、低電圧化に対し不利となるが、本実施例の構成では
ソース抵抗Ｒ３の値を大きく採れば良いので、電流密度
を不必要に高くしなくても低利得差動対Ｑ２を実現でき
るというメリットがある。
【００４９】ソース抵抗Ｒ3 を用いた低利得差動対Ｑ３
では、式(5) においてｇm が、バイアス電流のルートに
比例するため、バイアス電流の増加に伴う利得Ｇs の上
昇は通常の差動対よりも急峻となり、低利得差動対Ｑ２
に電流源Ｂ５からのバイアス定電流をより多く流すこと
がさらに必要になる。
【００５０】なお、上記の実施例（１）〜（３）につい
ても本実施例の構成を適用することができる。図７は、
本発明に係る可変利得増幅器の実施例（６）を示したも
のである。この実施例では、図５に示した実施例（４）
に対して、高利得差動対Ｑ１のトランジスタＭ３と低利
得差動対Ｑ２のトランジスタＭ５とのドレイン結合部と
負荷抵抗Ｒ１との間にゲート接地トランジスタＭ21を接
続し、同様にトランジスタＭ４とＭ６のドレイン結合部
と負荷抵抗Ｒ２との間にゲート接地トランジスタＭ22を
接続し、これらのトランジスタＭ21及びＭ22のゲートに
バイアス電源Ｅを接続したものである。
【００５１】このような構成により、負荷抵抗Ｒ１から
は、トランジスタＭ３及びＭ５の寄生容量が直接見えな
いようにトランジスタＭ21がカスコード・トランジスタ
として機能し、またトランジスタＭ４及びＭ６に対して
は同様にトランジスタＭ22がカスコード・トランジスタ
としての機能を果たしており、以て信号帯域を改善して
いる。
【００５２】なお、上記の実施例（１）〜（３）につい
ても本実施例の構成を適用することができる。図８は、
本発明に係る可変利得増幅器の実施例（７）を示したも
のである。この実施例では図７に示した実施例（６）に
おける低利得差動対Ｑ２のトランジスタＭ５とＭ６のソ
ース間にソース抵抗Ｒ3 を、図６に示した実施例（５）
と同様に挿入接続したものである。実施例（５）と同様
にソース抵抗Ｒ３の両端にはトランジスタＭ17, Ｍ18及
びＭ19, Ｍ20が接続されている。
【００５３】このような構成により、図７に示した実施
例（６）によって信号帯域を改善した上に更に図６の実
施例（５）と同様にソース抵抗Ｒ３の値を大きく取れ
ば、電流密度を不必要に高くしなくても低利得差動対Ｑ
２を実現できることになる。図９は、上記の実施例
（１）〜（７）において用いられている各電流源の一実
施例を示したものである。すなわち、この電流源は温度
や製造プロセスなどの条件変動による利得変動を抑え、
利得の制御性を上げるためのバイアス回路を構成してい
る。
【００５４】この電流源では、条件変動の抑制を行うゲ
ート幅（又はエミッタ面積）の異なる二つのトランジス
タＭA1及びＭA2に等量の電流ＩB1＝ＩB2を流す手段とし
て、抑制用（補償用）トランジスタＭA1及びＭA2でカレ
ントミラーを構成するとともに、トランジスタＭA1のソ
ースに抑制用抵抗ＲA1を接続する。
【００５５】そして、このトランジスタＭA1及びＭA2に
よるカレントミラーと逆構成のカレントミラーを有する
トランジスタＭA5及びＭA6を設け、トランジスタＭA5に
対してトランジスタＭA1を接続し、トランジスタＭA6に
対してトランジスタＭA2を接続している。なお、トラン
ジスタＭA3及びＭA4並びにＭA7及びＭA8はそれぞれトラ
ンジスタＭA1及びＭA2並びにＭA5及びＭA6に対するカス
コード・トランジスタを構成している。
【００５６】すなわち、抵抗負荷型の差動対を有する増
幅器の小信号利得Ｇは次式で表されることが知られてい
る。 Ｇ＝Ｒ×√β×√Ｉs ・・・式(6) ［Ｒ：負荷抵抗値、 β：MOS-FET の利得係数、Ｉs ：
バイアス電流値］ ［β＝μ・ Cox・W/L （μ：電子移動度、 Cox：ゲート酸化膜容量、W：ゲー
ト幅、 L：ゲート長）］ ここで抵抗要素を有する製造プロセスでの集積回路を考
えた場合、環境及び製造プロセス条件の変動により負荷
抵抗値Ｒ及び利得係数βが次式で示す如く変動する。
【００５７】 Ｒ＝Ｒtyp(１±Δr ） ・・・式(7) β＝βtyp(１±ΔB ） ・・・式(8) ただし、Ｒtyp ，βtyp は、最も多く使用される環境条
件及び最も良く実現される製造プロセス条件（典型条
件）での設計値を示し、Δr ，ΔB はその環境及び製造
条件から外れた場合の変動量を示す。
【００５８】なお、回路設計において、Δr ，ΔB は予
め設計仕様による使用温度範囲や製造歩留まりなどか
ら、使用する製造プロセス毎に与えられる。また、
Δr ，ΔBは温度変動に対しては相関のある製造プロセ
スもあるが、一般的には条件変動に対して独立して変動
すると考えてよい。
【００５９】従って、式(6) に示した抵抗負荷型の差動
対を有する増幅器の小信号利得Ｇは条件変動を考慮する
と次式のようになる。 Ｇ＝Ｒtyp×√βtyp×√Ｉs×(１±Δr)×(１±ΔB)0.5 ・・・式(9) ここで、式(9) において、小信号利得Ｇの変動を抑制す
るにはバイアス電流源の電流値Ｉs がＲ，βの変動を相
殺するように１／Ｒ2 ，１／βに比例して変化すれば良
い。図９において抑制用トランジスタＭA2は抑制用トラ
ンジスタＭA1のＮ倍のゲート幅で、それ以外は同じとす
る。この時、トランジスタＭA1，ＭA2にそれぞれ流れる
電流は IA1，IA2は次式のようにそれぞれ近似的に表さ
れる。
【００６０】 ＩA1＝ (β/2) ×(VgsA1 - Vt)2 ・・・式(10) ＩA2＝(Nβ/2) ×(VgsA2 - Vt)2 ・・・式(11) ［VgsA1, VgsA2：ＭA1，ＭA2のゲート−ソース間電位、
Vt：CMOSトランジスタの閾値］ 図９において電流 IA1，IA2はカレントミラー構成によ
り等しくなるので、Vgs A1，VgsA2の電位差が抑制用抵抗
ＲA1（抵抗値ｒ）の両端にかかるので次式が得られる。
【００６１】 Vgs31 - Vgs32＝ r× IA1 ＝√( 2IA1/β）- √｛2IA2/(Nβ）｝ ・・・式(12) 従って、出力端子Ｏ４から取り出される電流 Igは、次
式に示すように計算上の定数ｋ1 と抵抗ｒ４の抵抗値ｒ
の変動分と利得係数βの変動分とで表される。
【００６２】 Ig ＝ IA1＝ IA2＝ ((2/(r2β))( 1-1/√N )2 ＝ｋ1／｛ｒtyp 2（１±Δr）2×βtyp（１±ΔB）｝ ・・・式(13) 従って、これを式(9) に代入すると、小信号利得Ｇは次
式で表される。
【００６３】 Ｇ＝Ｒ×√β×√Ｉg ＝Ｇtyp （＝一定） ・・・式(14) ［Ｇtyp ＝Ｒtyp ×√βtyp ×√Ｉs ＝一定］ すなわち、小信号利得Ｇは一定に保たれたままとなるこ
とが分かる。
【００６４】上記のようなトランジスタＭA1〜ＭA8に対
してはゲート接地トランジスタ用バイアス回路Ａ１が設
けられており、トランジスタＭA17及びＭA19とトランジ
スタＭA18（これにはトランジスタＭA1, ＭA2と共通に
ゲートバイアスが与えられている）及びＭA20とがカレ
ントミラーで構成されており、且つトランジスタＭA3及
びＭA4のゲートバイアスを供給している。また、トラン
ジスタＭA21（これにはトランジスタＭA5, ＭA6と共通
にゲートバイアスが与えられている）及びＭA22とＭA23
及びＭA24とがカレントミラーで構成されてトランジス
タＭA7及びＭA8のゲートバイアスを供給している。
【００６５】なお、トランジスタＭA15及びＭA16並びに
抵抗ＲA2はバイアス回路Ａ１におけるトランジスタＭA1
7及びＭA19にスタートアップ用の電流を供給しておくた
めのものであり、更にスタートアップ用トランジスタＭ
A9及びＭA10を介してそれぞれトランジスタＭA1及びＭA
3並びにＭA2及びＭA4のスタートアップ機能を果たして
いる。
【００６６】そして、最終的にトランジスタＭA2及びＭ
A4と別のカレントミラーを構成するトランジスタＭA11
及びＭA12から出力端子Ｏ４に利得変動抑制電流が出力
されることになる。或いは、トランジスタＭA5及びＭA7
と別のカレントミラーを構成するトランジスタＭA13及
びＭA14からも出力端子Ｏ３を介して同様の利得変動抑
制電流を出力するようにしてもよい。
【００６７】このようにして、トランジスタＭA1及びＭ
A2又はＭA5及びＭA6を流れる電流をカレントミラーによ
り取り出し、上記の各実施例におけるバイアス電流源と
して用いることにより、温度や製造プロセスなどの条件
変動による利得変動を抑えた可変利得増幅器を実現する
ことができる。特にフィードフォワード制御を行う場合
に重要なものとなる。
【００６８】図１０は、本発明に係る可変利得増幅器の
実施例（８）を示したものである。この実施例では、図
８に示した実施例（７）において、利得制御信号を与え
る利得制御信号発生回路ＧＳを入力端子Ｃ１及びＣ２に
接続するとともに、この利得制御信号発生回路ＧＳの入
力電圧を、入力信号を共通に受けるピーク検出器ＰＤ及
びボトム検出器ＢＤでそれぞれ検出されたピーク値及び
ボトム値を入力している。
【００６９】更に、高利得差動対Ｑ１及び低利得差動対
Ｑ２への信号入力として、一方は信号入力をそのままに
端子Ｓ1 に与えるとともに、他方の入力端子Ｓ2 にはピ
ーク検出器ＰＤとボトム検出器ＢＤとの間に接続された
分圧抵抗ＲB5とＲB6の接続点からの信号を閾値として入
力している。
【００７０】利得制御信号発生回路ＧＳはピーク検出器
ＰＤからのピーク値を、差動対Ｑ４を構成するトランジ
スタＭB1のゲートに入力するとともに、ボトム検出器Ｂ
Ｄによって検出されたボトム値を抵抗ＲB4を介して差動
対Ｑ４を構成するトランジスタＭB2のゲートに入力して
いる。
【００７１】この差動対Ｑ４においては、トランジスタ
ＭB1とＭB2のソース間にソース抵抗ＲB3が接続されてお
り、このソース抵抗ＲB3の両端には電流源Ｂ７及びＢ８
がそれぞれ接続されている。また、トランジスタＭB1と
ＭB2のドレインにはそれぞれ抵抗負荷ＲB1及びＲB2が接
続され、両者の接続点から電圧降下用ソースホロアＳＦ
１を構成するトランジスタＭB3, ＭB4及び電流源Ｂ９及
びＢ10の接続点から利得切換用差動対Ｑ３の利得制御信
号入力端子Ｃ１及びＣ２にゲート入力電圧を与えてい
る。
【００７２】なお、抵抗ＲB4とトランジスタＭB2のゲー
トとの接続点にはバイアス電流源Ｂ６が接続されてお
り、常に電流Isfがボトム検出器ＢＤに流れ込んでトラ
ンジスタＭB2のゲート電位（ボトム値）を上下させるレ
ベルシフト回路ＬＳを構成している。
【００７３】以下に、この実施例の動作を、利得制御信
号発生回路ＧＳの動作を中心に図１１を参照して説明す
る。まず、図１１に示すように最大利得ＧMAX、最低利
得Ｇmin、利得切換り始め電位差Ｖa、利得切換り終り電
位差Ｖbで指定される利得切換り特性の実施には、以下
の手順で設計パラメータを決定するとよい。
【００７４】i）直流レベル設定を行う→式(3) 又は(4)
よりＲl, Ｉs, Ｉb を決める。 ii）最低利得Ｇminより式(2) でα＝１とし、ｋl を求
めてこれに対応する低利得差動対Ｑ２のサイズ（β）を
決める。 iii)最大利得ＧMAXより式(2) でα＝０とし、ｋh を求
めてこれに対応する高利得差動対Ｑ１のサイズ（β）を
決める。 iv）利得切換りの傾き（Ｇmin-ＧMAX)/(Ｖb-Ｖa)から利
得制御信号発生回路ＧＳの差動対Ｑ４の所要利得を決め
る（同図（２），参照）。 ｖ）利得切換り始め電位差Ｖa（またはＶb）からレベル
シフト回路ＬＳのシフト量を電流Isf又は抵抗ＲB4の値
で決める（同図（１），参照）。
【００７５】したがって、入力信号レベルが大きくなる
と、差動対Ｑ４の入力信号レベルはレベルシフト回路Ｌ
Ｓを介して減少させられるので、その出力信号レベルは
小さな利得制御信号として差動対Ｑ３に与えられること
となる。逆に入力信号レベルが小さくなると、差動対Ｑ
４の入力信号レベルはレベルシフト回路ＬＳを介して増
加させられるので、その出力信号レベルは大きな利得制
御信号として差動対Ｑ３に与えられることとなる。差動
対Ｑ１，Ｑ２はこのような利得制御信号に応じて利得切
替が行われる。
【００７６】なお、本実施例では抵抗ＲB4と電流Ｉsfに
よる電圧降下を利用したレベルシフト回路ＬＳを示して
いるが、ダイオードの閾値電位を利用したレベルシフト
回路でもよい。但しシフト量がダイオードの閾値電位で
決ってしまうため、本実施例のように抵抗ＲB4と電流源
Ｂ６で構成した方が設計の自由度が大きい。
【００７７】また差動対Ｑ４をソース抵抗型としている
のは、利得設計の自由度が高いためである。利得制御信
号発生回路ＧＳの構成は、入力信号振幅が接地側に振れ
る場合の例であり、入力信号振幅が電源側に振れる場合
はピーク検出器ＰＤの出力に対しレベルシフトを行う構
成とすればよい。ピーク検出器ＰＤとボトム検出器ＢＤ
にリセット機能を持たせることにより、バーストデータ
受信に対応することが可能となる。
【００７８】図１２は、本発明に係る可変利得増幅器の
実施例（９）を示したものである。この実施例では、図
１０に示した実施例（８）における可変増幅器を２段構
成したもので、図示のように二つの利得制御信号発生回
路ＧＳ１及びＧＳ２と１段目可変増幅器ＶＡ１及び２段
目可変増幅器ＶＡ２とを備え、利得制御信号発生回路Ｇ
Ｓ１及びＧＳ２の入力信号はピーク検出器ＰＤ及びボト
ム検出器ＢＤの出力信号を共有している。
【００７９】また、入力信号と分圧抵抗ＲB5とＲB6の接
続点からの閾値信号を１段目の可変増幅器ＶＡ１の信号
入力とするとともにこの１段目可変増幅器ＶＡ１の出力
信号を、電圧降下用ソースホロアＳＦ２を構成するトラ
ンジスタＭ23，Ｍ24及び電流源Ｂ12, Ｂ13の接続点から
２段目可変増幅器ＶＡ２の信号入力端子Ｓ１及びＳ２に
与えている。
【００８０】このような多段構成の可変利得増幅器をフ
ィードフォワード制御で用い場合、中振幅信号〜大振幅
信号にて出力振幅を一定に保つには、可変利得増幅器の
利得切換り特性が入力振幅に対して、次式のように反比
例の関係にあればよい。 入力振幅×増幅器利得＝出力振幅（＝一定） ・・・式(15) そこで、図１３（１）及び（２）に示すような利得切換
特性を有するように２つの可変利得増幅器ＶＡ１及びＶ
Ａ２を設定し、同図（３）に示すようなトータルで、入
力に対して反比例に近い利得切換特性を得る構成とする
ことができる。
【００８１】ここで、１段目の増幅器の利得切換り終わ
り入力信号振幅Ｖb と、２段目の増幅器の利得切換り始
め入力信号振幅Ｖc とは必ずしも正確に一致させる必要
はない。また、同図（２）の利得は差動信号入力に対す
るものである。なお、上記実施例は、全てＣＭＯＳトラ
ンジスタで説明したが、バイポーラでも同様の構成が可
能である。また増幅器はＮ型にて記述したが、Ｐ型の構
成も可能であり、実施例（９）では１段目をＮ型、２段
目をＰ型、または、１段目をＰ型、２段目をＮ型とした
組合わせも可能である。
【００８２】
【発明の効果】以上説明したように、本発明に係る可変
利得増幅器は、負荷抵抗を同じ出力極性に対して共有す
るように相互接続した同一バイアス電流に対する高利得
差動対及び低利得差動対と両差動対に共通なバイアス電
流源との間に利得切換用差動対又は利得切換用差動対と
カレントミラーを構成するバイアス回路を接続し利得制
御信号により両差動対の動作切換を行うとともに、両差
動対の内、少なくとも該低利得差動対に一定のオフセッ
ト電流を流すための電流源を設けたので、可変利得増幅
器を低電圧動作で誤動作無く、小信号では線形増幅器、
中信号では可変利得増幅器、大信号では振幅制限増幅器
として利用でき、入力ダイナミックレンジの拡大が可能
となる。
【図面の簡単な説明】
【図１】本発明に係る可変利得増幅器の実施例（１）を
示した回路図である。
【図２】本発明に係る可変利得増幅器の実施例（１）で
の利得変化特性を示したグラフ図である。
【図３】本発明に係る可変利得増幅器の実施例（２）を
示した回路図である。
【図４】本発明に係る可変利得増幅器の実施例（３）を
示した回路図である。
【図５】本発明に係る可変利得増幅器の実施例（４）を
示した回路図である。
【図６】本発明に係る可変利得増幅器の実施例（５）を
示した回路図である。
【図７】本発明に係る可変利得増幅器の実施例（６）を
示した回路図である。
【図８】本発明に係る可変利得増幅器の実施例（７）を
示した回路図である。
【図９】本発明に係る可変利得増幅器の各実施例に用い
られる利得変動抑制電流源の実施例を示した回路図であ
る。
【図１０】本発明に係る可変利得増幅器の実施例（８）
を示した回路図である。
【図１１】本発明に係る可変利得増幅器の実施例（８）
における利得制御信号発生回路の設計パラメータと利得
切換特性との関係とを示したグラフ図である。
【図１２】本発明に係る多段可変利得増幅器の実施例
（９）を示した回路図である。
【図１３】本発明に係る多段可変利得増幅器の実施例
（９）での利得変化を示したグラフ図である。
【図１４】従来例に係る可変利得増幅器を示した回路図
である。
【図１５】従来例に係る可変利得増幅器の利得変化を示
したグラフ図である。
【符号の説明】
Ｑ１ 高利得差動対 Ｑ２ 低利得差動対 Ｑ３ 利得切換用差動対 Ｒ１，Ｒ２ 負荷抵抗 Ｂ１〜Ｂ１３ 電流源 Ｍ１〜Ｍ２２ トランジスタ Ｒ３，ＲB3 ソース抵抗 ＧＳ，ＧＳ１，ＧＳ２ 利得制御信号発生回路 ＰＤ ピーク検出器 ＢＤ ボトム検出器 ＲB4 シフト抵抗 ＲB5，ＲB6 分圧抵抗 ＬＳ レベルシフト回路 ＳＦ１，ＳＦ２ ソースフロア ＶＡ１，ＶＡ２ 可変利得増幅器 図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA32 CA37 FA05 HA09 HA25 KA00 KA05 KA09 KA12 KA18 MA02 MA08 MA14 MA17 MA21 ND01 ND11 ND22 ND23 PD02 TA02 5J100 JA01 KA05 LA00 QA01 QA04

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】負荷抵抗を同じ出力極性に対して共有する
    ように相互接続した同一バイアス電流に対する高利得差
    動対及び低利得差動対と、 両差動対に共通なバイアス電流源と、 両差動対と該バイアス電流源との間に接続され利得制御
    信号により両差動対の動作切換を行う利得切換用差動対
    と、 両差動対の内、少なくとも該低利得差動対に一定のオフ
    セット電流を流すための電流源と、 を備えたことを特徴とする可変利得増幅器。
  2. 【請求項２】負荷抵抗を同じ出力極性に対して共有する
    ように相互接続した高利得差動対及び低利得差動対と、 該高利得差動対及び低利得差動対にそれぞれ接続された
    第１及び第２のバイアス回路と、 該第１及び第２のバイアス回路とカレントミラーを構成
    するとともに利得制御信号により電流源からの定電流を
    該バイアス回路に与えて両差動対の動作切換を行う利得
    切換用差動対と、 を備えたことを特徴とする可変利得増幅器。
  3. 【請求項３】請求項２において、 両差動対の内、少なくとも該低利得差動対に一定のオフ
    セット電流を流すための電流源を設けたことを特徴とす
    る可変利得増幅器。
  4. 【請求項４】請求項２において、 該第２のバイアス回路に対して該利得切換用差動対の側
    から一定のオフセット電流を流すための電流源を設けた
    ことを特徴とする可変利得増幅器。
  5. 【請求項５】請求項４において、 該高利得差動対及び該低利得差動対の少なくとも一方の
    ソース間に抵抗を挿入接続し、該抵抗の両端に該利得切
    換用差動対とカレントミラーを構成するバイアス回路を
    それぞれ接続したことを特徴とする可変利得増幅器。
  6. 【請求項６】請求項４又は５において、 各負荷抵抗と各差動対との間にカスコード・トランジス
    タを挿入接続したことを特徴とする可変利得増幅器。
  7. 【請求項７】請求項１乃至６のいずれかにおいて、 該電流源として、環境条件及び製造プロセス条件を含む
    条件の変動に対して該差動対の小信号利得変動を抑制す
    るように変化する定電流を発生する電流源を用いること
    を特徴とした可変利得増幅器。
  8. 【請求項８】請求項７において、 該電流源が、該条件の変動を抑制するための要素が異な
    るとともに抑制用抵抗を一方のトランジスタに設けたカ
    レントミラーを有する第１のトランジスタ対と、該第１
    のトランジスタ対のカレントミラーとは逆構成のカレン
    トミラーを有し該第１のトランジスタ対に等量の電流を
    流す第２のトランジスタ対と、両トランジスタ対の内の
    少なくとも一方から該等量の電流を取り出す手段と、各
    トランジスタ対のバイアス回路と、を備えたことを特徴
    とする可変利得増幅器。
  9. 【請求項９】請求項１乃至８のいずれかにおいて、 入力信号のピーク値及びボトム値をそれぞれ検出するピ
    ーク検出器及びボトム検出器と、両検出器の出力を分圧
    して閾値信号を発生する分圧部と、該入力信号と該閾値
    信号を該高利得差動対及び低利得差動対に入力する手段
    と、該ピーク値及びボトム値によって制御される該利得
    制御信号を生成する利得制御信号発生回路と、をさらに
    備えたことを特徴とするフィードフォワード制御型の可
    変利得増幅器。
  10. 【請求項１０】請求項９に記載の可変利得増幅器を少な
    くとも２段接続した多段可変利得増幅器であって、 各可変利得増幅器が該ピーク検出器及びボトム検出器を
    共用し、前段の可変利得増幅器の出力信号を後段の可変
    利得増幅器における該高利得差動対及び低利得差動対に
    入力する手段を設けるとともに利得切換特性が入力振幅
    に対して実質的に反比例の関係になるように各利得制御
    信号発生回路の入出力特性を設定したことを特徴とする
    多段可変利得増幅器。
  11. 【請求項１１】請求項９又は１０において、 該利得制御信号発生回路が、該ピーク値及びボトム値の
    いずれかをシフトするレベルシフト回路と、該ピーク値
    及びボトム値の内のレベルシフトされていない方と該レ
    ベルシフト回路の出力信号とを入力して所定の利得で増
    幅した該利得制御信号を発生する差動対とで構成された
    ことを特徴とする可変利得増幅器。
  12. 【請求項１２】請求項１乃至１１のいずれかにおいて、 該カレントミラーのドレイン側にカスコード・トランジ
    スタを挿入接続したことを特徴とする可変利得増幅器。
  13. 【請求項１３】請求項１乃至１２のいずれかにおいて、 該ドレイン及びソースの代わりにそれぞれコレクタ及び
    エミッタを用いることを特徴とした可変利得増幅器。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427878B1 (ko) * 2000-09-29 2004-04-30 가부시끼가이샤 도시바 증폭회로
KR100450755B1 (ko) * 2002-06-04 2004-10-01 한국전자통신연구원 고선형성 및 고이득을 갖는 트랜스컨덕터 증폭기
JP2005286616A (ja) * 2004-03-29 2005-10-13 Nec Corp 増幅回路及び表示装置
KR100570135B1 (ko) * 2000-10-10 2006-04-12 인터내셔널 비지네스 머신즈 코포레이션 선형 가변 이득 증폭기{linear variable gain amplifiers}
KR100613141B1 (ko) * 2002-07-19 2006-08-17 인티그런트 테크놀로지즈(주) 선형성이 개선된 가변 이득 증폭기
JP2008306613A (ja) * 2007-06-11 2008-12-18 Nippon Telegr & Teleph Corp <Ntt> 利得可変回路
CN100456198C (zh) * 2003-10-09 2009-01-28 夏普株式会社 电流转换电路、放大器、便携式终端
WO2011007496A1 (ja) * 2009-07-14 2011-01-20 パナソニック株式会社 送信回路

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6754478B1 (en) * 1998-07-24 2004-06-22 Gct Semiconductor, Inc. CMOS low noise amplifier
JP2000078473A (ja) * 1998-08-31 2000-03-14 Canon Inc 光電変換装置
US6525609B1 (en) 1998-11-12 2003-02-25 Broadcom Corporation Large gain range, high linearity, low noise MOS VGA
US6985035B1 (en) 1998-11-12 2006-01-10 Broadcom Corporation System and method for linearizing a CMOS differential pair
US7276970B2 (en) * 1998-11-12 2007-10-02 Broadcom Corporation System and method for linearizing a CMOS differential pair
US7696823B2 (en) 1999-05-26 2010-04-13 Broadcom Corporation System and method for linearizing a CMOS differential pair
US6452434B1 (en) * 2000-01-27 2002-09-17 Fujitsu Limited Phase shifter circuit
US6323732B1 (en) * 2000-07-18 2001-11-27 Ericsson Inc. Differential amplifiers having β compensation biasing circuits therein
US6480067B1 (en) 2000-11-27 2002-11-12 Sirenza Microdevices, Inc. Peaking control for wideband laser driver applications
US7065155B2 (en) * 2000-12-22 2006-06-20 Atheros Communications, Inc. Method and apparatus for a transceiver having a constant power output
US6583660B2 (en) * 2001-05-25 2003-06-24 Infineon Technologies Ag Active auto zero circuit for time continuous open loop amplifiers
US6617926B2 (en) * 2001-06-29 2003-09-09 Intel Corporation Tail current node equalization for a variable offset amplifier
US6420932B1 (en) * 2001-06-29 2002-07-16 Intel Corporation Variable offset amplifier circuit
US7579912B2 (en) * 2001-08-15 2009-08-25 Broadcom Corporation Method and system for multiple tuner application using a low noise broadband distribution amplifier
US6614300B2 (en) * 2001-08-27 2003-09-02 Nokia Corporation Dual current mirror power amplifier bias control
US6657494B2 (en) * 2001-09-28 2003-12-02 International Business Machines Corporation Variable gain mixer-amplifier with fixed DC operating voltage level
US6803824B2 (en) 2001-12-18 2004-10-12 Anadigics, Inc. Dynamic matching in cascode circuits
US6624688B2 (en) * 2002-01-07 2003-09-23 Intel Corporation Filtering variable offset amplifer
US6756841B2 (en) * 2002-03-15 2004-06-29 Intel Corporation Variable offset amplifier circuits and their applications
US6650184B2 (en) 2002-03-15 2003-11-18 Intel Corporation High gain amplifier circuits and their applications
CA2425647C (en) * 2002-04-16 2006-06-13 Research In Motion Limited System and method of amplifier gain control by variable bias and degeneration
GB0209830D0 (en) * 2002-04-30 2002-06-05 Zarlink Semiconductor Ltd Circuit stage for radio frequency tuner and radio frequency tuner
JP4040401B2 (ja) * 2002-09-10 2008-01-30 株式会社ルネサステクノロジ 可変利得増幅器
US7547993B2 (en) * 2003-07-16 2009-06-16 Autoliv Asp, Inc. Radiofrequency double pole single throw switch
US7161406B1 (en) * 2004-04-15 2007-01-09 Xilinx, Inc. Method and apparatus for providing non 2:1 Gilbert cell mixer
KR100783492B1 (ko) * 2004-07-31 2007-12-11 인티그런트 테크놀로지즈(주) 차동증폭회로 및 이를 포함한 믹서회로
KR100703784B1 (ko) * 2005-07-08 2007-04-06 삼성전자주식회사 가변 이득 증폭기와 이를 포함하는 무선 통신 장치
KR100725994B1 (ko) * 2005-09-06 2007-06-08 삼성전자주식회사 저전력 멀티-레벨 펄스 진폭 변조 드라이버 및 상기드라이버를 포함하는 반도체 장치
US20070257728A1 (en) * 2006-05-03 2007-11-08 Sitime Corporation Microelectromechanical multi-stage oscillator
US7420497B2 (en) * 2006-06-28 2008-09-02 Broadcom Corporation Low offset flash analog-to-digital converter
US7629847B1 (en) * 2008-03-24 2009-12-08 Atmel Corporation Opposing currents differential amplifier
KR101787761B1 (ko) * 2011-08-09 2017-10-18 삼성전자주식회사 Ｒｆ 증폭기
US8742846B1 (en) * 2013-03-14 2014-06-03 Hittite Microwave Corporation Selectable gain differential amplifier
TWI502870B (zh) * 2013-04-11 2015-10-01 Ili Technology Corp Voltage conversion device
CN103269206B (zh) * 2013-05-28 2016-08-24 上海贝岭股份有限公司 一种放大器输出限幅电路
EP2824532B1 (en) * 2013-07-10 2019-07-03 Dialog Semiconductor GmbH Method and circuit for controlled gain reduction of a differential pair
US9917594B1 (en) * 2016-09-06 2018-03-13 Texas Instruments Incorporated Inbuilt threshold comparator

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1212776B (it) * 1983-09-29 1989-11-30 Ates Componenti Elettron Stadio d'ingresso amplificatore e miscelatore a transistori per un radioricevitore.
JP3097563B2 (ja) * 1996-06-07 2000-10-10 日本電気株式会社 利得可変増幅器
JPH10126178A (ja) * 1996-10-18 1998-05-15 Nec Corp 可変利得増幅器
JP2002330038A (ja) * 1997-01-16 2002-11-15 Sony Corp エミッタ共通差動トランジスタ回路
US5896063A (en) * 1997-04-30 1999-04-20 Maxim Integrated Products, Inc. Variable gain amplifier with improved linearity and bandwidth

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100427878B1 (ko) * 2000-09-29 2004-04-30 가부시끼가이샤 도시바 증폭회로
KR100570135B1 (ko) * 2000-10-10 2006-04-12 인터내셔널 비지네스 머신즈 코포레이션 선형 가변 이득 증폭기{linear variable gain amplifiers}
KR100450755B1 (ko) * 2002-06-04 2004-10-01 한국전자통신연구원 고선형성 및 고이득을 갖는 트랜스컨덕터 증폭기
KR100613141B1 (ko) * 2002-07-19 2006-08-17 인티그런트 테크놀로지즈(주) 선형성이 개선된 가변 이득 증폭기
CN100456198C (zh) * 2003-10-09 2009-01-28 夏普株式会社 电流转换电路、放大器、便携式终端
JP2005286616A (ja) * 2004-03-29 2005-10-13 Nec Corp 増幅回路及び表示装置
JP2008306613A (ja) * 2007-06-11 2008-12-18 Nippon Telegr & Teleph Corp <Ntt> 利得可変回路
WO2011007496A1 (ja) * 2009-07-14 2011-01-20 パナソニック株式会社 送信回路
US8532591B2 (en) 2009-07-14 2013-09-10 Panasonic Corporation Transmission circuit

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US6163215A (en) 2000-12-19

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