KR100613141B1 - 선형성이 개선된 가변 이득 증폭기 - Google Patents

선형성이 개선된 가변 이득 증폭기 Download PDF

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    • H03F2201/32—Indexing scheme relating to modifications of amplifiers to reduce non-linear distortion
    • H03F2201/3215—To increase the output power or efficiency

Abstract

본 발명은 가변 이득 증폭기에 있어서, 선형성을 개선시키기 위한 것으로서, 가변 이득 증폭기는 증폭부, 제1 및 제2 이득 제어부를 포함하며, 증폭부는 증폭단 및 퇴화 저항단으로 구성된다. 퇴화 저항단은 저항 값을 조절할 수 있는 제1 및 제2 MOS 트랜지스터로 구성되며, 상기 제1 및 제2 MOS 트랜지스터의 게이트에 인가되는 전압 값을 제어함으로써, 증폭부의 선형성을 개선시킬 수 있다. 즉, 작은 신호가 인가되어 높은 증폭 동작이 필요한 경우에는 증폭부의 제1 및 제2 제어단, 및 제1 및 제2 이득 제어부의 제1 제어단에 인가되는 제어 전압을 증가시켜, 높은 증폭 동작을 지원하고, 큰 신호가 인가되어 증폭 동작 보다는 높은 선형 동작이 요구되는 경우에는 증폭부의 제1 및 제2 제어단, 및 제1 및 제2 이득 제어부의 제1 제어단에 인가되는 제어 전압을 감소시켜, 높은 선형 동작을 지원한다.
가변 이득 증폭기, 선형성, 가변 이득, 퇴화 저항, MOS 트랜지스터

Description

선형성이 개선된 가변 이득 증폭기 {Variable Gain Amplifier Having Improved Linearity}
도 1은 본 발명의 일실시예에 따른 가변 이득 증폭기를 개략적으로 도시한 회로도.
도 2는 도 1에 도시된 본 발명의 일실시예에 따른 가변 이득 증폭기의 증폭부를 좀더 자세하게 도시한 회로도.
도 3은 도 1 및 도 2에 도시된 회로를 본 발명의 일실시예에 따라서 실제 소자를 이용하여 구현한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1100: 증폭부 1300: 제1 이득 제어부
1500: 제2 이득 제어부 2100: 증폭단
2300: 퇴화 저항단
본 발명은 무선 주파수 통신 시스템에 관한 것으로서, 더욱 상세하게는 무선 주파수 통신 시스템에 사용되는 선형성이 개선된 가변 이득 증폭기에 관한 것이다.
가변 이득 증폭기(Variable Gain Amplifier)는 이득을 조절함으로써 원하는 출력 신호 레벨을 유지하기 위하여 사용되는 장치를 말한다. 가변 이득 증폭기는 통상적으로 무선 송수신기에 사용된다.
가변 이득 증폭기의 종래 기술로서, 미합중국 특허 제5,757,230호에서 제안된 것이 있다. 미합중국 특허 제5,757,230호에서 제안된 바에 따르면, 출력 회로와 관련하여 선형화된 트랜스컨덕터(transconductor)를 이용하였다. 즉, 트랜스컨덕터의 트랜스컨덕턴스(transconductance)는 제1 제어 신호에 의하여 변화되고, 출력 회로의 트랜스레지스턴스(transresistance)는 제2 제어 신호에 의하여 변화된다. 양 제어 신호는 이득 조절 회로부에서 제공된다. 증폭기의 전압 이득은 트랜스컨덕턴스와 트랜스레지스턴스의 곱으로 계산되므로 이러한 증폭기는 지수함수의 이득을 제공한다. 하지만 선형화된 트랜스컨덕터를 이용한 가변 이득 증폭기를 구현하기 위해서는 50개 정도의 트랜지스터가 필요하며 이에 따른 공정의 복잡성 및 높은 비용으로 인하여 실효성이 떨어지는 단점이 있었다.
삭제
비교적 적은 수의 트랜지스터를 이용하여 가변 이득 증폭기를 구현한 예로써, 미합중국 특허 제6,201,443호가 있다. 미합중국 특허 제6,201,443호에 개시된 바에 따르면, 가변 이득 증폭기는 제1 및 제2 이득 셀과, 제1 및 제2 이득 셀에 공급되는 전류를 제어하기 위한 전류 제어 회로를 구비한다. 제1 및 제2 이득 셀은 각각의 트랜스컨덕턴스에 비례하여 입력 신호를 증폭한다. 전류 제어 회로는 제1 및 제2 이득 셀에 공급되는 전류를 제어함으로써, 제1 및 제2 이득 셀의 트랜스컨덕턴스를 조절한다. 이 때, 주어진 전류에 대하여, 제1 및 제2 이득 셀 중 어느 한쪽의 트랜스컨덕턴스가 나머지 이득 셀의 트랜스컨덕턴스보다 크게 함으로써 가변 이득 증폭 동작을 달성하게 된다. 그러나, 미합중국 특허 제6,201,443호에 개시된 가변 이득 증폭기는 선형성에 있어서 좋은 특성을 발휘하지 못하였고, 증폭기의 선형성은 이득에 반비례하므로, 선형성을 개선시키기 위해서는 가변 이득 증폭기의 이득을 감소시켜야 하는 문제가 발생하였다.
본 발명의 목적은 선형성을 조절함으로써 선형 특성이 향상된 가변 이득 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 작은 신호가 인가되어 증폭기의 높은 증폭 동작이 필요한 경우에는 높은 증폭 동작을 지원하고, 큰 신호가 인가되어 증폭기의 높은 선형성이 요구되는 경우에는 높은 선형 동작을 지원 하는 가변 이득 증폭기를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 가변 이득 증폭기 는, 제1 및 제2 입력단, 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하고, 제1 및 제2 입력단에 인가된 신호를 증폭시키는 증폭단 및 제1 및 제2 제어단에 인가된 제어 신호에 의하여 증폭단의 선형성을 조절하는 퇴화 저항단을 포함하는 증폭부, 및 증폭부의 제1 및 제2 출력단에 각각 접속되는 입력단, 제1 및 제2 출력단, 제1 및 제2 제어단을 포함하며, 제1 및 제2 제어단에 인가되는 제어 신호에 의하여 이득을 제어하는 제1 및 제2 이득 제어부를 포함하고, 증폭부의 증폭단은 증폭부의 제1 및 제2 입력단을 형성하는 제1 및 제2 입력단, 증폭부의 제1 및 제2 출력단을 형성하는 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하고, 제1 및 제2 입력단에 인가된 신호를 증폭하여 제1 및 제2 출력단으로 출력하고, 증폭부의 퇴화 저항단은 증폭부의 제1 및 제2 제어단을 형성하는 제1 및 제2 제어단, 및 증폭단의 제1 및 제2 제어단과 접속되는 제1 및 제2 단자를 구비하고, 제1 및 제2 제어단에 인가된 제어 전압에 의하여 증폭부의 선형성을 제어하며, 증폭부의 제1 및 제2 입력단은 각각 +입력단 및 -입력단을 형성하고, 증폭부의 제1 및 제2 제어단은 각각 제1 및 제2 +제어단을 형성하며, 제1 및 제2 이득 제어부의 제1 제어단은 서로 접속되어 제3 +제어단을 형성하고, 제1 및 제2 이득 제어부의 제2 제어단은 서로 접속되어 제3 -제어단을 형성하며, 제1 이득 제어부의 제1 출력단은 제2 이득 제어부의 제2 출력단과 접속되어 -출력단을 형성하고, 제1 이득 제어부의 제2 출력단은 제2 이득 제어부의 제1 출력단과 접속되어 +출력단을 형성한다. 본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 증폭단은 제1 및 제2 MOS 트랜지스터를 포함하고, 제1 및 제2 MOS 트랜지스터의 드레인은 각각 증폭단의 제1 및 제2 출력 단을 형성하고, 제1 및 제2 MOS 트랜지스터의 게이트는 각각 증폭단의 제1 및 제2 입력단을 형성하며, 제1 및 제2 MOS 트랜지스터의 소오스는 각각 증폭단의 제1 및 제2 제어단을 형성한다. 본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 퇴화 저항단은 제1 및 제2 MOS 트랜지스터를 포함하고, 제1 및 제2 MOS 트랜지스터의 드레인은 각각 퇴화 저항단의 제1 및 제2 단자를 형성하고, 제1 및 제2 MOS 트랜지스터의 게이트는 각각 퇴화 저항단의 제1 및 제2 제어단을 형성하고, 제1 및 제2 MOS 트랜지스터의 소오스는 서로 접속된다. 본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 제1 및 제2 이득 제어부는 각각 제1 및 제2 MOS 트랜지스터를 포함하고, 제1 및 제2 MOS 트랜지스터의 드레인은 각각 제1 및 제2 이득 제어부의 제1 및 제2 출력단을 형성하고, 제1 및 제2 MOS 트랜지스터의 게이트는 각각 제1 및 제2 이득 제어부의 제1 및 제2 제어단을 형성하며, 제1 및 제2 MOS 트랜지스터의 소오스는 서로 접속되어 제1 및 제2 이득 제어부의 입력단을 형성한다. 본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 제1, 제2 및 제3 +제어단에는 서로 동일한 제어 전압이 인가된다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 가변 이득 증폭기를 개략적으로 도시한 회로도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 가변 이득 증폭기는 증폭부(1100), 제1 이득 제어부(1300), 및 제2 이득 제어부(1500)를 포함한다.
증폭부(1100)는 제1 및 제2 입력단(101, 103), 제1 및 제2 출력단(105, 107), 및 제1 및 제2 제어단(109, 111)을 구비하며, 제1 및 제2 입력단(101, 103)에 인가되는 전압에 비례하는 전류를 제1 및 제2 출력단(105, 107)에 흐르도록 한다. 나아가, 제1 및 제2 제어단(109, 111)에 인가되는 제어 신호에 의하여 증폭부(1100)의 선형성이 제어된다.
제1 이득 제어부(1300)는 입력단(113), 제1 및 제2 출력단(115, 117), 및 제1 및 제2 제어단(119, 121)을 구비하며, 제1 및 제2 제어단(119, 121)에 인가되는 제어 신호에 의하여 가변 이득 증폭기의 이득을 조절한다.
제2 이득 제어부(1500)는 입력단(123), 제1 및 제2 출력단(125, 127), 및 제1 및 제2 제어단(129, 131)을 구비하며, 제1 및 제2 제어단(129, 131)에 인가되는 제어 신호에 의하여 가변 이득 증폭기의 이득을 조절한다.
이하, 도 1을 참조하여, 이들 구성간의 연결관계를 설명한다.
증폭부(1100)의 제1 및 제2 입력단(101, 103)은 각각 가변 이득 증폭기의 +입력단 Vin+, 및 -입력단 Vin-을 형성하고, 제1 및 제2 출력단(105, 107)은 제1 이득 제어부(1300)의 입력단(113) 및 제2 이득 제어부(1500)의 입력단(123)에 각각 접속된다. 또한, 증폭부(1100)의 제1 및 제2 제어단(109, 111)은 각각 가변 이득 증폭기의 제1 및 제2 +제어단 Vc1+, Vc2+을 형성한다.
제1 이득 제어부(1300)의 제1 출력단(115)은 제2 이득 제어부(1500)의 제2 출력단(127)과 접속되어 가변 이득 증폭기의 -출력단 Vout-을 형성하고, 제1 이득 제어부(1300)의 제2 출력단(117)은 제2 이득 제어부(1500)의 제1 출력단(125)과 접 속되어 가변 이득 증폭기의 +출력단 Vout+을 형성한다. 제1 및 제2 이득 제어부(1300, 1500)의 제1 제어단(119, 129)은 서로 접속되어 가변 이득 증폭기의 제3 +제어단 Vc3+를 형성하고, 제2 제어단(121, 131)은 서로 접속되어 가변 이득 증폭기의 제3 -제어단 Vc3-를 형성한다.
본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 제1, 제2 및 제3 +제어단 Vc1+, Vc2+, Vc3+에는 서로 동일한 +제어 전압 Vc+가 인가되며, 제3 -제어단 Vc3-에는 -제어 전압 Vc-가 인가된다.
다만, 본 발명의 본질은 제1, 제2 및 제3 +제어단 Vc1+, Vc2+, Vc3+에 인가되는 제어 전압이 동일한 경우에 한정되는 것은 아니며, 실시예에 따라서는 서로 다른 제어 전압이 인가될 수 있다.
도 2는 도 1에 도시된 본 발명의 일실시예에 따른 가변 이득 증폭기의 증폭부(1100)를 좀더 자세하게 도시한 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 증폭부(1100)는 증폭단(2100) 및 퇴화 저항단(2300)을 포함한다.
증폭부(1100)의 증폭단(2100)은 제1 및 제2 입력단(201, 203), 제1 및 제2 출력단(205, 207), 및 제1 및 제2 제어단(209, 211)을 구비하며, 제1 및 제2 입력단(201, 203)에 인가되는 전압에 비례하는 전류를 각각 제1 및 제2 출력단(205, 207)에 흐르도록 한다.
증폭부(1100)의 퇴화 저항단(2300)은 제1 및 제2 제어단(213, 215), 및 제1 및 제2 단자(217, 219)를 구비하며, 제1 및 제2 제어단(213, 215)에 인가되는 제어 전압 Vc+에 의하여 증폭부(1100)의 퇴화 저항 값을 조절한다.
이들 구성간의 연결관계를 설명한다. 다만, 증폭부(1100), 제1 이득 제어부(1300) 및 제2 이득 제어부(1500)의 입, 출력단 및 제어단의 상호 접속 관계는 도 1에서 이미 설명한 것과 같으므로 생략하기로 한다.
증폭단(2100)의 제1 및 제2 입력단(201, 203)은 각각 증폭부(1100)의 제1 및 제2 입력단(101, 103)을 형성하고, 제1 및 제2 출력단(205, 207)은 각각 증폭부(1100)의 제1 및 제2 출력단(105, 107)을 형성한다. 증폭단(2100)의 제1 및 제2 제어단(209, 211)은 각각 퇴화 저항단(2300)의 제1 및 제2 단자(217, 219)와 접속된다.
퇴화 저항단(2300)의 제1 및 제2 제어단(213, 215)은 각각 증폭부(1100)의 제1 및 제2 제어단(109, 111)을 형성한다.
도 3은 도 1 및 도 2에 도시된 회로를 본 발명의 일실시예에 따라서 실제 소자를 이용하여 구현한 회로도이다.
도 3에서는 본 발명의 일실시예에 따른 가변 이득 증폭기를 NMOS 트랜지스터를 이용하여 구현하였으나, 본 발명이 속하는 기술분야의 당업자에게 자명한 바와 같이, 본 발명의 정신은 MOS 트랜지스터의 N형 또는 P형에 제한되지 않는다.
도 3에 도시된 바와 같이, 증폭부(1100)의 증폭단(2100)은 제1 및 제2 NMOS 트랜지스터 MA1, MA2를 포함한다. 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 드레인 은 각각 증폭단(2100)의 제1 및 제2 출력단(205, 207)을 형성하고, 게이트는 각각 증폭단(2100)의 제1 및 제2 입력단(201, 203)을 형성하며, 소오스는 각각 제1 및 제2 제어단(209, 211)을 형성한다.
증폭부(1100)의 퇴화 저항단(2300)은 제1 및 제2 NMOS 트랜지스터MR1, MR2로 구성된다. 퇴화 저항단(2300)의 제1 및 제2 NMOS 트랜지스터 MR1, MR2의 드레인은 각각 퇴화 저항단(2300)의 제1 및 제2 단자(217, 219)를 형성하고, 게이트는 각각 퇴화 저항단(2300)의 제1 및 제2 제어단(213, 215)을 형성하며, 소오스는 서로 접속된다.
제1 이득 제어부(1300)는 제1 및 제2 NMOS 트랜지스터 MC11, MC12로 구성된다. 제1 및 제2 NMOS 트랜지스터 MC11, MC12의 드레인은 각각 제1 이득 제어부(1300)의 제1 및 제2 출력단(115, 117)을 형성하고, 게이트는 각각 제1 이득 제어부(1300)의 제1 및 제2 제어단(119, 121)을 형성하며, 소오스는 서로 접속되어 제1 이득 제어부(1300)의 입력단(113)을 형성한다.
제2 이득 제어부(1500)는 제1 및 제2 NMOS 트랜지스터 MC21, MC22로 구성된다. 제1 및 제2 NMOS 트랜지스터 MC21, MC22의 드레인은 각각 제2 이득 제어부(1500)의 제1 및 제2 출력단(125, 127)을 형성하고, 게이트는 각각 제2 이득 제어부(1500)의 제1 및 제2 제어단(129, 131)을 형성하며, 소오스는 서로 접속되어 제2 이득 제어부(1500)의 입력단(123)을 형성한다.
도 3에 도시된 바와 같이, NMOS 트랜지스터 소자를 이용하여 구현한 본 발명의 일실시예에 따른 가변 이득 증폭기에 있어서, 바람직하게는 증폭부(1100)의 퇴 화 저항단(2300)을 구성하는 제1 및 제2 NMOS 트랜지스터 MR1, MR2의 소오스의 접속점에 바이어스 전류 소오스 Ibias가 제공될 수 있다.
또한 도 3에 도시된 바와 같이, 바람직하게는 제1 이득 제어부(1300) 및 제2 이득 제어부(1500)의 제1 출력단(115, 125)과 전압 소오스 VDD 간에는 각각 드레인측 임피던스 R1, R2가 제공될 수 있다.
이하, 도 3을 참조하여 본 발명의 일실시예에 따른 가변 이득 증폭기의 동작을 설명한다.
제1 이득 제어부(1300)는 제1 및 제2 제어단(119, 121)에 인가되는 + 및 -제어 전압 Vc+, Vc-에 의하여 가변 이득 증폭기의 이득을 제어한다.
제2 이득 제어부(1500)는 제1 및 제2 제어단(129, 131)에 인가되는 + 및 -제어 전압 Vc+, Vc-에 의하여 가변 이득 증폭기의 이득을 제어한다.
즉 본 발명에 따른 가변 이득 증폭기에 있어서, +제어 전압 Vc+과 -제어 전압 Vc-에 따라 증폭단(2100)의 제1 및 제2 NMOS 트랜지스터 MA1, MA2의 드레인에 최대로 흐를 수 있는 전류가 결정되며, 이득은 +제어 전압 Vc+과 -제어 전압 Vc-의 차에 비례하여 증가한다.
증폭부(1100)의 증폭단(2100)은 제1 및 제2 입력단(201, 203)에 인가되는 전압에 비례하는 전류를 제1 및 제2 출력단(205, 207)으로 흐르도록 한다.
증폭부(1100)의 퇴화 저항단(2300)은 제1 및 제2 제어단(213, 215)에 인가되는 +제어 전압 Vc+에 의하여, 퇴화 저항단(2300)의 저항 값을 조절한다. 즉, 퇴화 저항이 MOS 트랜지스터로 구성된 경우, MOS 트랜지스터의 저항 값 Rd는 선형 영역 에서
Rd=K·L/W·1/(VGS-VT)
와 같이 표현되며, 여기서 K는 상수, W는 게이트의 넓이, L은 게이트의 길이, VGS는 MOS 트랜지스터의 게이트-소오스간 전압, VT는 MOS 트랜지스터의 임계 전압을 의미한다. 상기 수학식에서 표현된 바와 같이, MOS 트랜지스터의 저항 값은 게이트 전압에 반비례한다. 따라서, 퇴화 저항단(2300)의 제1 및 제2 NMOS 트랜지스터 MR1, MR2의 게이트에 높은 +제어 전압 Vc+이 인가될수록 퇴화 저항단(2300)의 저항 값은 작아진다. 이와 반대로, 퇴화 저항단(2300)의 제1 및 제2 NMOS 트랜지스터 MR1, MR2의 게이트에 낮은 +제어 전압 Vc+이 인가되면 저항 값은 커진다. 본 발명이 속하는 당업자에게 자명한 바와 같이, 퇴화 저항 값이 커지면 가변 이득 증폭기의 이득은 작아지는 반면, 선형성은 개선된다. 또한, 퇴화 저항 값이 작아지면, 가변 이득 증폭기의 이득은 높아지고, 선형성은 저하된다.
이하, 본 발명의 일실시예에 따른 가변 이득 증폭기의 동작을 좀더 상세히 설명한다.
가변 이득 증폭기에 작은 입력 신호가 인가되어, 증폭기의 이득이 높을 때에는 증폭기의 높은 증폭 동작이 요구되며, 이 경우에 증폭기의 선형성은 큰 문제가 되지 않는다. 따라서, 작은 신호가 입력된 경우에, 가변 이득 증폭기의 제1, 제2 및 제3 +제어단 Vc1+, Vc2+, Vc3+에 인가되는 +제어 전압 Vc+를 증가시키면, 제1 및 제2 이득 제어부(1300, 1500)에 의하여 이득이 증가되며 동시에, 퇴화 저항 값이 작아져 이득 특성이 더욱 개선된다.
또한, 가변 이득 증폭기에 큰 입력 신호가 인가되어, 증폭기의 이득이 작을 때에는 증폭기의 높은 선형 동작이 요구되며, 증폭기의 감도(Sensitivity)가 중시된다. 따라서, 높은 선형성이 요구되는 경우에, +제어 전압 Vc+를 감소시키면, 제1 및 제2 이득 제어부(1300, 1500)에 의하여 이득이 감소됨과 동시에 퇴화 저항 값이 커지게 되므로, 가변 이득 증폭기의 선형성이 개선된다.
따라서, 퇴화 저항이 수동 소자로 되어 있는 경우, 가변 이득 증폭기의 선형성은 고정된 값만을 가질 수 있었으나, 본 발명에 따른 가변 이득 증폭기는 퇴화 저항단(2300)의 제1 및 제2 제어단(213, 215)에 인가되는 제어 전압 Vc+을 조절함으로써, 높은 이득이 요구되는 경우에는 가변 증폭기의 이득 특성을 개선시키고, 높은 선형 동작이 요구되는 경우에는 가변 이득 증폭기의 선형성을 개선시킬 수 있다.
본 발명에 따르면 가변 이득 증폭기의 퇴화 저항을 MOS 퇴화 저항으로 구성함으로써, 가변 이득 증폭기의 선형성을 조절 할 수 있다.
또한, 작은 신호가 인가되어 증폭기의 높은 증폭 동작이 필요한 경우에는 가변 이득 증폭기의 높은 증폭 동작을 지원하고, 큰 신호가 인가되어 증폭기의 높은 선형성이 요구되는 경우에는 가변 이득 증폭기의 높은 선형 동작을 지원할 수 있다.

Claims (5)

  1. + 및 - 입력단, + 및 - 출력단, 및 + 및 - 제어단을 구비하고, 상기 + 및 - 입력단 간에 인가된 전압을 증폭시켜 상기 - 및 + 출력단 양단으로 출력하되, 상기 + 및 - 제어단에 인가된 제어 신호에 따라 이득을 제어하는 가변 이득 증폭기에 있어서,
    제1 및 제2 입력단, 제1 및 제2 출력단을 구비하고, 상기 제1 및 제2 입력단에 인가된 신호를 증폭시켜 상기 제1 및 제2 출력단으로 출력하며 제1 및 제2 MOS 트랜지스터를 포함하는 증폭부,
    상기 증폭부의 제1 출력단에 접속되는 입력단, 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하고, 상기 제1 및 제2 제어단에 각각 인가되는 제어 신호에 의하여 이득을 제어하며 제3 MOS 트랜지스터를 포함하는 제1 이득 제어부,
    상기 증폭부의 제2 출력단에 접속되는 입력단, 제1 및 제2 출력단, 및 제1 및 제2 제어단을 구비하고, 상기 제1 및 제2 제어단에 각각 인가되는 제어 신호에 의하여 이득을 제어하며 제4 MOS 트랜지스터를 포함하는 제2 이득 제어부, 및
    제1 및 제2 제어단을 구비하고, 상기 증폭부 및 제1 전원간에 접속되어, 상기 제1 및 제2 제어단에 인가되는 제어 신호에 따라서 임피던스 값이 가변되며 제5 및 제6 MOS 트랜지스터를 포함하는 퇴화 저항부를 포함하되,
    상기 퇴화 저항부의 제5 및 제6 MOS 트랜지스터의 드레인은 각각 상기 증폭부의 제1 및 제2 MOS 트랜지스터의 소오스에 접속되고, 게이트는 상기 제1 및 제2 제어단을 형성하며, 소오스는 서로 접속되어 상기 제1 전원에 접속되고,
    상기 증폭부의 제1 및 제2 입력단은 각각 상기 + 및 -입력단을 형성하고, 상기 제1 이득 제어부의 제1 출력단은 상기 제2 이득 제어부의 제2 출력단과 접속되어 상기 -출력단을 형성하고, 상기 제1 이득 제어부의 제2 출력단은 상기 제2 이득 제어부의 제1 출력단과 접속되어 상기 +출력단을 형성하며, 상기 제1 및 제2 이득 제어부의 제1 제어단은 서로 접속되어 상기 + 제어단을 형성하고, 상기 제1 및 제2 이득 제어부의 제2 제어단은 서로 접속되어 상기 - 제어단을 형성하고,
    상기 제1 및 제2 이득 제어부의 + 제어단 및 상기 퇴화 저항부의 제1 및 제2 제어단에는 실질적으로 동일한 제어 전압이 인가되는 가변 이득 증폭기.
  2. 제1항에 있어서,
    상기 제1 및 제2 MOS 트랜지스터의 드레인은 각각 상기 증폭부의 제1 및 제2 출력단을 형성하고, 상기 제1 및 제2 MOS 트랜지스터의 게이트는 각각 상기 증폭부의 제1 및 제2 입력단을 형성하며, 상기 제1 및 제2 MOS 트랜지스터의 소오스는 상기 퇴화 저항부에 접속되는 가변 이득 증폭기.
  3. (삭제)
  4. 제1항에 있어서,
    상기 제3 및 제4 MOS 트랜지스터의 드레인은 각각 상기 제1 및 제2 이득 제어부의 제1 및 제2 출력단을 형성하고, 게이트는 각각 상기 제1 및 제2 이득 제어부의 제1 및 제2 제어단을 형성하며, 소오스는 서로 접속되어 상기 제1 및 제2 이득 제어부의 입력단을 형성하는 가변 이득 증폭기.
  5. (삭제)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714555B1 (ko) * 2006-07-10 2007-05-07 삼성전기주식회사 넓은 이득 변동폭 및 넓은 대역폭을 갖는 가변이득 증폭기

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930016640U (ko) * 1991-12-21 1993-07-29 금성일렉트론주식회사 저 디스토션 광대역 증폭기
US5736899A (en) * 1996-05-15 1998-04-07 Bowers; Derek F. Fully differential voltage controlled operational transconductance amplifier
US5867778A (en) * 1997-12-24 1999-02-02 Northern Telecom Limited Switched gain element
JP2000004135A (ja) * 1998-06-16 2000-01-07 New Japan Radio Co Ltd 可変利得増幅回路
JP2000174576A (ja) * 1998-12-08 2000-06-23 Fujitsu Ltd 可変利得増幅器
KR20000061733A (ko) * 1999-03-30 2000-10-25 김영환 가변이득증폭기
KR20010047751A (ko) * 1999-11-23 2001-06-15 오길록 씨모스 가변이득 앰프 및 그 제어 방법
KR20020043189A (ko) * 2000-12-01 2002-06-08 이데이 노부유끼 새로운 ａｇｃ 트랜스임피던스 증폭기

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930016640U (ko) * 1991-12-21 1993-07-29 금성일렉트론주식회사 저 디스토션 광대역 증폭기
US5736899A (en) * 1996-05-15 1998-04-07 Bowers; Derek F. Fully differential voltage controlled operational transconductance amplifier
US5867778A (en) * 1997-12-24 1999-02-02 Northern Telecom Limited Switched gain element
JP2000004135A (ja) * 1998-06-16 2000-01-07 New Japan Radio Co Ltd 可変利得増幅回路
JP2000174576A (ja) * 1998-12-08 2000-06-23 Fujitsu Ltd 可変利得増幅器
KR20000061733A (ko) * 1999-03-30 2000-10-25 김영환 가변이득증폭기
KR20010047751A (ko) * 1999-11-23 2001-06-15 오길록 씨모스 가변이득 앰프 및 그 제어 방법
KR20020043189A (ko) * 2000-12-01 2002-06-08 이데이 노부유끼 새로운 ａｇｃ 트랜스임피던스 증폭기

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