KR100801563B1 - 가변 이득 증폭기 - Google Patents

가변 이득 증폭기 Download PDF

Info

Publication number
KR100801563B1
KR100801563B1 KR1020060121762A KR20060121762A KR100801563B1 KR 100801563 B1 KR100801563 B1 KR 100801563B1 KR 1020060121762 A KR1020060121762 A KR 1020060121762A KR 20060121762 A KR20060121762 A KR 20060121762A KR 100801563 B1 KR100801563 B1 KR 100801563B1
Authority
KR
South Korea
Prior art keywords
current
module
input
gain
mirror
Prior art date
Application number
KR1020060121762A
Other languages
English (en)
Inventor
이영재
김천수
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020060121762A priority Critical patent/KR100801563B1/ko
Application granted granted Critical
Publication of KR100801563B1 publication Critical patent/KR100801563B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/004—Control by varying the supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver

Landscapes

  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

본 발명은 가변 이득 증폭기에 관한 것으로, 제1 및 제2 입력신호를 차동 입력하기 위한 제1 수단과, 불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제1 수단에서 흐르는 전류를 가변하기 위한 제2 수단과, 상기 제1 수단과 직렬로 연결되어 상기 제1 수단으로부터 출력된 두 차동신호를 증폭하는 제3 수단과, 불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제3 수단에서 흐르는 전류를 가변하기 위한 제4 수단과, 상기 제3 수단의 출력을 입력으로 피드백하기 위한 제5 수단과, 불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제5 수단에서 흐르는 전류를 가변하기 위한 제6 수단을 포함함으로써, 광대역 특성을 가지는 회로에서 각 단의 전류를 조절하여 대역폭과 이득 평탄도를 일정하게 유지하면서 이득의 크기에 변화를 주어 항상 일정한 출력레벨을 제공할 수 있는 효과가 있다.
가변 이득 증폭기, 차동입력단, 차동증폭단, 피드백단

Description

가변 이득 증폭기{VARIABLE GAIN AMPLIFIER}
도 1a는 종래 기술의 공통 게이트 트랜지스터를 이용한 광대역 증폭기를 설명하기 위한 회로 구성도.
도 1b는 종래 기술의 능동 네거티브 피드백 구조에서 인덕터 피킹을 이용한 광대역 증폭기를 설명하기 위한 회로 구성도.
도 2는 본 발명의 일 실시예에 따른 가변 이득 증폭기를 설명하기 위한 회로 구성도.
도 3은 도 2의 가변 전류원을 구체적으로 설명하기 위한 회로 구성도.
도 4는 본 발명의 일 실시예에 따른 가변 이득 증폭기를 캐스케이드 형태로 연결하여 전체 이득을 얻도록 구성된 전체적인 블록 구성도.
도 5는 본 발명의 일 실시예에 따른 가변 이득 증폭기를 이용하여 전류변화에 따라 변하는 출력 파형을 나타낸 시뮬레이션 결과 도면.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 차동입력단, 150 : 입력전류조절부,
200 : 차동증폭단, 250 : 증폭전류조절부,
300 : 피드백단, 350 : 피드백전류조절부
본 발명은 가변 이득 증폭기에 관한 것으로, 보다 상세하게는 능동 네거티브 피드백(Active Negative Feedback) 구조에서 바이어스 전류를 조정하여 전체 이득을 가변함으로써, 충분한 이득을 가지면서 원하는 대역폭을 갖도록 한 가변 이득 증폭기에 관한 것이다.
일반적으로, 광대역 증폭기로 공통 소오스(Common Source) 트랜지스터(FET)와 공통 게이트(Common Gate) 트랜지스터(FET) 구조를 많이 사용되고 있다.
도 1a는 종래 기술의 공통 게이트 트랜지스터를 이용한 광대역 증폭기를 설명하기 위한 회로 구성도이다.
도 1a를 참조하면, 전원전압(VDD)단과 접지(GND) 사이에 접속된 저항(R), 트랜지스터(FET) 및 전류원(I)으로 구성되어 있다. 트랜지스터(FET)의 게이트(G)는 접지(GND)에 접속되어 있고, 그 드레인(D)은 출력단(Vout)과 접속되어 있으며, 그 소오스(S)는 입력단(Vin)과 접속되어 있다.
이와 같이 구성된 종래 기술의 공통 게이트 트랜지스터(FET)를 이용한 광대역 증폭기는 일반적으로 공통 게이트(Common Gate) 구조로 이 경우 충분한 이득을 내기가 어렵고, 직렬로 여러 단을 연결할 경우 입력 임피던스(1/gm) 크기가 제한되어 전체 이득을 키우기가 어렵다.
최근에 이러한 단점을 극복하기 위해 공통 게이트(Common Gate) 구조를 쓰지 않고, 능동 네거티브 피드백(Active Negative Feedback) 구조를 이용하여 광대역폭과 높은 이득을 갖는 회로가 이용되고 있다.
그리고, 광대역 특성을 가지면서 입력신호의 크기에 따라 이득을 조절할 수 있는 기능을 얻기 위한 방법이 요구되고 있으며, 이러한 가변 특성을 얻기 위한 방법으로 증폭기의 부하(Load) 저항을 스위치를 이용하여 가변하는 방법과 바이어스 전류의 증감을 통한 방법이 많이 사용되고 있다.
도 1b는 종래 기술의 능동 네거티브 피드백 구조에서 인덕터 피킹을 이용한 광대역 증폭기를 설명하기 위한 회로 구성도이다.
도 1b를 참조하면, 종래 기술의 능동 네거티브 피드백 구조에서 인덕터 피킹(Peaking)을 이용한 광대역 증폭기는, 차동신호를 입력하기 위한 차동입력단(10), 차동신호를 증폭하기 위한 차동증폭단(20) 및 차동증폭단(20)의 출력단을 다시 입력단으로 피드백(Feedback)하기 위한 피드백단(30)으로 구성되어 있다.
이와 같이 구성된 종래 기술의 능동 네거티브 피드백 구조에서 인덕터 피킹기술을 이용한 광대역 증폭기는 광대역 특성을 얻고 직렬로 여러 단을 연결하여 높은 이득을 얻을 수 있다.
그러나, 이러한 구조에서는 이득을 고정하여 광대역 제한 증폭기에 주로 사용하였으며, 각 단의 트랜지스터 사이즈(Size)와 인덕턴스(Inductance) 그리고 저항(Resistor)들은 모두 같은 값을 갖도록 설계되어 가변 기능이 없는 고정된 이득을 가진 구조이다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 광대역 특성을 가지는 회로에서 각 단의 전류를 조절하여 대역폭과 이득 평탄도를 일정하게 유지하면서 이득의 크기에 변화를 주어 항상 일정한 출력레벨을 제공할 수 있도록 한 가변 이득 증폭기를 제공하는데 있다.
본 발명의 다른 목적은 광대역 회로에 이득 크기를 가변할 수 있는 기능을 추가하여 바이어스 전류에 따른 이득크기는 변하면서 대역폭과 이득 평탄도에서 안정된 특성을 얻을 수 있도록 한 가변 이득 증폭기를 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 일 태양은, 제1 및 제2 입력신호를 차동 입력하기 위한 제1 수단; 불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제1 수단에서 흐르는 전류를 가변하기 위한 제2 수단; 상기 제1 수단과 직렬로 연결되어 상기 제1 수단으로부터 출력된 두 차동신호를 증폭하는 제3 수단; 불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제3 수단에서 흐르는 전류를 가변하기 위한 제4 수단; 상기 제3 수단의 출력을 입력으로 피드백하기 위한 제5 수단; 및 불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제5 수단에서 흐르는 전류를 가변하기 위한 제6 수단을 포함하는 가변 이득 증폭기를 제공하는 것이다.
여기서, 상기 제1 및 제3 수단은, 공통 소오스 구조를 가진 두 개의 트랜지스터와, 두 개의 저항과 하나의 인덕턴스가 부하로 각각 직렬 연결되어 DC 바이어스 전압과 인턱터 피킹(Peaking)이 되도록 구성됨이 바람직하다.
바람직하게는, 상기 제2, 제4 및 제6 수단은, 기준 전류원에서 스위칭 동작에 의해 불연속적으로 전류를 분할하기 위한 가변 전류원; 및 상기 가변 전류원으로부터 분할된 전류를 제공받아 미러 형태의 전류를 발생하기 위한 전류미러를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2는 본 발명의 일 실시예에 따른 가변 이득 증폭기를 설명하기 위한 회로 구성도이고, 도 3은 도 2의 가변 전류원을 구체적으로 설명하기 위한 회로 구성도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 가변 이득 증폭기는 크게, 차동입력단(100), 입력전류조절부(150), 차동증폭단(200), 증폭전류조절부(250), 피드백단(300) 및 피드백전류조절부(350)를 포함하여 이루어진다.
여기서, 차동입력단(100)은 제1 및 제2 입력신호(INP 및 INN)를 차동 입력하는 기능을 수행한다.
이러한 차동입력단(100)은 공통 소오스(Common Source) 구조의 제1 및 제2 트랜지스터(M1 및 M2)와, 두 개의 제1 및 제2 저항(R1 및 R2)과 제1 인덕턴스(L1) 가 부하(Load)로 각각 직렬 연결되어 DC 바이어스 전압과 인턱터 피킹(Peaking)이 되도록 구성되어 있다.
제1 및 제2 트랜지스터(M1 및 M2)의 소오스(S)는 공통으로 입력전류조절부(150)에 연결되어 있고, 드레인(D)은 제1 및 제2 저항(R1 및 R2)에 각각 연결되어 있으며, 게이트(G)는 제1 및 제2 입력신호(INP 및 INN)에 각각 연결되어 제1 및 제2 입력신호(INP 및 INN)에 따라 구동된다.
입력전류조절부(150)는 제1 전류미러(Current Mirror)(155)를 통해 입력되는 전류량을 조절하여 차동입력단(100)에서 흐르는 전류를 가변하는 기능을 수행한다.
이러한 입력전류조절부(150)는 제1 가변 전류원(I1)과, 미러(Mirror) 형태의 전류를 발생하기 위한 제1 전류미러(155)로 이루어진다.
제1 가변 전류원(I1)은 도 3에 도시된 바와 같이, 기준 전류원(Iref)에서 스위칭(Switching) 동작에 의해 불연속적으로 전류를 분할하는(Current Splitting) 방법으로 원하는 전류를 얻도록 구성되어 있으며, 이렇게 얻어진 전류는 제1 전류미러(155)로 공급된다.
즉, 가변 이득 증폭기에 공급되는 전류를 얻기 위해 기준 바이어스(Reference Bias)로부터 미러링된 전류의 양의 트랜지스터 사이즈에 따라 조절한 후, 바이어스 제어(Bias Control)에 따라서 원하는 전류를 얻는다. 이 경우 원하는 전류의 크기는 모뎀(예컨대, SPI) 등을 통해 입력되는 제어신호(Control Signal)를 통해 조절하도록 설정된다.
미설명 부호 C1∼C3은 예컨대, SPI 제어(Control)에 의해 불연속적으로 제어신호가 입력되는 바이어스 온/오프(Bias on/off) 제어신호 단자를 나타낸 것이며, Ia∼Ic는 분할된 전류(Splitted Current)를 나타낸 것이다.
제1 전류미러(155)는 제1 노드(Q1)와 접지(GND) 사이에 접속되며 제1 가변 전류원(I1)을 통해 공급된 전류 즉, 제1 노드(Q1)의 전위에 따라 구동되어 미러 형태의 전류를 공급하기 위한 제3 트랜지스터(M3)와, 제2 노드(Q2)와 접지(GND) 사이에 접속되며 차동입력단(100)을 통해 공급된 전류 즉, 제2 노드(Q2)의 전위에 따라 구동되어 미러 형태의 전류를 공급하기 위한 제4 트랜지스터(M4)로 구성되어 있다.
이때, 제3 및 제4 트랜지스터(M3 및 M4)의 게이트(G) 및 소오스(S)는 공통으로 제1 노드(Q1) 및 접지(GND)에 각각 연결되어 있으며, 드레인(D)은 제1 및 제2 노드(Q1 및 Q2)에 각각 연결되어 있다.
차동증폭단(200)은 차동입력단(100)과 직렬로 연결되어 차동입력부(100)로부터 출력된 두 차동신호를 증폭하는 기능을 수행한다.
이러한 차동증폭단(200)은 차동입력단(100)과 동일한 구조로서, 공통 소오스(Common Source) 구조의 제5 및 제6 트랜지스터(M5 및 M6)와, 두 개의 제3 및 제4 저항(R3 및 R4)과 제2 인덕턴스(L2)가 부하(Load)로 각각 직렬 연결되어 DC 바이어스 전압과 인턱터 피킹(Peaking)이 되도록 구성되어 있다.
제5 및 제6 트랜지스터(M5 및 M6)의 소오스(S)는 공통으로 증폭전류조절부(250)에 연결되어 있고, 드레인(D)은 제3 및 제4 저항(R3 및 R4)에 각각 연결됨과 아울러 제1 및 제2 출력신호(OUTP 및 OUTN)에 각각 연결되어 있으며, 게이트(G) 는 제1 및 제2 트랜지스터(M1 및 M2)의 드레인(D)에 각각 연결되어 있다.
증폭전류조절부(250)는 입력전류조절부(150)와 동일한 구성 및 기능을 수행하는 것으로서, 제2 전류미러(255)를 통해 입력되는 전류량을 조절하여 차동증폭단(200)에서 흐르는 전류를 가변하는 기능을 수행한다.
이러한 증폭전류조절부(250)는 제2 가변 전류원(I2)과, 미러 형태의 전류를 발생하기 위한 제2 전류미러(255)로 이루어진다.
제2 가변 전류원(I2)은 전술한 제1 가변 전류원(I1)과 동일하므로, 이에 대한 상세한 설명은 도 3의 설명을 참조하기로 한다.
제2 전류미러(255)는 제3 노드(Q3)와 접지(GND) 사이에 접속되며 차동증폭단(200)을 통해 공급된 전류 즉, 제3 노드(Q3)의 전위에 따라 구동되어 미러 형태의 전류를 공급하기 위한 제7 트랜지스터(M7)와, 제4 노드(Q4)와 접지(GND) 사이에 접속되며 제2 가변 전류원(I2)을 통해 공급된 전류 즉, 제4 노드(Q4)의 전위에 따라 구동되어 미러 형태의 전류를 공급하기 위한 제8 트랜지스터(M8)로 구성되어 있다.
이때, 제7 및 제8 트랜지스터(M7 및 M8)의 게이트(G) 및 소오스(S)는 공통으로 제4 노드(Q4) 및 접지(GND)에 각각 연결되어 있으며, 드레인(D)은 제3 및 제4 노드(Q3 및 Q4)에 각각 연결되어 있다.
피드백단(300)은 차동증폭단(20)의 입력 및 출력 사이에 연결되어 차동증폭단(20)의 출력단을 다시 입력단으로 피드백(Feedback)하는 기능을 수행한다.
이러한 피드백단(300)은 공통 소오스(Common Source) 구조의 제9 및 제10 트 랜지스터(M9 및 M10)로 구성되어 있다.
제9 및 제10 트랜지스터(M9 및 M10)의 소오스(S)는 공통으로 피드백전류조절부(350)에 연결되어 있고, 드레인(D)은 제2 및 제1 트랜지스터(M2 및 M1)의 드레인(D)에 각각 연결됨과 아울러 제6 및 제5 트랜지스터(M6 및 M5)의 게이트(G)에 각각 연결되어 있으며, 게이트(G)는 제2 및 제1 출력신호(OUTN 및 OUTP)에 각각 연결되어 있다.
피드백전류조절부(350)는 입력전류조절부(150), 증폭전류조절부(250)와 동일한 구성 및 기능을 수행하는 것으로서, 제3 전류미러(355)를 통해 입력되는 전류량을 조절하여 피드백단(300)에서 흐르는 전류를 가변하는 기능을 수행한다.
이러한 피드백전류조절부(350)는 제3 가변 전류원(I3)과, 미러 형태의 전류를 발생하기 위한 제3 전류미러(355)로 이루어진다.
제3 가변 전류원(I3)은 전술한 제1 가변 전류원(I1)과 동일하므로, 이에 대한 상세한 설명은 도 3의 설명을 참조하기로 한다.
제3 전류미러(355)는 제5 노드(Q5)와 접지(GND) 사이에 접속되며 제3 가변 전류원(I3)을 통해 공급된 전류 즉, 제1 노드(Q5)의 전위에 따라 구동되어 미러 형태의 전류를 공급하기 위한 제11 트랜지스터(M11)와, 제6 노드(Q6)와 접지(GND) 사이에 접속되며 피드백단(300)을 통해 공급된 전류 즉, 제6 노드(Q6)의 전위에 따라 구동되어 미러 형태의 전류를 공급하기 위한 제12 트랜지스터(M12)로 구성되어 있다.
이때, 제11 및 제12 트랜지스터(M11 및 M12)의 게이트(G) 및 소오스(S)는 공 통으로 제5 노드(Q5) 및 접지(GND)에 각각 연결되어 있으며, 드레인(D)은 제5 및 제6 노드(Q5 및 Q6)에 각각 연결되어 있다.
도 4는 본 발명의 일 실시예에 따른 가변 이득 증폭기를 캐스케이드(Cascade) 형태로 연결하여 전체 이득을 얻도록 구성된 전체적인 블록 구성도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 가변 이득 증폭기(VGA)를 3단 연결하고, 가변 이득 증폭기(VGA)의 입력 및 출력단에 각각 입력버퍼(Input Buffer, IB)와 출력버퍼(Output Buffer, OB)가 연결되어 있으며, DC 오프셋 상쇄(Offset Cancellation) 기능을 추가하기 위해 저항(R)과 캐패시터(C)가 피드백(Feedback)으로 연결되어 있다.
각 이득 단의 이득은 바이어스와 저항 그리고 트랜지스터 사이즈에 의해 결정이 되며 대개 10dB 근처의 값을 갖는다. 입력버퍼(IB)는 이득이 있지만 거의 제로(Zero)에 가깝고, 출력버퍼(OB)는 약간의 손실을 갖는다. RC에 의한 오프셋 주파수(Offset Frequency)는 수십 kHz가 되도록 값을 맞추어 준다.
도 5는 본 발명의 일 일 실시예에 따른 가변 이득 증폭기를 이용하여 전류변화에 따라 변하는 출력 파형을 나타낸 시뮬레이션 결과 도면이다.
도 5를 참조하면, 차동 입력에 대해 최종 출력은 주파수에 대해 광대역 특성을 가지고 있다. 즉, 이득을 가변하더라도 이득의 평탄성과 광대역 특성은 그대로 유지하면서 일정한 이득 변화를 보이고 있다.
그러나, 전류 가변은 연속적으로 하기는 어렵고 비연속적으로 스위 치(Switch)를 통해 정해진다. 출력 파형은 입력되는 신호의 크기에 상관없이 항상 일정한 크기로 유지되도록 이득이 조정된다.
전술한 바와 같이, 기본적인 전류 바이어스 변화를 통해 광대역 가변 이득 증폭기의 구현이 가능하다.
즉, 본 발명은 광대역과 이득 평탄화 특성을 일정하게 유지하면서 전체 이득이 가변되는 성능을 갖는 가변 이득 증폭기를 제안하였다. 이때, 이득의 가변은 바이어스 전류의 크기를 튜닝하여 전체 이득이 일정하게 변화하는 특성을 갖도록 하였다. 이 경우 각 이득단의 트랜지스터 사이즈와 인덕턴스 그리고 저항의 튜닝을 통해 이상적인 조건을 맞추어 주어야 한다.
또한, 본 발명에서는 차동구조에 체리-후퍼(Cherry-Hooper) 증폭기를 응용한 구조인 능동 네거티브 피드백(Active Negative Feedback) 구조를 적용하여 광대역의 평탄성을 유지한 가변이득 증폭기를 제안하였다.
즉, 본 발명에서는 체리-후퍼(Cherry-Hooper) 증폭기를 응용한 구조인 능동 네거티브 피드백(Active Negative Feedback) 구조를 이용하여 가변 이득 증폭기를 구성하였으며, 이러한 가변 이득 증폭기를 여러 개 직렬로 연결하고 전단에 입력버퍼(IB) 그리고 후단에 출력버퍼(OB)를 각각 연결하여 전체 증폭기를 구성하였다.
한편, 본 발명에 일 실시예에 따른 가변 이득 증폭기는 3단 즉, 차동입력단(100), 차동증폭단(200) 및 피드백단(300)에 흐르는 전류의 양에 비례하여 전체 이득이 일정하게 변하면서 광대역 특성은 그대로 유지할 수 있다.
또한, 전류 가변을 위해서 전류미러(Current Mirror) 구조를 이용하며 입력 되는 전류는 기준 전류원(Reference Current Source)에서 스위칭(Switching) 동작에 의한 전류 분할(Current Splitting)을 하는 방법으로 원하는 전류를 얻도록 한다.
만약, 여러 개의 이득단이 직렬로 연결될 경우, 각 단의 트랜지스터 사이즈(Transistor Size)를 가변하여 이득 곡선의 평탄도를 유지하고 각 단의 이득을 변화하였다.
그리고, 기본적인 회로 구성은 전류 소스가 연결된 공통 소오스(Common Source) 트랜지스터(FET) 구조에 저항과 인덕터가 부하(Load)로 연결되는 차동입력단(100)과 동일한 구조의 차동증폭단(200)이 직렬로 연결되며, 차동증폭단(200)의 출력이 피드백 트랜지스터(M9 및 M10)의 게이트(G)로 입력되어 드레인(D)을 통해 차동증폭단(200)의 입력으로 연결되도록 하였다.
이 경우 각 단의 트랜지스터 사이즈와 바이어스 조건 그리고 인덕턴스 등이 원하는 대역폭을 가지면서 평탄한 이득 특성을 얻도록 최적화(Optimization)가 필요하다. 전류 소스에서 입력되는 기준 전류를 최고값으로 설정하고 이 때의 이득을 최대값(Maximum Value)으로 잡고 전류 감소를 통해 이득을 일정하게 줄여나가는 알고리즘을 이용하였다.
또한, 증폭기가 증폭할 수 있는 최고 이득을 정하고 증폭기의 출력 크기도 입력 신호의 값과 상관없이 일정한 크기로 나오도록 이득을 설정한다. 증폭기가 감지할 수 있는 가장 작은 신호가 입력될 경우, 여러 증폭기에 기준 전류가 흐르고 이후 신호 크기가 변하면 각 단의 전류를 가변하여 최종출력 크기는 항상 같은 값 이 유지되도록 한다.
전술한 본 발명에 따른 가변 이득 증폭기에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 가변 이득 증폭기에 따르면, 광대역 특성을 가지는 회로에서 각 단의 전류를 조절하여 대역폭과 이득 평탄도를 일정하게 유지하면서 이득의 크기에 변화를 주어 항상 일정한 출력레벨을 제공할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 광대역 회로에 이득 크기를 가변할 수 있는 기능을 추가하여 바이어스 전류에 따른 이득크기는 변하면서 대역폭과 이득 평탄도에서 안정된 특성을 얻을 수 있는 이점이 있다.

Claims (3)

  1. 제1 및 제2 입력신호를 차동 입력하기 위한 제1 수단;
    불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제1 수단에서 흐르는 전류를 가변하기 위한 제2 수단;
    상기 제1 수단과 직렬로 연결되어 상기 제1 수단으로부터 출력된 두 차동신호를 증폭하는 제3 수단;
    불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제3 수단에서 흐르는 전류를 가변하기 위한 제4 수단;
    상기 제3 수단의 출력을 입력으로 피드백하기 위한 제5 수단; 및
    불연속적으로 입력되는 복수개의 전류를 미러 형태의 전류로 조절하여 상기 제5 수단에서 흐르는 전류를 가변하기 위한 제6 수단을 포함하는 가변 이득 증폭기.
  2. 제 1 항에 있어서, 상기 제1 및 제3 수단은,
    공통 소오스 구조를 가진 두 개의 트랜지스터와, 두 개의 저항과 하나의 인덕턴스가 부하로 각각 직렬 연결되어 DC 바이어스 전압과 인턱터 피킹(Peaking)이 되도록 구성되는 것을 특징으로 하는 가변 이득 증폭기.
  3. 제 1 항에 있어서, 상기 제2, 제4 및 제6 수단은,
    기준 전류원에서 스위칭 동작에 의해 불연속적으로 전류를 분할하기 위한 가변 전류원; 및
    상기 가변 전류원으로부터 분할된 전류를 제공받아 미러 형태의 전류를 발생하기 위한 전류미러를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
KR1020060121762A 2006-12-04 2006-12-04 가변 이득 증폭기 KR100801563B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060121762A KR100801563B1 (ko) 2006-12-04 2006-12-04 가변 이득 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060121762A KR100801563B1 (ko) 2006-12-04 2006-12-04 가변 이득 증폭기

Publications (1)

Publication Number Publication Date
KR100801563B1 true KR100801563B1 (ko) 2008-02-11

Family

ID=39342564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060121762A KR100801563B1 (ko) 2006-12-04 2006-12-04 가변 이득 증폭기

Country Status (1)

Country Link
KR (1) KR100801563B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150080283A (ko) * 2013-12-31 2015-07-09 한양대학교 산학협력단 고이득을 실현하는 제한 증폭기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284804A (ja) * 1988-09-20 1990-03-26 Nec Corp 利得制御回路
KR20040011741A (ko) * 2002-07-30 2004-02-11 한국과학기술원 보상회로를 갖는 가변이득증폭기
KR20040051366A (ko) * 2002-12-12 2004-06-18 한국전자통신연구원 가변 이득 증폭기
KR20060065444A (ko) * 2004-12-10 2006-06-14 한국전자통신연구원 가변 이득 증폭기

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284804A (ja) * 1988-09-20 1990-03-26 Nec Corp 利得制御回路
KR20040011741A (ko) * 2002-07-30 2004-02-11 한국과학기술원 보상회로를 갖는 가변이득증폭기
KR20040051366A (ko) * 2002-12-12 2004-06-18 한국전자통신연구원 가변 이득 증폭기
KR20060065444A (ko) * 2004-12-10 2006-06-14 한국전자통신연구원 가변 이득 증폭기

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150080283A (ko) * 2013-12-31 2015-07-09 한양대학교 산학협력단 고이득을 실현하는 제한 증폭기
KR101662697B1 (ko) * 2013-12-31 2016-10-06 한양대학교 산학협력단 고이득을 실현하는 제한 증폭기

Similar Documents

Publication Publication Date Title
US7586373B2 (en) Fully differential class AB amplifier and amplifying method using single-ended, two-stage amplifier
US7298210B2 (en) Fast settling, low noise, low offset operational amplifier and method
KR100717993B1 (ko) 능동 바룬기
US7679444B2 (en) Differential amplifier system
US20060119429A1 (en) High frequency receiver preamplifier with CMOS rail-to-rail capability
CN105141265A (zh) 一种增益提升的运算跨导放大器
US8665023B2 (en) Class-AB/B amplifier with quiescent control circuit
US8519786B2 (en) Variable gain amplifier with fixed bandwidth
KR19980036295A (ko) 복제 전압-전류 변환기를 사용한 혼합기
US20140111278A1 (en) Dynamically biased output structure
US7456692B2 (en) Gain variable amplifier
US7528658B2 (en) Threshold voltage compensation for a two stage amplifier
KR20030092382A (ko) 이득 곡선의 기울기 특성이 향상된 가변 이득 증폭기
KR101800899B1 (ko) 연산 증폭기
KR100801563B1 (ko) 가변 이득 증폭기
US9231540B2 (en) High performance class AB operational amplifier
KR100864898B1 (ko) Ｃｍｏｓ 가변 이득 증폭기
JP2006279599A (ja) 増幅回路
US7202746B1 (en) Multiple-stage operational amplifier and methods and systems utilizing the same
US20060055460A1 (en) Transimpedance amplifier with a high gain/bandwidth product for conversion of a DAC output current
KR100668455B1 (ko) 가변 이득 증폭기
US7012465B2 (en) Low-voltage class-AB output stage amplifier
US20030169112A1 (en) Variable gain amplifier with low power consumption
JP5120248B2 (ja) 増幅回路
KR100668364B1 (ko) 가변 이득 증폭기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110104

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20111208

Year of fee payment: 20